KR0145642B1 - 반도체 장치 - Google Patents

반도체 장치

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KR0145642B1
KR0145642B1 KR1019940036472A KR19940036472A KR0145642B1 KR 0145642 B1 KR0145642 B1 KR 0145642B1 KR 1019940036472 A KR1019940036472 A KR 1019940036472A KR 19940036472 A KR19940036472 A KR 19940036472A KR 0145642 B1 KR0145642 B1 KR 0145642B1
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야스오 곤도
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

반도체 장치는 입력단자와, 입력보호장치와, 상기 입력 단자와 내부회로 사이에 접속된 초단회로와, 노이즈 억제를 위하여 분할시킨 복수의 그라운드 배선을 갖는 그라운드 배선계를 구비한다. 상기 보호회로와 초단회로의 그라운드 노드는 상호 접속되어 공통 제1그라운드 배선에 접속되고, 상기 내부회로의 그리운드 노드는 제2 및 제3그라운드 배선에 접속된다. 상기 보호장치 및 초단회로용 그라운드 노드사이에 형성된 기생 저항이 감소됨으로써, 상기 보호장치의 클램프 전압보다 높지 않은 서어지 전압이 제공되어 정전기로 인한 파괴로부터 초단회로를 보호한다.

Description

반도체 장치
제1도는 종래의 반도체 장치의 회로도.
제2도는 또 다른 종래의 반도체 장치의 회로도.
제3도는 제1도 및 제2도에 도시된 종래의 반도체 장치의 타이밍도
제4도는 본 발명의 제1실시예에 따른 반도체 장치의 회로도.
제5도는 제4도의 반도체 장치에 도시된 보호 회로의 회로도.
제6도는 제4도 및 제5도의 반도체 장치의 단면도.
제7도는 제4도 내지 제6도의 반도체 장치의 타이밍도.
제8도는 본 발명의 제2실시예에 따른 반도체 장치의 단면도.
제9도는 본 발명의 제3실시예에 따른 반도체 장치의 단면도.
제10도는 제9도에 도시된 반도체 장치의 회로도.
제11도는 본 발명의 제4실시예에 따른 반도체 장치의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1:입력단자 2:접지단자
3:입력보호회로 4:초단회로
5:내부회로 6:배선저항
32:P형 확산층 34:N+형 확산층
35:N형 확산층
36, 37, 38, 40:폴리실리콘배선
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는, 정전기(ESD)로 인한 파괴로부터 반도체 장치를 보호하는 보호회로를 구비한 반도체 장치에 관한 것이다.
최근에, 집적회로에 있어서의 고밀도화 및 동작전압의 저전압화는 전원배선(Vcc) 및 그라운드 배선(GND)상에 각종의 노이즈를 증대시킴으로써 노이즈 마아진이 감소되는 추세이다.
그런 노이즈로 인한 오동작을 방지하기 위하여, VLSI의 Vcc 배선 및 GND 배선을 회로목적 종류별로 레이아웃에서 평행하게 분할하고 있다. 예컨대, 그라운드 배선으로 대전류가 흐르는 보호회로에 있어서는 다른 기능 회로용으로 사용되는 공통 그라운드 배선으로부터 분리된 별도의 그라운드 배선을 제공함으로써, 그라운드 바운스 현상(ground bounce phnomena)을 억제시켜 내부회로의 오동작을 방지한다.
또한, 고정밀도의 동작을 특히 요구하는 센스엠프등의 재부회로에 있어서는, 그것의 전용인 독립된 그라운드 배선을 제공한다. 따라서, 반도체 장치는 분리된 복수개의 평행한 그라운드 배선을 갖는 것이 일반적이다.
제1도는 입력보호회로(3)를 예시하는 종래의 반도체 장치 및 그의 주변회로의 등가회로도이다.
상기 보호회로(3)는 입력단자(1)의 전위를 제1내지 제3의 그라운드 배선 (GND1∼ GND3)를 포함하는 그라운드 배선계의 전위에 대하여 클램프 전압(Clamp Voltage)으로 클램프한다. 제1도에 있어서, 반도체 장치의 기능회로, 즉 상기 보호회로(3)와 다른 회로는 상기 보호회로(3)로부터 출력을 받기 위한 초단회로(4)와, 상기 초단회로(4)로부터 출력을 받기 위한 내부회로(5)로 나누어진다. 상기 초단회로(4)의 실시예로서, CMOS인버어터가 도면에 예시되어 있다.
상기 초단회로(4)는 상기 반도체 장치에 있어서의 내부회로(5)의 입력회로로서 기능을 한다. 상기의 구조의 결과로서, 상기 입력단자(1)에 지나치게 높은 전압이 인가될 때, 상기 입력단자(1)의 전위는 상기 입력보호회로(3)에 의해 클램프되어 서어지 전류(surge currenr)가 노드 A를 통하여 흐르고, 그후, 제1의 그라운드 배선(GND1)을 거쳐 GND단자(2)로 흐른다. 따라서, 상기 클램프 전압보다 큰 전압은 상기 초단회로(4)에 인가되지 않는다.
반면에, 상기 평행한 그라운드 배선계는 상기 입력보호회로(3)용 제1그라운드 배선(GND1)을 포함하기 때문에, 상기 초단회로(4)용 제2그라운드 배선(GND2)와 상기 내부회로(5)용 제3그라운드 배선(GND3)이 분리되어 형성되고, 그들의 배선길이로 인한 배선 저항이 그들 사이에 존재함으로써 상기 회로(3,4,5)로 노이즈 전송이 감소된다.
제2도는 제2의 종래예로서, 제1의 종래예와 유사하게 입력전압을 그라운드 배선 전위에 대하여 클램프 전압으로 클램프하는 입력보호회로(3)와 그것의 주변회로를 예시하는 등가 회로도이다. 비록, 상기 입력보호회로(3)가 제1도의 반도체 장치의 것과 유사한 방법으로 동작하지만, 상기 그라운드 배선계가 분리되어 있지 않기 때문에, 노이즈에 대한 내성에 문제가 발생한다.
본 발명의 목적은 CDM(Charged Device Model)에 의해 규정된 것과 같은 급속 상승 시간을 갖는 과도하게 높은 서어지 전압을 억제시킴으로써 파괴로부터 기능회로를 보호하는, 보호회로를 구비한 반도체 장치를 제공하는데 있다.
본 발명에 따른 반도체 장치는 제1그라운드 배선과 제2그라운드 배선을 구비하는 복수의 그라운드 배선과, 상기 반도체 장치 회부로부터 제1신호를 받는 입력단자와, 상기 입력단자에 접속된 제1단과 상기 제1그라운드 배선에 접속된 제2단을 구비하는 전류경로를 가지며, 상기 입력단자에서 상기 제1그라운드 배선까지의 상기 전류경로를 따라 서어지 전류를 배출시키는 보호장치와, 제2단과 베1그라운드 배선중 적어도 하나에 접속된 제1그라운드 노드를 가지며, 상기 입력단자로부터 상기 제1신호를 받아서 제2신호를 발생시키는 초단회로와, 상기 제2그라운드 배선에 접속된 제2그라운드 노드를 가지며, 상기 초단회로로부터 제2신호를 받는 내부 회로를 포함한다.
본 발명의 바람직한 실시예를 기술하기 전에, 상기 종래의 반도체 장치에 내포된 문제점 및 단점들을 먼저 기술하는 것이 본 발명을 이해하는데 도움이 될 것이다.
상기 CDM에 규정된 ESD신호와 같은, 급속도로 상승하는 과대한 고전압이 제1도의 입력단자에 인가되면, 10A이상의 순간 전류가 상기입력보호회로(3)를 통하여 상기 그라운드 배선(GND1)로 흐른다. 4M내지 16M비트의 용량을 갖는 DRAM에 형성된 그라운드 배선을 구성하는 알루미늄 배선의 저항은 약 수십 mΩ/Å으로 측정된다. 따라서 제1도에 도시된 바와 같이, 상이한 기능을 갖는 회로중의 대응하는 것에 각각 배치된 복수의 그라운드 배선을 포함하는 상기 그라운드 배선계의 레이아웃은 각각의 그라운드 배선사이에 수Ω의 저항이 존재케한다.
그래서, 과대한 고전압이 상기 입력단자 (1)로 인가된 직후에는, 상기 보호회로 (3)용 그라운드 배선 (GND1)의 출력단을 구성하는 노드A의 전위는 상기 그라운드 배선 (GND2, GND3)의 출력단을 구성하는 노드B 의 전위보다 수십볼트 높은 전위로 상승한다.
제3도는 전술한 상황을 도시하는 타이밍도이다. 상기 외부 입력 단자 (1)의 전위가 시각 t1에서 상승하기 시작할 때, 노드A 의 전위도 또한 수십 볼트만큼 따라서 상승한다.
상기 보호회로(3)의 출력단을 구성하는 노드C의 전위는 노드A의 전위와 상기 보호회로(3)의 클램프 전압(VC)의 합과 같다. 그결과, 노드C의 전위는 실질적으로 그라운드 전위를 유지하는 노드B의 전위에 대하여 상기 클램프 전압(VC)와 수십볼트를 합한 값과 같다.
따라서, 상기 초단회로(4)에 있어서, 상기 입력전압은 게이트 산화막에 브랙다운필드(breakdown field)를 발생시키고, 반면에 상기 그라운드 배선은 대체로 그라운드 전위를 유지하는 현상이 일어난다. 그 결과, 상기 CMOS 인버터 QN1및 QP1의 게이트 산화막이 파괴된다.
그라운드 배선계가 하나의 그라운드 배선(GND)으로 실행되는 제2도에 도시된 레이아웃에 있어서, 상기 그라운드 배선(GND)을 상기 입력 보호회로(3)에 접속시키는 노드(D)와 상기 그라운드 배선(GND)을 상기 초단회로(4)에 접속시키는 노드(E) 사이의 저항은 제1도에 도시된 회로의 노드(A)와 노드(B) 사이의 저항보다 작다. 따라서, 상기 초단회로(4)에 있어서는 파괴가 덜 발생한다. 그러나, 상기 기능회로에 노이즈가 도입됨으로써 오동작의 가능성이 증가한다는 또다른 문제점이 고집적 VLSI 에 야기된다.
본 발명은 수반되는 도면을 참조하여 하기에 기술한다.
제4도는 본 발명의 제1실시예에 따른 반도체 장치의 등가 회로도이다.
제1실시예에 있어서, 그라운드 배선계는 제1그라운드 배선(GND1), 제2그라운드 배선(GND2) 및 제3그라운드 배선(GND3)을 포함하며, 이들은 각각의 배선저항(6)을 통하여 그라운드 단자(2)에 함께 접속되고, 각각의 배선저항은 도시된 바와 같이, 대응하는 각각의 그라운드 배선(GND1,GND2,GND3)의 출력단에 접속되어 있다. 입력보호회로 (3)를 접지시키는 노드 (A)와 초단회로 (4)를 접지시키는 노드 (B)는 우선 상호접속되고, 그후, 그들사이의 저항을 최소화하기 위하여 상기 제1그라운드 배선(GND1)에 접속된다.
한편, 내부회로(5)는 상기 제2 및 제3 그라운드 배선(GND2,GND3)에 접속되며, 상기 배선(GND2,GND3)에 접속되며, 상기 배선(GND2,GND3)은 상기 제1그라운드 배선(GND1)과 독립적으로 평행하게 형성된다. 예컨대, 상기 제3그라운드 배선은 상기 내부회로 (5)의 출력부에 설치되어 독점적으로 사용되며, 상기 제2그라운드 배선(GND2)은 또 다른 기능회로용으로 제공된다.
제5도는 제4도에 도시된 보호회로(3)의 등가회로도이며, 상기 보호회로는 외부 입력단자(1)에 인가된 고전압에 대응하는 서어지 전류를 반도체 기판(SUB)쪽으로 흐르도록 하는 PNP트랜지스터(Q21)와, 신호선에 직렬로 삽입된 저항(R21)과, 상기 저항(R21)의 부전위에 따른 전류를 상기 기판(SUB)으로부터 흐르도록 하는 보호다이오드(D21)와, 상기 저항(R21)를 관통하는 서어지 전류가 여전히 높을 때, 상기 서어지 전류도 상기 그라운드 배선(GND1)쪽으로 흐르도록 하는 NMOSFET(Q22)를 포함한다.
제6도는 반도체 기판에 형성된 제5도에 도시된 보호회로(3)를 포함하는 반도체 장치구조의 실시예를 도시하는 단면도이다. 상기 외부이비력단자(1)로부터 입력신호를 전송하는 폴리실리콘 배선(36)은 상기 PNP트랜지스터(Q21)를 형성하는 P형 확산층(32)과, 상기 저항(R21)을 형성하는 N+확산층(34)과 직접 접촉한다. 또한, 상기 N+형 확산층(34)은 그 자체와 상기 기판(SUB)과의 사이에 다이오드(D21)을 형성하며, 상기 N+형 확산층(34)의 타단의 NMOSFET(Q22)의 드레인으로서의 기능을 한다.
상기 N+형 확산층(34)의 타단은 폴리실리콘 배선(37)에 직접 접속되고, 이는 상기 보호회로(3)의 출력노드(C)와 상기 NMOSFET(Q22)의 게이트전극으로 되어 있다. 상기 NMOSFET (Q22)의 소오스로 되어 있는 N형 확산층(35)은 또 다른 폴리실리콘 배선(38)에 접속된다. 상기 폴리실리콘 배선(38)은 상기 보호회로(3)를 접지시키기 위한 노드(A)를 형성한다.
상기 초단 회로(4)의 PMOSFET(QP1)은 제6도에 도시된 바와 같이, 기판(SUB)상에 순차 형성되고, N웰 영역(NW)에 형성된 P형확산층(QP1s 및 QP1D)으로 되어 있다. 상기 확산층(QP1s 및 QP1D)은 각각 상기 PMOSFET (QP1)의 소오스 및 드레인이 된다.
NMOSFET(QP1)은 소오스와 드레인이 되는 N형 확산층(QN1S 및 QN1D)으로 형성된다. 상기 소오스 확산영역(QN1S)은 노드(B)를 형성하는 폴리실리콘 배선(37)에 접속된다.
상기 폴리실리콘 배선(37) 및 (38)은 또한 폴리실리콘 배선(40)에 접속되며, 상기 배선(40)은 접촉전극을 통하여 상부레벨 배선층으로서 형성된다.
따라서, 상기 폴리실리콘 배선(4)은 상기 보호 회로(3)를 접지시키기 위한 노드(A)와 상기 초단회로(4)를 접지시키기 위한 노드(B)를 상호 단락되도록 한다. 또한, 상기 폴리실리콘 배선(40)은 알루미늄 배선으로 구성된 제1그라운드 배선(GND1)에 접속된다. 상기 폴리실리콘 배선(40)의 임피던스는 예컨대, 레이아웃이 가능한 범위내에서 넓고 짧게 형성됨으로써 낮아진다.
제7도는 과도한 고전압이 상기 외부 입력단자(1)에 인가된 경우에, 상기 제1실시예의 반도체 장치의 동작을 도시하는 타이밍도이다.
시간 t1에서, 과도한 고전압이 상기 입력단자(1)에 인가될 때, 상기 과도한 고전압은 상기 폴리실리콘 배선(36)을 통하여 상기 P형 확산층(32)과 상기 N+형 확산층(34)의 일단으로 제공된다. 상기 고전압은 상기 PNP트랜지스터(21)의 베이스대 콜렉터 접합을 이루는 상기 N형 확산층(33) 및 기판(SUB)사이의 계면에 디플레이션층을 유발시킨다.
상기 디플레이션층이 퍼져서 상기 P형 확산층(32)에 도달하면, 상기 P형 확산층(32)에서 기판(SUB)으로 서어지 전류가 흐른다.
반면, 상기 N+형 확산층(34)은 상기 폴리실리콘 배선(37)에 입력전압이 인가되는 동안 상기 기판(SUB)쪽으로 서어지 전류가 흐르도록 하는 다이오드(D21)로서의 기능을 한다.
이때, 상기 반도체 기판(SUB)은 소정의 부전위로 유지된다. 제6도에 도시된 바와 같이, 상기 폴리실리콘 배선(37)은 상기 NMOSFET(Q22)의 게이트 전극으로서 기능을 하여, 각각 소오스와 드레인을 이루는 N+형 및 N형 확산층(34,35)사이의 위치의 기판(SUB)에 채널 영역을 형성한다. 따라서, 서어지 전류는 상기 N+형 확산층(34)에서부터 상기 N형 확산층(35)을 통하여 상기 확산층(35)과 직접 접촉되어 형성된 폴리실리콘 배선(38)으로 흐른다. 상기 폴리실리콘 배선(37) 그 자체는 제4도에 도시된 보호회로(3)의 신호출력노드(C)로서 기능을 하는 반면에, 상기 폴리실리콘 배선(38)은 상기 폴리실리콘 배선(40)을 통하여 상기 그라운드 배선(GND1)에 접속되는 상기 그라운드 배선의 노드(A)를 구성한다. 그래서, 상기 외부 입력단자(1)로 과도한 고전압이 입력됨으로써 유발된 전류는 상기 그라운드 배선(GND1)를 통하여 상기 그라운드 단자(2)로 흐른다. 그 결과, 노드(C)에서의 전위는 상기 보호회로(3)의 소정의 클램프 전압(VC)에 의해 노드A의 전위보다 높은 전위로 유지된다.
그러나, 이경우에, 노드A에서의 전위는 그라운드 전위로 유지되며, 과도한 고전압이 입력되면 상기 배선저항(6)이 제4도에 도시된 바와 같이, 상기 그라운드 배선(GND1)에 존재하기 때문에, 제7도에 도시된 바와 같이 상승한다. 따라서, 노드C에서의 전위는 또한 노드A에서의 전압과 클램프 전압(VC)의 합만큼 상승하고, 제6도에 도시된 신호선SC를 거쳐서 상기 초단회로(4)의 CMOS인버터를 구성하는 MOSFET QN1및 QP1의 게이트로 입력된다.
한편, 노드A 및 B는 우선 상호 접속된 후, 전술한 바와 같이, 제1그라운드 배선(GND1)에 접속된다. 따라서, 시간 t1 후에, 노드B에서의 전위는 상기 플리실리콘 배선(40)의 배선저항(6)에 의해 야기된 약간의 전압강하분 만큼 노드A에서의 전위보다 낮은 노드A에서의 전위보다 낮은 레벨로 상승한다.
예컨대, 상기 클램프 전압(VC)이 15V라고 가정하면, 상기 외부 입력단자(1)에 입력된 2000V의 과도한 고전압은 노드A에서의 전위보다 15V만큼 높은 전위를 상기 초단회로(4)의 게이트에, 즉 노드C에 유발시킨다.
또한, 상기 외부 입력단자(1)에서 상기 GND단자(2)까지의 총 접지 저항을 1.5##이라고 가정하면, 노드A를 관통하는 전류는 1.3A에 달한다. 노드A와 GND단자(2) 사이에 약5Ω의 저항이 존재한다면, 그들 사이에 약 7V의 전위차가 발생한다. 제1실시예에 있어서, 노드A와 노드B사이의 전위차는 7V보다 훨씬 작으므로, 노드B의 전위도 실질적으로 7V가 된다. 이와 대조적으로, 제1도에 도시된 종래의 장치에 있어서, 노드A 및 노드B의 전위는 각각 7V 및 0V이다. 즉, 본 실시예에 있어서, 상기 초단회로(4)에 있어서의 MOSFET 의 게이트와 소오스 사이에 인가된 전압은 상기 클램프 전압과 동일한 약 15V 인 반면에, 종래의 장치에 있어서의 상기 전압은 22V 정도 됨으로써, 상기 트랜지스터의 파괴가능성은 본 발명에 비하여 극히 높다. 그래서, 본 발명에 따르면, 상기 초단회로(4)는 상기 제1그라운드 배선(GND1)의 전위상승과, 무관하게 확실히 보호된다.
제8도는 본 발명의 제2실시예에 따른 반도체 장치의 단면도이며, 제6도는 도시된 제1실시예와 다른점은, 상기 확산층(35) 및 QNIS의 각각과 직접 접촉시키는데 있어서, 복수의 폴리실리콘 배선(38, 39)를 사용하는 대신에, 상기 N형 확산층(35) 및 QNIS의 각각과 직접 접촉시키는데 단일의 폴리실리콘 배선(41)을 사용하는데 있다. 상기의 구조에 의해 노드A와 노드B사이의 전위차는 보다 더 감소함으로써, 상기 보호가능을 보다 확실히 하고 있다. 상기 제2실시예에 따르면, 상기 폴리실리콘 배선(40)을 형성하는 배선단계는 반도체 장치의 제조를 용이하게 하도록 생략할 수 있다.
제9도 및 제10도는 각각, 본 발명의 제3실시예에 따른 반도체 장치의 단면도 및 회로도이다. 상기 제3실시예에 있어서, 상기 보호회로는 보호회로(3)용으로 독점으로 사용되는 제1그라운드 배선(GND11)에 접지된다. 상기 보호회로(3)이외의 회로중에, 상기 보호회로(3)로부터 출력을 받은 초단회로(4)에도 그것의 전용인 제2그라운드 배선(GND12)을 형성하고, 접지시킨다. 상부 내부회로(5)는 제3 및 제4그라운드 배선(GND13, GND14)에 접지된다.
상세하게는, 상기 보호회로(3)의 접지용 노드A를 형성하는 폴리실리콘 배선(38)은 상기 그라운드 배선(GND11)에 접촉시키는 반면에, 상기 초단회로(4)의 접지용 노드B를 형성하는 폴리실리콘 배선(39)은 상기 제2그라운드 배선(GND12)에 접촉시킨다.
상기 제1 및 제2그라운드 배선(GND11 및 GND12)은 또한 폴리실리콘 배선(60)을 통하여 상호 접속된다. 상기 폴리실리콘 배선(60)은 상기 폴리실리콘 배선(38, 39)와 동일한 레벨배선층에 형성된다. 과대한 고전압이 입력된 때에도 상기 그라운드 배선(GND11, GND12)의 전위가 상호 거의 동일하도록 상기 폴리실리콘 배선(60)은 작은 임피던스를 갖도록 형성된다.
상기 제3실시예의 구조를 상기 입력보호회로(3) 및 초단회로(4)의 전용인 독립적인 그라운드 배선을 형성함으로써, 노드B와 노드C사이의 전위차가 클램프 전압(VC)보다 커지는 것을 방지한다. 상기 구조는 보호기능을 확실히 하고, 상기 제1실시예와 유사하게 레이아웃에 있어서 어떠한 배선으로 인한 복잡성 또는 난잡성을 야기시키지 않는다. 또한, 전술한 바와 같은 폴리실리콘층(6)을 형성하는데 특별한 추가 공정이 필요하지 않다.
제11도는 제4실시예에 따른 그라운드 배선계를 도시하고 있다. 노이즈 레벨을 한층 더 억제하기 위하여, 상기 그라운드 배선계는 초기부터 그라운드 배선이 분리된 구조를 가지고 있다. 즉, 각각의 그라운드 배선마다 외부 그라운드 단자가 설치된다. 제4실시예에 있어서, 입력보호회로(3)의 접지용 노드A와 초단회로(4)의 접지용 노드B는 제1실시예와 유사하게 그들 사이에 저항을 최소화하기 위하여 우선 상호접속된다. 상기구조로 초단회로(4)에서 NMOSFET QN1의 게이트 및 소오스 사이의 전압은 상기 클램프 전압과 그렇게 많이 다르지 않는 레벨로 제한된다. 따라서, 상기 트랜지스터의 파괴 가능성은 매우 적다.
전술한 바와 같이, 본 발명의 그라운드 배선계는 회로 목적종류별로 복수의 그라운드 배선으로 분할되어 있다. 상기 그라운드 배선중에, 공통 그라운드 배선은 반도체 장치의 입력보호회로를 클램프하고 기능회로의 초단회로를 접지하는데 사용된다. 상기 구조의 결과로서, 대량의 서어지 전류가 흐를 때 조차도 입력보호회로의 접지용 노드와 초단회로의 접지용 노드사이에 전위차가 거의 없다. 그래서, 상기 입력보호회로의 클램프 전압보다 크거나, 또는 같은 전압이 상기 초단회로에 인가되지 않음으로써, 상기 내부회로가 파괴되지 않는다.
비록, 본 발명은 바람직한 실시예를 참조하여 기술하였지만, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 사상을 벗어남이 없이 상기 실시예를 토대로 하여, 당업자는 용이하게 다양한 변경 및 수정이 가능함은 분명하다.

Claims (6)

  1. 반도체 장치에 있어서, 제1그라운드 배선과 제2그라운드 배선을 구비하는 복수의 그라운드 배선과, 상기 반도체 장치의 외부로부터 제1신호를 받는 입력단자와, 상기 입력단자에 접속된 제1단과 상기 제1그라운드 배선에 접속된 제2단을 구비하는 전류경로를 가지며, 상기 입력단자에서 상기 제1그라운드 배선으로 상기 전류경로를 따라 서어지 전류를 배출하는 보호장치와, 상기 제2단 및 상기 제1그라운드 배선중 적어도 하나에 접속된 제1그라운드 노드를 가지며, 상기 입력단자로부터 상기 제1신호를 받아서 제2신호를 발생시키는 초단회로와, 상기 제2그라운드 배선에 접속된 제2그라운드 노드를 가지며, 상기 초단회로로부터 상기 제2신호를 받는 내부회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 복수의 그라운드 배선용 단일접지단자와 상기 복수의 그라운드 배선을 상호 접속시키고 상기 단일 접지 단자에 접속시키는 하나 이상의 배선부분을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 복수의 그라운드 배선의 대응하는 것에 각각 접속된 복수의 접지 단자를 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 복수의 그라운드 배선은 제3그라운드 배선을 추가로 구비하고, 상기 내부회로는 상기 제3그라운드 배선에 접속된 제3그라운드 노드를 추가로 구비함을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 초단회로는 CMOS 인버터로 이루어짐을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 보호장치는 바이폴라 트랜지스터와 다이오드를 구비하는 것을 특징으로하는 반도체 장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19507313C2 (de) * 1995-03-02 1996-12-19 Siemens Ag Halbleiterbauelement mit Schutzstruktur zum Schutz vor elektrostatischer Entladung
EP0736904B1 (de) * 1995-04-06 2002-12-04 Infineon Technologies AG Integrierte Halbleiterschaltung mit einem Schutzmittel
EP0758129B1 (en) * 1995-08-02 2001-05-23 STMicroelectronics S.r.l. Flash EEPROM with integrated device for limiting the erase source voltage
US5985705A (en) * 1998-06-30 1999-11-16 Lsi Logic Corporation Low threshold voltage MOS transistor and method of manufacture
US6157205A (en) * 1998-11-23 2000-12-05 Cirrus Logic, Inc. Grounding scheme for a high-speed data channel
JP3348782B2 (ja) * 1999-07-22 2002-11-20 日本電気株式会社 半導体装置の製造方法
US6608744B1 (en) * 1999-11-02 2003-08-19 Oki Electric Industry Co., Ltd. SOI CMOS input protection circuit with open-drain configuration
JP2002076282A (ja) 2000-08-30 2002-03-15 Nec Corp 半導体集積回路装置及びその設計方法
US6784496B1 (en) * 2000-09-25 2004-08-31 Texas Instruments Incorporated Circuit and method for an integrated charged device model clamp
CN104299965A (zh) * 2013-07-15 2015-01-21 联华电子股份有限公司 静电防护装置
CN106205539A (zh) * 2016-08-31 2016-12-07 深圳市华星光电技术有限公司 一种双向扫描的栅极驱动电路、液晶显示面板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342045A (en) * 1980-04-28 1982-07-27 Advanced Micro Devices, Inc. Input protection device for integrated circuits
JPS61115344A (ja) * 1984-11-09 1986-06-02 Mitsubishi Electric Corp 入力保護回路
JPH0821632B2 (ja) * 1987-01-10 1996-03-04 三菱電機株式会社 半導体集積回路
US4987465A (en) * 1987-01-29 1991-01-22 Advanced Micro Devices, Inc. Electro-static discharge protection device for CMOS integrated circuit inputs
JPH0228362A (ja) * 1988-06-10 1990-01-30 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JP2752680B2 (ja) * 1989-01-20 1998-05-18 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置の過電圧吸収回路
JPH0465867A (ja) * 1990-07-06 1992-03-02 Toshiba Corp 半導体装置
JPH0685176A (ja) * 1992-08-31 1994-03-25 Kawasaki Steel Corp 入力保護回路

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