JP2752680B2 - 半導体集積回路装置の過電圧吸収回路 - Google Patents
半導体集積回路装置の過電圧吸収回路Info
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- JP2752680B2 JP2752680B2 JP1012809A JP1280989A JP2752680B2 JP 2752680 B2 JP2752680 B2 JP 2752680B2 JP 1012809 A JP1012809 A JP 1012809A JP 1280989 A JP1280989 A JP 1280989A JP 2752680 B2 JP2752680 B2 JP 2752680B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は外部端子に印加された過電圧を吸収して内部
回路を保護する半導体集積回路装置の過電圧吸収回路に
関し、特に複数の回路が夫々異なる電源ラインから電力
を供給される半導体集積回路装置の過電圧吸収回路に関
する。
回路を保護する半導体集積回路装置の過電圧吸収回路に
関し、特に複数の回路が夫々異なる電源ラインから電力
を供給される半導体集積回路装置の過電圧吸収回路に関
する。
［従来の技術］ 半導体集積回路装置においては、その回路の動作上の
理由から複数の電源電圧が必要とされる場合、又は電源
・接地線ノイズ対策上の理由から電源線又は接地線の分
離が必要とされる場合がある。このような場合には、半
導体集積回路に、分離配線された複数の電源線又は接地
線を設け、これら電源線又は接地線を介して複数の電源
端子又は接地端子から内部の回路に電源電圧を供給する
ようにしている。
理由から複数の電源電圧が必要とされる場合、又は電源
・接地線ノイズ対策上の理由から電源線又は接地線の分
離が必要とされる場合がある。このような場合には、半
導体集積回路に、分離配線された複数の電源線又は接地
線を設け、これら電源線又は接地線を介して複数の電源
端子又は接地端子から内部の回路に電源電圧を供給する
ようにしている。
第２図にその代表的な例として、２つの電源線及び接
地線を備えた半導体集積回路の構成例を示す。この回路
は、入力初段回路３の内部回路４とが夫々異なる電源線
に接続されたものとなっている。即ち、相補対接続され
たトランジスタ7,8からなる入力初段回路３は、第１の
電源線L1及び第１の接地線L2に接続され、これらを介し
て電源VDD1及び接地VSS1が供給されたものとなってい
る。また、相補対接続されたトランジスタ9,10からなる
内部回路４は、第２の電源線L3及び第２の接地線L4に接
続され、これらを介して電源VDD2及び接地VSS2が供給さ
れたものとなっている。
地線を備えた半導体集積回路の構成例を示す。この回路
は、入力初段回路３の内部回路４とが夫々異なる電源線
に接続されたものとなっている。即ち、相補対接続され
たトランジスタ7,8からなる入力初段回路３は、第１の
電源線L1及び第１の接地線L2に接続され、これらを介し
て電源VDD1及び接地VSS1が供給されたものとなってい
る。また、相補対接続されたトランジスタ9,10からなる
内部回路４は、第２の電源線L3及び第２の接地線L4に接
続され、これらを介して電源VDD2及び接地VSS2が供給さ
れたものとなっている。
このように、入力初段回路３に供給される電源及び接
地と内部回路４に供給される電源及び接地とが分離され
ている理由は、内部回路４又は図示しない出力バッファ
の動作によって発生する電源VDD2及び接地VSS2の揺れが
入力初段回路３に伝達され、この入力初段回路３の入力
電源マージンが悪化しないようにするためである。
地と内部回路４に供給される電源及び接地とが分離され
ている理由は、内部回路４又は図示しない出力バッファ
の動作によって発生する電源VDD2及び接地VSS2の揺れが
入力初段回路３に伝達され、この入力初段回路３の入力
電源マージンが悪化しないようにするためである。
ところで、従来、この種のCMOS半導体集積回路装置に
おいては、入力端子５に印加される静電気及びその他の
サージ電圧に対する保護回路として、例えば、第２図に
示すような過電圧吸収回路６が使用されている。
おいては、入力端子５に印加される静電気及びその他の
サージ電圧に対する保護回路として、例えば、第２図に
示すような過電圧吸収回路６が使用されている。
この過電圧吸収回路６は、ソース及びゲートがいずれ
も電源線L1に接続され、ドレインが入力端子（外部端
子）５と入力初段回路３の入力部とを接続する入力線L5
に接続されたＰチャネルMOSトランジスタ１と、ソース
及びゲートがいずれも接地線L2に接続され、ドレインが
トランジスタ１のドレインと共に入力線L5に接続された
ＮチャネルMOSトランジスタ２とにより構成されてい
る。トランジスタ１はそのソースを基準にしてドレイン
に−15［Ｖ］以下の電圧が、また、トランジスタ２はそ
のソースを基準にしてドレインに＋15［Ｖ］以上の電圧
が加わるとパンチスルーによってソースとドレインとの
間を導通状態にするように機能する。
も電源線L1に接続され、ドレインが入力端子（外部端
子）５と入力初段回路３の入力部とを接続する入力線L5
に接続されたＰチャネルMOSトランジスタ１と、ソース
及びゲートがいずれも接地線L2に接続され、ドレインが
トランジスタ１のドレインと共に入力線L5に接続された
ＮチャネルMOSトランジスタ２とにより構成されてい
る。トランジスタ１はそのソースを基準にしてドレイン
に−15［Ｖ］以下の電圧が、また、トランジスタ２はそ
のソースを基準にしてドレインに＋15［Ｖ］以上の電圧
が加わるとパンチスルーによってソースとドレインとの
間を導通状態にするように機能する。
このように構成された従来の過電圧吸収回路６は、接
地VSS1を基準にして、正の静電気等のサージ電圧が入力
端子５に印加された場合には、トランジスタ２のパンチ
スルー電流として、また、負のサージ電圧が印加された
場合には、トランジスタ２のチャネル電流としてトラン
ジスタ２及び接地線L2を介して接地VSS1へそのサージ電
圧が放電される。一方、電源VDD1を基準として、正のサ
ージ電圧が入力端子５に印加された場合にはトランジス
タ１のチャネル電流として、また、負のサージ電圧が印
加された場合には、トランジスタ１のパンチスルー電流
としてトランジスタ１及び電源線L1を介して電源VDD1へ
そのサージ電圧が放電される。このように、入力端子５
に印加されたサージ電圧をトランジスタ１及びトランジ
スタ２を介して夫々電源VDD1及び接地VSS1へ逃がすこと
によって、入力初段回路３を構成するトランジスタ７及
びトランジスタ８のゲート酸化膜等の破壊を防止するこ
とができる。
地VSS1を基準にして、正の静電気等のサージ電圧が入力
端子５に印加された場合には、トランジスタ２のパンチ
スルー電流として、また、負のサージ電圧が印加された
場合には、トランジスタ２のチャネル電流としてトラン
ジスタ２及び接地線L2を介して接地VSS1へそのサージ電
圧が放電される。一方、電源VDD1を基準として、正のサ
ージ電圧が入力端子５に印加された場合にはトランジス
タ１のチャネル電流として、また、負のサージ電圧が印
加された場合には、トランジスタ１のパンチスルー電流
としてトランジスタ１及び電源線L1を介して電源VDD1へ
そのサージ電圧が放電される。このように、入力端子５
に印加されたサージ電圧をトランジスタ１及びトランジ
スタ２を介して夫々電源VDD1及び接地VSS1へ逃がすこと
によって、入力初段回路３を構成するトランジスタ７及
びトランジスタ８のゲート酸化膜等の破壊を防止するこ
とができる。
［発明が解決しようとする課題］ 上述した従来の過電圧吸収回路は、例えば電源線L1及
び接地線L2に夫々電源VDD1及び接地VSS1が与えられてい
ない状態、即ちフローティング状態で電源VDD2又は接地
VSS2を基準として入力端子５にサージ電圧が印加された
場合には、トランジスタ１又はトランジスタ２を介して
電源線L1又は接地線L2に放電されるものの、電源線L1及
び接地線L2はフローティングの状態であるため、その寄
生容量分の僅かなサージ電荷しか吸収することができな
い。また、入力端子５と電源VDD2及び接地線VSS2との間
の電流経路は存在しないので、入力端子５に印加された
静電気のほとんどは入力初段回路３を構成するトランジ
スタ７及びトランジスタ８のゲートに印加される。この
結果、入力初段回路３を構成するトランジスタ7,8のゲ
ート酸化膜の破壊を招き、また、トランジスタ１及びト
ランジスタ２を介して電源線L1及び接地線L2に放電され
蓄積した電荷はトランジスタ７及びトランジスタ８のソ
ースと基板との間の接合の破壊、又は入力線L5と基板と
の間の絶縁膜の破壊を引き起こすという問題点がある。
び接地線L2に夫々電源VDD1及び接地VSS1が与えられてい
ない状態、即ちフローティング状態で電源VDD2又は接地
VSS2を基準として入力端子５にサージ電圧が印加された
場合には、トランジスタ１又はトランジスタ２を介して
電源線L1又は接地線L2に放電されるものの、電源線L1及
び接地線L2はフローティングの状態であるため、その寄
生容量分の僅かなサージ電荷しか吸収することができな
い。また、入力端子５と電源VDD2及び接地線VSS2との間
の電流経路は存在しないので、入力端子５に印加された
静電気のほとんどは入力初段回路３を構成するトランジ
スタ７及びトランジスタ８のゲートに印加される。この
結果、入力初段回路３を構成するトランジスタ7,8のゲ
ート酸化膜の破壊を招き、また、トランジスタ１及びト
ランジスタ２を介して電源線L1及び接地線L2に放電され
蓄積した電荷はトランジスタ７及びトランジスタ８のソ
ースと基板との間の接合の破壊、又は入力線L5と基板と
の間の絶縁膜の破壊を引き起こすという問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、複数の回路が異なる電源線及び接地線と接続された
半導体集積回路装置にあって、入力端子といずれの電源
線又は接地線との間に印加された過電圧に対しても十分
な回路保護を図ることができる半導体集積回路装置の過
電圧吸収回路を提供することを目的とする。
て、複数の回路が異なる電源線及び接地線と接続された
半導体集積回路装置にあって、入力端子といずれの電源
線又は接地線との間に印加された過電圧に対しても十分
な回路保護を図ることができる半導体集積回路装置の過
電圧吸収回路を提供することを目的とする。
［課題を解決するための手段］ 本発明の半導体集積回路の過電圧吸収回路は、第１の
電源線と、この第１の電源線に接続され、一端が線路に
より外部端子に接続された回路と、第１の電源線とは同
極性で、第１の電源線とは独立に設けられた第２の電源
線と、線路と第１の電源線間に１個のみ設けられた第１
の整流素子と、線路と第２の電源線間に１個のみ設けら
れた第２の整流素子とを有し、外部端子に過電圧が印加
された場合に、第１の整流素子と第２の整流素子の双方
の整流素子を介して第１の電源線と第２の電源線に夫々
放電するようにしたものである。
電源線と、この第１の電源線に接続され、一端が線路に
より外部端子に接続された回路と、第１の電源線とは同
極性で、第１の電源線とは独立に設けられた第２の電源
線と、線路と第１の電源線間に１個のみ設けられた第１
の整流素子と、線路と第２の電源線間に１個のみ設けら
れた第２の整流素子とを有し、外部端子に過電圧が印加
された場合に、第１の整流素子と第２の整流素子の双方
の整流素子を介して第１の電源線と第２の電源線に夫々
放電するようにしたものである。
［作用］ 本発明によれば、外部端子と第１の回路の入力部とを
接続する入力線と第１の正電源線及び負電源線との間の
みならず、入力線と第２の正電源線及び負電源線との間
にも過電圧を吸収する手段を設けている。この過電圧を
吸収する手段は、外部端子に過電圧が加わった場合に導
通し、第１の回路又は第２の回路とで電荷の放電経路を
形成するように作用する。従って、第１の正電源線及び
第２の正電源線並びに第１の負電源線及び第２の負電源
線のいずれの電源を基準として過電圧が外部端子に印加
されても必ずその放電経路が存在し、いずれかの電源に
放電されるため、過電圧による第１の回路の破壊を防ぐ
ことができる。
接続する入力線と第１の正電源線及び負電源線との間の
みならず、入力線と第２の正電源線及び負電源線との間
にも過電圧を吸収する手段を設けている。この過電圧を
吸収する手段は、外部端子に過電圧が加わった場合に導
通し、第１の回路又は第２の回路とで電荷の放電経路を
形成するように作用する。従って、第１の正電源線及び
第２の正電源線並びに第１の負電源線及び第２の負電源
線のいずれの電源を基準として過電圧が外部端子に印加
されても必ずその放電経路が存在し、いずれかの電源に
放電されるため、過電圧による第１の回路の破壊を防ぐ
ことができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の実施例に係る過電圧吸収回路を適用
した回路構成例を示す回路図である。第２図に示した従
来の回路と相違する点は、過電圧吸収回路16として、入
力端子５と入力初段回路３の入力部とを接続する入力線
L5と電源線L1及び接地線L2との間に夫々設けられている
ＰチャネルMOSトランジスタ１及びＮチャネルMOSトラン
ジスタ２に加えて、入力線L5と電源線L3及び接地線L4と
の間に夫々ＰチャネルMOSトランジスタ11及びＮチャネ
ルMOSトランジスタ12が新たに設けられている点であ
る。即ち、トランジスタ11のソースとゲートはいずれも
電源線L3を介して電源VDD2に接続され、そのドレインは
入力端子５と入力初段回路３の入力部を接続する入力線
L5に接続されている。また、ＮチャネルMOSトランジス
タ12のソースとゲートはいずれも接地線L4を介して接地
VSS2に接続され、そのドレインはトランジスタ11のドレ
インと共に入力線L5に接続されている。トランジスタ11
はそのソースを基準にしてドレインに−15［Ｖ］以下の
電圧が、また、トランジスタ７はそのソースを基準にし
てドレインに＋15［Ｖ］以上の電圧が加わるとパンチス
ルーによってソースとドレインとの間が夫々導通するよ
うに機能する。また、その他の構成要素は第２図に示し
た従来例と同一であるので説明は省略する。
した回路構成例を示す回路図である。第２図に示した従
来の回路と相違する点は、過電圧吸収回路16として、入
力端子５と入力初段回路３の入力部とを接続する入力線
L5と電源線L1及び接地線L2との間に夫々設けられている
ＰチャネルMOSトランジスタ１及びＮチャネルMOSトラン
ジスタ２に加えて、入力線L5と電源線L3及び接地線L4と
の間に夫々ＰチャネルMOSトランジスタ11及びＮチャネ
ルMOSトランジスタ12が新たに設けられている点であ
る。即ち、トランジスタ11のソースとゲートはいずれも
電源線L3を介して電源VDD2に接続され、そのドレインは
入力端子５と入力初段回路３の入力部を接続する入力線
L5に接続されている。また、ＮチャネルMOSトランジス
タ12のソースとゲートはいずれも接地線L4を介して接地
VSS2に接続され、そのドレインはトランジスタ11のドレ
インと共に入力線L5に接続されている。トランジスタ11
はそのソースを基準にしてドレインに−15［Ｖ］以下の
電圧が、また、トランジスタ７はそのソースを基準にし
てドレインに＋15［Ｖ］以上の電圧が加わるとパンチス
ルーによってソースとドレインとの間が夫々導通するよ
うに機能する。また、その他の構成要素は第２図に示し
た従来例と同一であるので説明は省略する。
次に、このように構成された本実施例の回路の動作に
ついて説明する。
ついて説明する。
トランジスタ１及びトランジスタ２は従来例と同様の
動作をする。即ち、電源VDD1又は接地VSS1を基準として
入力端子５に印加されたサージ電圧、例えば正の静電気
は、接地VSS1に対してはトランジスタ２のパンチスルー
電流として、電源VDD1に対してはトランジスタ１のチャ
ネル電流として放電される。また、入力端子５に印加さ
れた負のサージ電圧は、接地VSS1に対してはトランジス
タ２のチャネル電流として、電源VDD1に対してはトラン
ジスタ１のパンチスルー電流として放電される。これに
よって、電源VDD1又は接地VSS1を基準として入力端子５
に印加されたサージ電圧は入力初段回路３を構成するト
ランジスタ7,8のゲート酸化膜破壊電圧以下に抑えら
れ、サージ電圧による入力初段回路３の破壊を防ぐこと
ができる。
動作をする。即ち、電源VDD1又は接地VSS1を基準として
入力端子５に印加されたサージ電圧、例えば正の静電気
は、接地VSS1に対してはトランジスタ２のパンチスルー
電流として、電源VDD1に対してはトランジスタ１のチャ
ネル電流として放電される。また、入力端子５に印加さ
れた負のサージ電圧は、接地VSS1に対してはトランジス
タ２のチャネル電流として、電源VDD1に対してはトラン
ジスタ１のパンチスルー電流として放電される。これに
よって、電源VDD1又は接地VSS1を基準として入力端子５
に印加されたサージ電圧は入力初段回路３を構成するト
ランジスタ7,8のゲート酸化膜破壊電圧以下に抑えら
れ、サージ電圧による入力初段回路３の破壊を防ぐこと
ができる。
また、電源VDD2又は接地VSS2を基準として入力端子５
に印加されたサージ電圧は、接地VSS2に対してはトラン
ジスタ12がVSS1に対するトランジスタ２と同様に、ま
た、電源VDD2に対してはトランジスタ11がVDD1に対する
トランジスタ１と同様に機能することによって電源VDD2
又は接地VSS2へ放電され、サージ電圧による入力初段回
路３の破壊を防ぐことができる。
に印加されたサージ電圧は、接地VSS2に対してはトラン
ジスタ12がVSS1に対するトランジスタ２と同様に、ま
た、電源VDD2に対してはトランジスタ11がVDD1に対する
トランジスタ１と同様に機能することによって電源VDD2
又は接地VSS2へ放電され、サージ電圧による入力初段回
路３の破壊を防ぐことができる。
ここで、入力端子５に電源VDD1又は電源VDD2を基準に
して、トランジスタ１又はトランジスタ11のチャネル電
流又はパンチスルー電流のみでは電流VDD1又は電源VDD2
へ放電しきれないような大きなサージ電圧が印加された
場合には、その超過分はトランジスタ２又はトランジス
タ12のチャネル電流又はパンチスルー電流によって夫々
接地線L2又は接地線L4へ放電される。この結果、接地線
L2又は接地線L4の電位は上昇するが、電源線L1と接地線
L2との間に接続され入力初段回路３を構成するトランジ
スタ7,8又は電源線L3と接地線L4との間に接続され内部
回路４を構成するトランジスタ9,10等のチャネル電流及
びパンチスルー電流によって、接地線L2又は接地線L4に
蓄積された電荷は夫々電源線L1又は電源線L3へ放電され
る。従って、入力端子５から電源VDD1及び電源VDD2への
放電経路はトランジスタ１についてはトランジスタ２及
び入力初段回路３を介する経路が、また、トランジスタ
11についてはトランジスタ12及び内部回路４を介する経
路が並列に存在し、トランジスタ１及び11が設置されな
い場合には、これらの経路によって夫々電源VDD1及び電
源VDD2に放電される。
して、トランジスタ１又はトランジスタ11のチャネル電
流又はパンチスルー電流のみでは電流VDD1又は電源VDD2
へ放電しきれないような大きなサージ電圧が印加された
場合には、その超過分はトランジスタ２又はトランジス
タ12のチャネル電流又はパンチスルー電流によって夫々
接地線L2又は接地線L4へ放電される。この結果、接地線
L2又は接地線L4の電位は上昇するが、電源線L1と接地線
L2との間に接続され入力初段回路３を構成するトランジ
スタ7,8又は電源線L3と接地線L4との間に接続され内部
回路４を構成するトランジスタ9,10等のチャネル電流及
びパンチスルー電流によって、接地線L2又は接地線L4に
蓄積された電荷は夫々電源線L1又は電源線L3へ放電され
る。従って、入力端子５から電源VDD1及び電源VDD2への
放電経路はトランジスタ１についてはトランジスタ２及
び入力初段回路３を介する経路が、また、トランジスタ
11についてはトランジスタ12及び内部回路４を介する経
路が並列に存在し、トランジスタ１及び11が設置されな
い場合には、これらの経路によって夫々電源VDD1及び電
源VDD2に放電される。
同様にして、入力端子５に接地VSS1又は接地VSS2を基
準にして、トランジスタ２又はトランジスタ12のチャネ
ル電流又はパンチスルー電流のみで接地VSS1又は接地V
SS2へ放電しきれないような大きなサージ電圧が印加さ
れた場合には、その超過分は夫々トランジスタ１から入
力初段回路３を介して接地VSS1へ至る経路又はトランジ
スタ11から内部回路４を介して接地VSS2へ至る経路によ
って接地VSS1及び接地VSS2に放電される。
準にして、トランジスタ２又はトランジスタ12のチャネ
ル電流又はパンチスルー電流のみで接地VSS1又は接地V
SS2へ放電しきれないような大きなサージ電圧が印加さ
れた場合には、その超過分は夫々トランジスタ１から入
力初段回路３を介して接地VSS1へ至る経路又はトランジ
スタ11から内部回路４を介して接地VSS2へ至る経路によ
って接地VSS1及び接地VSS2に放電される。
以上の説明から明らかなように、トランジスタ１及び
トランジスタ11、トランジスタ１及びトランジスタ12、
トランジスタ２及びトランジスタ11、トランジスタ２及
びトランジスタ12のいずれかの組合せがあれば入力端子
５と各電源及び各接地との間の放電経路が形成され、サ
ージ耐圧を向上させることができるが、本実施例のよう
に、トランジスタ1,2及びトランジスタ11,12を全て備え
ることによって、更に一層放電能力を高めることができ
る。これにより、静電気・ノイズ等のサージ電荷はすみ
やかに移動し、電源電位及び接地電位を急速に安定させ
ることができ、静電気等のサージ耐圧を大幅に向上させ
ることができる。
トランジスタ11、トランジスタ１及びトランジスタ12、
トランジスタ２及びトランジスタ11、トランジスタ２及
びトランジスタ12のいずれかの組合せがあれば入力端子
５と各電源及び各接地との間の放電経路が形成され、サ
ージ耐圧を向上させることができるが、本実施例のよう
に、トランジスタ1,2及びトランジスタ11,12を全て備え
ることによって、更に一層放電能力を高めることができ
る。これにより、静電気・ノイズ等のサージ電荷はすみ
やかに移動し、電源電位及び接地電位を急速に安定させ
ることができ、静電気等のサージ耐圧を大幅に向上させ
ることができる。
なお、前述したＰチャネルMOSトランジスタ1,2及びＮ
チャネルMOSトランジスタ11,12のしきい値電圧及びパン
チスルー開始電圧は製造プロセスを修正することにより
変更することができ、目的に応じて放電能力を調整して
用いることができる。
チャネルMOSトランジスタ11,12のしきい値電圧及びパン
チスルー開始電圧は製造プロセスを修正することにより
変更することができ、目的に応じて放電能力を調整して
用いることができる。
また、本発明は、ＰチャネルMOSトランジスタ1,2及び
ＮチャネルMOSトランジスタ11,12に相当する放電手段を
適宜増設することによって、任意の数の電源及び接地を
有する半導体集積回路装置に提供することができる。
ＮチャネルMOSトランジスタ11,12に相当する放電手段を
適宜増設することによって、任意の数の電源及び接地を
有する半導体集積回路装置に提供することができる。
［発明の効果］ 以上説明したように本発明は、入力初段回路の入力部
と入力端子とを接続する入力線と複数の電源・接地線対
の電源及び接地の少なくとも一方との間にサージ電圧の
放電経路を設けている。このため、いずれの電源又は接
地を基準としてサージ電圧が入力端子に印加されたとし
ても、そのサージ電圧をいずれかの電源又は接地に放電
させることができ、入力初段回路を静電気等のサージ電
圧から効果的に保護することができる。
と入力端子とを接続する入力線と複数の電源・接地線対
の電源及び接地の少なくとも一方との間にサージ電圧の
放電経路を設けている。このため、いずれの電源又は接
地を基準としてサージ電圧が入力端子に印加されたとし
ても、そのサージ電圧をいずれかの電源又は接地に放電
させることができ、入力初段回路を静電気等のサージ電
圧から効果的に保護することができる。
第１図は本発明の実施例に係る過電圧吸収回路の適用例
を示す回路図、第２図は従来の過電圧吸収回路の適用例
を示す回路図である。 1,7,9,11;PチャネルMOSトランジスタ、2,8,10,12;Pチャ
ネルMOSトランジスタ、3;入力初段回路、4;内部回路、
5;入力端子,6,16;過電圧吸収回路、L1,L3;電源線、L2,L
4;接地線、VDD1,VDD2;電源、VSS1,VSS2;接地
を示す回路図、第２図は従来の過電圧吸収回路の適用例
を示す回路図である。 1,7,9,11;PチャネルMOSトランジスタ、2,8,10,12;Pチャ
ネルMOSトランジスタ、3;入力初段回路、4;内部回路、
5;入力端子,6,16;過電圧吸収回路、L1,L3;電源線、L2,L
4;接地線、VDD1,VDD2;電源、VSS1,VSS2;接地
Claims (1)
- 【請求項１】第１の電源線と、この第１の電源線に接続
され、一端が線路により外部端子に接続された回路と、
前記第１の電源線とは同極性で、第１の電源線とは独立
に設けられた第２の電源線と、前記線路と前記第１の電
源線間に１個のみ設けられた第１の整流素子と、前記線
路と前記第２の電源線間に１個のみ設けられた第２の整
流素子とを有し、外部端子に過電圧が印加された場合
に、前記第１の整流素子と前記第２の整流素子を介して
前記第１の電源線と前記第２の電源線に夫々放電するよ
うにしたことを特徴とする半導体集積回路の過電圧吸収
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012809A JP2752680B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体集積回路装置の過電圧吸収回路 |
| US08/038,556 US5343352A (en) | 1989-01-20 | 1993-03-26 | Integrated circuit having two circuit blocks energized through different power supply systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1012809A JP2752680B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体集積回路装置の過電圧吸収回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192760A JPH02192760A (ja) | 1990-07-30 |
| JP2752680B2 true JP2752680B2 (ja) | 1998-05-18 |
Family
ID=11815716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1012809A Expired - Lifetime JP2752680B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体集積回路装置の過電圧吸収回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752680B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693497B2 (ja) * | 1986-07-30 | 1994-11-16 | 日本電気株式会社 | 相補型ｍｉｓ集積回路 |
| JPS63202056A (ja) * | 1987-02-18 | 1988-08-22 | Toshiba Corp | 半導体集積回路 |
-
1989
- 1989-01-20 JP JP1012809A patent/JP2752680B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02192760A (ja) | 1990-07-30 |
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