JP2809020B2 - 入出力保護回路 - Google Patents
入出力保護回路Info
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- JP2809020B2 JP2809020B2 JP4326353A JP32635392A JP2809020B2 JP 2809020 B2 JP2809020 B2 JP 2809020B2 JP 4326353 A JP4326353 A JP 4326353A JP 32635392 A JP32635392 A JP 32635392A JP 2809020 B2 JP2809020 B2 JP 2809020B2
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Description
【0001】
【産業上の利用分野】本発明は入出力保護回路に関し、
特に、1チップ上にアナログ回路領域とデジタル回路領
域とが共に形成された型の集積回路におけるアナログ回
路の入出力端子の保護回路に関する。
特に、1チップ上にアナログ回路領域とデジタル回路領
域とが共に形成された型の集積回路におけるアナログ回
路の入出力端子の保護回路に関する。
【0002】
【従来の技術】従来の技術によるこの種の入出力保護回
路の回路図を図4に示す。図4を参照すると、アナログ
回路6の入出力端子1は、ソース電極とゲート電極が共
通なダイオード接続のPチャンネルMOSトランジスタ
P0 を介してアナログ回路用電源端子(以後、アナログ
電源端子)2に接続され、また同様にダイオード接続の
NチャンネルMOSトランジスタN0 を介してアナログ
回路用接地端子(以後、アナログ接地端子)3に接続さ
れている。2つのMOSトランジスタP0 ,N0は、入
出力端子1にサージ電圧が加わった時にアナログ回路6
を破壊から保護する保護素子として作用するものであっ
て、pn接合ダイオードが用いられることもある。ま
た、上記アナログ電源端子2およびアナログ接地端子3
の替りに、デジタル回路用電源端子(以後、デジタル電
源端子)およびデジタル回路用接地端子(以後、デジタ
ル接地端子)がそれぞれ用いられることもある。
路の回路図を図4に示す。図4を参照すると、アナログ
回路6の入出力端子1は、ソース電極とゲート電極が共
通なダイオード接続のPチャンネルMOSトランジスタ
P0 を介してアナログ回路用電源端子(以後、アナログ
電源端子)2に接続され、また同様にダイオード接続の
NチャンネルMOSトランジスタN0 を介してアナログ
回路用接地端子(以後、アナログ接地端子)3に接続さ
れている。2つのMOSトランジスタP0 ,N0は、入
出力端子1にサージ電圧が加わった時にアナログ回路6
を破壊から保護する保護素子として作用するものであっ
て、pn接合ダイオードが用いられることもある。ま
た、上記アナログ電源端子2およびアナログ接地端子3
の替りに、デジタル回路用電源端子(以後、デジタル電
源端子)およびデジタル回路用接地端子(以後、デジタ
ル接地端子)がそれぞれ用いられることもある。
【0003】
【発明が解決しようとする課題】上述した従来の入出力
保護回路においては、入出力端子1にサージ電圧が印加
された時の静電破壊耐量が低く、又、デジタル回路領域
からの電源ノイズが入出力端子1を介してアナログ回路
6に入力されアナログ回路6の精度が悪化することがあ
るという問題がある。以下にその説明を行なう。
保護回路においては、入出力端子1にサージ電圧が印加
された時の静電破壊耐量が低く、又、デジタル回路領域
からの電源ノイズが入出力端子1を介してアナログ回路
6に入力されアナログ回路6の精度が悪化することがあ
るという問題がある。以下にその説明を行なう。
【0004】図4において、入出力端子1にアナログ電
源電位およびアナログ接地電位を基準電位としてサージ
電圧が加ったとする。この場合、MOSトランジスタP
0 ,N0 が順方向および逆方向にそれぞれバイアスさ
れ、pn接合部がチャージアップされる。サージ電圧が
pn接合の耐圧を越えるとチャージはアナログ電源端子
2またはアナログ接地端子3に抜けるので、アナログ回
路6は保護される。
源電位およびアナログ接地電位を基準電位としてサージ
電圧が加ったとする。この場合、MOSトランジスタP
0 ,N0 が順方向および逆方向にそれぞれバイアスさ
れ、pn接合部がチャージアップされる。サージ電圧が
pn接合の耐圧を越えるとチャージはアナログ電源端子
2またはアナログ接地端子3に抜けるので、アナログ回
路6は保護される。
【0005】次に、入出力端子1に印加されるサージ電
圧が、デジタル電源電位およびデジタル接地電位を基準
電位とする場合を考える。ここで、チップの構造を見る
と、アナログ回路とデシタル回路とは同一チップ上に形
成されてはいるものの回路上は全く分離されており基板
もしくはウエルの高抵抗を通して寄生的に接続されてい
るだけである。従って、入出力端子1に加わるサージ電
圧がデジタル電源電位およびデジタル接地電位を基準電
位としているときは、入出力端子1に印加された上記サ
ージ電圧によるチャージは抵抗が最も低い経路を流れる
ことになり、回路のレイアウトによってはMOSトラン
ジスタP0 ,N0 が保護素子として動作することなくア
ナログ回路6の素子が破壊されることがある。
圧が、デジタル電源電位およびデジタル接地電位を基準
電位とする場合を考える。ここで、チップの構造を見る
と、アナログ回路とデシタル回路とは同一チップ上に形
成されてはいるものの回路上は全く分離されており基板
もしくはウエルの高抵抗を通して寄生的に接続されてい
るだけである。従って、入出力端子1に加わるサージ電
圧がデジタル電源電位およびデジタル接地電位を基準電
位としているときは、入出力端子1に印加された上記サ
ージ電圧によるチャージは抵抗が最も低い経路を流れる
ことになり、回路のレイアウトによってはMOSトラン
ジスタP0 ,N0 が保護素子として動作することなくア
ナログ回路6の素子が破壊されることがある。
【0006】これに対して、入出力端子1に加ったサー
ジ電圧によるチャージを保護素子としてのMOSトラン
ジスタP0 ,N0 を介して流すための電源端子および接
地端子として、アナログ電源端子およびアナログ接地端
子の替りにデジタル電源端子(図示せず)およびデジタ
ル接地端子(図示せず)が用いられる場合を考える。こ
の場合、デジタル電源電位およびデジタル接地電位を基
準電位として入出力端子1にサージ電圧が加わったとき
は、MOSトランジスタP0 ,N0 は上述のアナログ電
源端子およびアナログ接地端子が用いられた場合と同様
に保護素子として動作し、アナログ回路6は破壊を免れ
る。一方、入出力端子1に印加されるサージ電圧がアナ
ログ電源電位およびアナログ接地電位を基準電位として
いるときは、保護回路がデジタル電源端子およびデジタ
ル接地端子に接続しているので、アナログ回路6の、入
出力端子1とアナログ電源端子およびアナログ接地端子
との間に接続されている素子が保護素子となり得る。と
ころがこの場合、アナログ回路6の規模が直接静電破壊
耐量に反映するにも拘わらず、アナログ回路6は一般に
規模が小さいので、十分な静電破壊耐量を得ることがで
きないことが多い。例えば、回路内部に、ゲート幅が1
0μmのNチャンネルおよびPチャンネルMOSトラン
ジスタがそれぞれ500個並列に接続されているアナロ
グ回路6の場合であっても、MIL規格による静電破壊
耐量が1000Vにも達しないことがある。又、入出力
端子1がデジタル電源端子およびデジタル接地端子に接
続されていることから、デジタル回路領域で信号がハイ
レベルとロウレベルの間でスイッチする時に電源線およ
び接地線に発生するノイズが入出力端子1を介してアナ
ログ回路6に侵入し、アナログ回路6の精度が低下する
などの障害が発生することがある。
ジ電圧によるチャージを保護素子としてのMOSトラン
ジスタP0 ,N0 を介して流すための電源端子および接
地端子として、アナログ電源端子およびアナログ接地端
子の替りにデジタル電源端子(図示せず)およびデジタ
ル接地端子(図示せず)が用いられる場合を考える。こ
の場合、デジタル電源電位およびデジタル接地電位を基
準電位として入出力端子1にサージ電圧が加わったとき
は、MOSトランジスタP0 ,N0 は上述のアナログ電
源端子およびアナログ接地端子が用いられた場合と同様
に保護素子として動作し、アナログ回路6は破壊を免れ
る。一方、入出力端子1に印加されるサージ電圧がアナ
ログ電源電位およびアナログ接地電位を基準電位として
いるときは、保護回路がデジタル電源端子およびデジタ
ル接地端子に接続しているので、アナログ回路6の、入
出力端子1とアナログ電源端子およびアナログ接地端子
との間に接続されている素子が保護素子となり得る。と
ころがこの場合、アナログ回路6の規模が直接静電破壊
耐量に反映するにも拘わらず、アナログ回路6は一般に
規模が小さいので、十分な静電破壊耐量を得ることがで
きないことが多い。例えば、回路内部に、ゲート幅が1
0μmのNチャンネルおよびPチャンネルMOSトラン
ジスタがそれぞれ500個並列に接続されているアナロ
グ回路6の場合であっても、MIL規格による静電破壊
耐量が1000Vにも達しないことがある。又、入出力
端子1がデジタル電源端子およびデジタル接地端子に接
続されていることから、デジタル回路領域で信号がハイ
レベルとロウレベルの間でスイッチする時に電源線およ
び接地線に発生するノイズが入出力端子1を介してアナ
ログ回路6に侵入し、アナログ回路6の精度が低下する
などの障害が発生することがある。
【0007】従って、本発明の目的は、静電破壊耐量に
優れしかもデジタル回路領域での電源ノイズによるアナ
ログ回路の精度低下を伴なわない入出力保護回路を提供
することにある。
優れしかもデジタル回路領域での電源ノイズによるアナ
ログ回路の精度低下を伴なわない入出力保護回路を提供
することにある。
【0008】
【課題を解決するための手段】本発明の入出力保護回路
は、チップ上に設けられたアナログ回路の入出力端子と
前記アナログ回路に対し電源電位を供給するアナログ回
路用電源端子との間に設けられ、ゲート電極に前記アナ
ログ回路用電源端子の電位を与えられる第1導電型の第
1のMOSFETと、前記入出力端子と前記アナログ回
路に接地電位を供給するアナログ回路用接地端子との間
に設けられ、ゲート電極に前記アナログ回路用接地端子
の電位を与えられる第2導電型の第2のMOSFET
と、前記チップ上に設けられたデジタル回路に電源電位
を供給するデジタル回路用電源端子と前記アナログ回路
用電源端子との間に設けられ、ゲート電極に前記デシダ
ル回路用電源端子の電位を与えられる第1導電型の第3
のMOSFETと、前記デジタル回路用電源端子と前記
アナログ回路用接地端子との間に接続されゲート電極に
前記デジタル回路用電源端子の電位を与えられる第1導
電型の第4のMOSFETと、前記デジタル回路に接地
電位を供給するデジタル回路用接地端子と前記アナログ
用電源端子との間に設けられ、ゲート電極に前記デジタ
ル用接地端子の電位を与えられる第2導電型の第5のM
OSFETと、前記デジタル回路用接地端子と前記アナ
ログ回路用接地端子との間に設けられゲート電極に前記
デジタル回路用接地端子の電位を与えられる第2導電型
の第6のMOSFETとを備えることを特徴とする。
は、チップ上に設けられたアナログ回路の入出力端子と
前記アナログ回路に対し電源電位を供給するアナログ回
路用電源端子との間に設けられ、ゲート電極に前記アナ
ログ回路用電源端子の電位を与えられる第1導電型の第
1のMOSFETと、前記入出力端子と前記アナログ回
路に接地電位を供給するアナログ回路用接地端子との間
に設けられ、ゲート電極に前記アナログ回路用接地端子
の電位を与えられる第2導電型の第2のMOSFET
と、前記チップ上に設けられたデジタル回路に電源電位
を供給するデジタル回路用電源端子と前記アナログ回路
用電源端子との間に設けられ、ゲート電極に前記デシダ
ル回路用電源端子の電位を与えられる第1導電型の第3
のMOSFETと、前記デジタル回路用電源端子と前記
アナログ回路用接地端子との間に接続されゲート電極に
前記デジタル回路用電源端子の電位を与えられる第1導
電型の第4のMOSFETと、前記デジタル回路に接地
電位を供給するデジタル回路用接地端子と前記アナログ
用電源端子との間に設けられ、ゲート電極に前記デジタ
ル用接地端子の電位を与えられる第2導電型の第5のM
OSFETと、前記デジタル回路用接地端子と前記アナ
ログ回路用接地端子との間に設けられゲート電極に前記
デジタル回路用接地端子の電位を与えられる第2導電型
の第6のMOSFETとを備えることを特徴とする。
【0009】
【実施例】次に、本発明の好適な実施例について図面を
参照して説明する。図1は、本発明の第1の実施例の回
路図である。図1を参照すると、本実施例の入出力保護
回路が図4に示す従来の技術による入出力保護回路と異
なるのは、ゲート電極とソース電極とを共通にしソース
電極をデジタル電源端子4に接続したダイオード接続の
PチャンネルMOSトランジスタと、ゲート電極とソー
ス電極とを共通にしソース電極をデジタル接地端子5に
接続したダイオード接続のNチャンネルMOSトランジ
スタとをドレイン電極同志を共通にして直列接続した二
組の直列回路7a ,7b を備え、一方の直列回路7a の
共通ドレイン電極とアナログ電源端子2とを多結晶シリ
サイド製の抵抗9a によって接続し、他方の直列回路7
b の共通ドレイン電極とアナログ接地端子3との間を抵
抗9b で接続した点である。
参照して説明する。図1は、本発明の第1の実施例の回
路図である。図1を参照すると、本実施例の入出力保護
回路が図4に示す従来の技術による入出力保護回路と異
なるのは、ゲート電極とソース電極とを共通にしソース
電極をデジタル電源端子4に接続したダイオード接続の
PチャンネルMOSトランジスタと、ゲート電極とソー
ス電極とを共通にしソース電極をデジタル接地端子5に
接続したダイオード接続のNチャンネルMOSトランジ
スタとをドレイン電極同志を共通にして直列接続した二
組の直列回路7a ,7b を備え、一方の直列回路7a の
共通ドレイン電極とアナログ電源端子2とを多結晶シリ
サイド製の抵抗9a によって接続し、他方の直列回路7
b の共通ドレイン電極とアナログ接地端子3との間を抵
抗9b で接続した点である。
【0010】以下に、図1に示す本実施例における入出
力端子1,PチャンネルMOSトランジスタP0 ,抵抗
9a ,アナログ電源端子2,PチャンネルMOSトラン
ジスタPa およびデジタル電源端子4の部分の回路接続
を模式的断面図によって示した図2を参照し、デジタル
電源電位を基準電位として入出力端子1に正のサージ電
圧が加わった場合を例にして本実施例の動作を説明す
る。図1および図2において、入出力端子1に正電圧が
印加されると、アナログ回路領域16のPチャンネルM
OSトランジスタP0 のドレイン領域が順方向にバイア
スされ多数キャリアはNウエル領域12内で再結合する
か、またはウエルコンタクトであるn+ 型領域14およ
び抵抗9a を通過してデジタル回路領域17に流れ込み
そこで同様に再結合を起すか、或はデジタル電源端子4
に吸い取られる。一方、入出力端子1に正電圧が印加さ
れると、入出力端子1に接続されているNチャンネルM
OSトランジスタN0 は逆方向にバイアスされるのでp
n接合部の空乏層にチャージが貯りブレークダウン電圧
を越えると電流が流れる。しかしここで、Nウエル領域
12を、イオン種がリンイオン(P31+ ),加速エネル
ギーが150keV,ドース量が1.9×1013cm-2
によるイオン注入と、900℃,3時間の熱処理とによ
って形成し、Pウエル領域を、イオン種がボロンイオン
(B11+ ),加速エネルギーが100keV,ドース量
が1.8×1013cm-2によるイオン注入と、900
℃,1時間の熱処理とによって形成し、n+ 型領域14
を、イオン種が砒素イオン(As75+ ),加速エネルギ
ーが70keV,ドース量が3.0×1015cm-2によ
るイオン注入で形成し、p+ 領域を、イオン種が弗化ボ
ロン(BF2 + ),加速エネルギーが70keV,ドー
ス量が3.0×1015cm-2によるイオン注入で形成す
ると、ブレークダウン電圧は約12V程度となり、ブレ
ークダウン時の電流特性と順方向バイアス時の電流特性
を比較した場合、後者の方が10倍程度抵抗成分が小さ
くなる。この結果、前述の逆方向バイアスのpn接合は
チャージアップされるだけで電流は殆ど流れない。
力端子1,PチャンネルMOSトランジスタP0 ,抵抗
9a ,アナログ電源端子2,PチャンネルMOSトラン
ジスタPa およびデジタル電源端子4の部分の回路接続
を模式的断面図によって示した図2を参照し、デジタル
電源電位を基準電位として入出力端子1に正のサージ電
圧が加わった場合を例にして本実施例の動作を説明す
る。図1および図2において、入出力端子1に正電圧が
印加されると、アナログ回路領域16のPチャンネルM
OSトランジスタP0 のドレイン領域が順方向にバイア
スされ多数キャリアはNウエル領域12内で再結合する
か、またはウエルコンタクトであるn+ 型領域14およ
び抵抗9a を通過してデジタル回路領域17に流れ込み
そこで同様に再結合を起すか、或はデジタル電源端子4
に吸い取られる。一方、入出力端子1に正電圧が印加さ
れると、入出力端子1に接続されているNチャンネルM
OSトランジスタN0 は逆方向にバイアスされるのでp
n接合部の空乏層にチャージが貯りブレークダウン電圧
を越えると電流が流れる。しかしここで、Nウエル領域
12を、イオン種がリンイオン(P31+ ),加速エネル
ギーが150keV,ドース量が1.9×1013cm-2
によるイオン注入と、900℃,3時間の熱処理とによ
って形成し、Pウエル領域を、イオン種がボロンイオン
(B11+ ),加速エネルギーが100keV,ドース量
が1.8×1013cm-2によるイオン注入と、900
℃,1時間の熱処理とによって形成し、n+ 型領域14
を、イオン種が砒素イオン(As75+ ),加速エネルギ
ーが70keV,ドース量が3.0×1015cm-2によ
るイオン注入で形成し、p+ 領域を、イオン種が弗化ボ
ロン(BF2 + ),加速エネルギーが70keV,ドー
ス量が3.0×1015cm-2によるイオン注入で形成す
ると、ブレークダウン電圧は約12V程度となり、ブレ
ークダウン時の電流特性と順方向バイアス時の電流特性
を比較した場合、後者の方が10倍程度抵抗成分が小さ
くなる。この結果、前述の逆方向バイアスのpn接合は
チャージアップされるだけで電流は殆ど流れない。
【0011】同様に、アナログ電源端子2,アナログ接
地端子3,デジタル電源端子4,デジタル接地端子5に
正または負のサージ電圧が印加された場合も、キャリア
の再結合現象と逆方向バイアスによるpn接合の空乏層
のチャージアップ現象との組合せにより、アナログ回路
6に対する保護能力が発生する。そして、Pチャンネル
MOSトランジスタP0 ,Pa ,Pb およびNチャンネ
ルMOSトランジスタN0 ,Na ,Nb のゲート幅を適
当に設定することにより所望の保護能力が得られる。本
実施例では、前述の各ウエルおよび拡散層の形成条件
で、10μmルールで設計した場合、MOSトランジス
タのゲート幅が1500μm程度のときMIL規格で3
000V以上の静電破壊耐量を得ることができた。
地端子3,デジタル電源端子4,デジタル接地端子5に
正または負のサージ電圧が印加された場合も、キャリア
の再結合現象と逆方向バイアスによるpn接合の空乏層
のチャージアップ現象との組合せにより、アナログ回路
6に対する保護能力が発生する。そして、Pチャンネル
MOSトランジスタP0 ,Pa ,Pb およびNチャンネ
ルMOSトランジスタN0 ,Na ,Nb のゲート幅を適
当に設定することにより所望の保護能力が得られる。本
実施例では、前述の各ウエルおよび拡散層の形成条件
で、10μmルールで設計した場合、MOSトランジス
タのゲート幅が1500μm程度のときMIL規格で3
000V以上の静電破壊耐量を得ることができた。
【0012】しかも、入出力端子1とデジタル電源端子
4またはデジタル接地端子5とは、2段のMOSトラン
ジスタと抵抗とを介して接続されているので、デジタル
回路領域で発生する電源ノイズのアナログ回路6への影
響は軽減され、アナログ回路6の精度低下は起らない。
抵抗9a および抵抗9b は、回路の状態によっては特に
必要とされるものではないが、一般には、抵抗値を設け
た方が上記電源ノイズの影響軽減効果がより確実に表
れ、抵抗値が大きければその効果も大きい。本実施例で
は、抵抗9a ,9b の抵抗値が50Ω程度で上記ノイズ
の影響軽減効果が表れた。
4またはデジタル接地端子5とは、2段のMOSトラン
ジスタと抵抗とを介して接続されているので、デジタル
回路領域で発生する電源ノイズのアナログ回路6への影
響は軽減され、アナログ回路6の精度低下は起らない。
抵抗9a および抵抗9b は、回路の状態によっては特に
必要とされるものではないが、一般には、抵抗値を設け
た方が上記電源ノイズの影響軽減効果がより確実に表
れ、抵抗値が大きければその効果も大きい。本実施例で
は、抵抗9a ,9b の抵抗値が50Ω程度で上記ノイズ
の影響軽減効果が表れた。
【0013】上記第1の実施例においては保護素子とし
て、それぞれゲート電極とソース電極とが共通にダイオ
ード接続されたPチャンネルMOSトランジスタおよび
NチャンネルMOSトランジスタを用いたが、次に述べ
る第2の実施例のようにpn接合ダイオードを保護素子
として用いることもできる。
て、それぞれゲート電極とソース電極とが共通にダイオ
ード接続されたPチャンネルMOSトランジスタおよび
NチャンネルMOSトランジスタを用いたが、次に述べ
る第2の実施例のようにpn接合ダイオードを保護素子
として用いることもできる。
【0014】図3は、本発明の第2の実施例の入出力保
護回路の回路図である。図3を参照すると、本実施例が
図1に示す第1の実施例と異なるのは、保護素子として
のPチャンネルMOSトランジスタP0 ,Pa ,Pb が
それぞれ、pn接合ダイオードD1 ,D1a,D1bで構成
され、NチャンネルMOSトランジスタN0 ,Na ,N
b が同様にpn接合ダイオードD2 ,D2a,D2bで構成
されている点である。pn接合ダイオードはダイオード
接続のMOSトランジスタと同様の特性を示すので第1
の実施例と同様に、順方向にバイアスされたときのキャ
リアの再結合現象と逆方向にバイアスされたときの空乏
層のチャージアップ現象との組合せによりアナログ回路
6に対する保護作用を示す。これらpn接合ダイオード
は、入出力端子1とアナログ電源端子2およびアナログ
接地端子3の間、並びに入出力端子1とデジタル電源端
子4およびデジタル接地端子5との間に接続されている
ので、どの端子を基準電位にしたサージ電圧に対しても
所望の能力を発生することができる。以上の第1および
第2の実施例では、保護素子として、ダイオード接続の
MOSトランジスタまたはpn接合ダイオードをそれぞ
れ単独で用いたが、本発明はこれに限られるものではな
い。ダイオード接続のMOSトランジスタとpn接合ダ
イオードとを導通方向が同一になるように並列接続した
回路を保護素子として用いても、上記2つの実施例と同
様の効果を得ることができる。
護回路の回路図である。図3を参照すると、本実施例が
図1に示す第1の実施例と異なるのは、保護素子として
のPチャンネルMOSトランジスタP0 ,Pa ,Pb が
それぞれ、pn接合ダイオードD1 ,D1a,D1bで構成
され、NチャンネルMOSトランジスタN0 ,Na ,N
b が同様にpn接合ダイオードD2 ,D2a,D2bで構成
されている点である。pn接合ダイオードはダイオード
接続のMOSトランジスタと同様の特性を示すので第1
の実施例と同様に、順方向にバイアスされたときのキャ
リアの再結合現象と逆方向にバイアスされたときの空乏
層のチャージアップ現象との組合せによりアナログ回路
6に対する保護作用を示す。これらpn接合ダイオード
は、入出力端子1とアナログ電源端子2およびアナログ
接地端子3の間、並びに入出力端子1とデジタル電源端
子4およびデジタル接地端子5との間に接続されている
ので、どの端子を基準電位にしたサージ電圧に対しても
所望の能力を発生することができる。以上の第1および
第2の実施例では、保護素子として、ダイオード接続の
MOSトランジスタまたはpn接合ダイオードをそれぞ
れ単独で用いたが、本発明はこれに限られるものではな
い。ダイオード接続のMOSトランジスタとpn接合ダ
イオードとを導通方向が同一になるように並列接続した
回路を保護素子として用いても、上記2つの実施例と同
様の効果を得ることができる。
【0015】
【発明の効果】以上説明したように、本発明はアナログ
回路の入出力端子からアナログ電源端子,アナログ接地
端子,デジタル電源端子およびデジタル接地端子に対し
て保護素子を設けて保護回路を構成したので、アナログ
回路にデジタル回路の影響が侵入することはなく、しか
も入出力端子へサージ電圧が加わった場合のアナログ回
路に対する保護能力を十分確保することができるという
効果を有する。
回路の入出力端子からアナログ電源端子,アナログ接地
端子,デジタル電源端子およびデジタル接地端子に対し
て保護素子を設けて保護回路を構成したので、アナログ
回路にデジタル回路の影響が侵入することはなく、しか
も入出力端子へサージ電圧が加わった場合のアナログ回
路に対する保護能力を十分確保することができるという
効果を有する。
【図1】本発明の第1の実施例の回路図である。
【図2】図1に示す回路図の動作を説明するための、チ
ップの模式的断面図である。
ップの模式的断面図である。
【図3】本発明の第2の実施例の回路図である。
【図4】従来の入出力保護回路の一例の回路図である。
1 入出力端子 2 アナログ電源端子 3 アナログ接地端子 4a ,4b デジタル電源端子 5a ,5b デジタル接地端子 6 アナログ回路 7a ,7b 直列回路 9a ,9b 抵抗 12 Nウエル 14 n+ 型領域 16 アナログ領域 17 デジタル領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03F 1/52 H03K 19/003 H02H 9/04
Claims (4)
- 【請求項1】 チップ上に設けられたアナログ回路の入
出力端子と前記アナログ回路に対し電源電位を供給する
アナログ回路用電源端子との間に設けられ、ゲート電極
に前記アナログ回路用電源端子の電位を与えられる第1
導電型の第1のMOSFETと、 前記入出力端子と前記アナログ回路に接地電位を供給す
るアナログ回路用接地端子との間に設けられ、ゲート電
極に前記アナログ回路用接地端子の電位を与えられる第
2導電型の第2のMOSFETと、 前記チップ上に設けられたデジタル回路に電源電位を供
給するデジタル回路用電源端子と前記アナログ回路用電
源端子との間に設けられ、ゲート電極に前記デシダル回
路用電源端子の電位を与えられる第1導電型の第3のM
OSFETと、 前記デジタル回路用電源端子と前記アナログ回路用接地
端子との間に接続されゲート電極に前記デジタル回路用
電源端子の電位を与えられる第1導電型の第4のMOS
FETと、 前記デジタル回路に接地電位を供給するデジタル回路用
接地端子と前記アナログ用電源端子との間に設けられ、
ゲート電極に前記デジタル用接地端子の電位を与えられ
る第2導電型の第5のMOSFETと、 前記デジタル回路用接地端子と前記アナログ回路用接地
端子との間に設けられゲート電極に前記デジタル回路用
接地端子の電位を与えられる第2導電型の第6のMOS
FETとを備えることを特徴とする入出力保護回路。 - 【請求項2】 請求項1記載の入出力保護回路におい
て、前記第1,第2,第3,第4,第5および第6のM
OSFETに替えて、それぞれ対応する前記MOSFE
Tの導通方向を順方向として設けられた第1,第2,第
3,第4,第5および第6のpn接合ダイオードを用い
ることを特徴とする入出力保護回路。 - 【請求項3】 前記第1,第2,第3,第4,第5およ
び第6のMOSFETの少なくとも一つのFETは、順
方向が前記一つのFETの導通方向と同一にされた並列
接続のpn接合ダイオードを備えていることを特徴とす
る請求項1記載の入出力保護回路。 - 【請求項4】 請求項1,請求項2または請求項3記載
の入出力保護回路において、 前記アナログ用電源端子と前記第3および前記第5のM
OSFETとの間、又は前記アナログ用電源端子と前記
第3および前記第5のpn接合ダイオードとの間に抵抗
を備え、 前記アナログ用接地端子と前記第4および前記第6のM
OSFETとの間、又は前記アナログ用電源端子と前記
第4および前記第6のpn接合ダイオードとの間に抵抗
を備えることを特徴とする入出力保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4326353A JP2809020B2 (ja) | 1992-12-07 | 1992-12-07 | 入出力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4326353A JP2809020B2 (ja) | 1992-12-07 | 1992-12-07 | 入出力保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06177662A JPH06177662A (ja) | 1994-06-24 |
JP2809020B2 true JP2809020B2 (ja) | 1998-10-08 |
Family
ID=18186846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4326353A Expired - Fee Related JP2809020B2 (ja) | 1992-12-07 | 1992-12-07 | 入出力保護回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2809020B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP3713013B2 (ja) * | 2002-12-06 | 2005-11-02 | 松下電器産業株式会社 | 半導体集積回路装置の製造方法 |
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-
1992
- 1992-12-07 JP JP4326353A patent/JP2809020B2/ja not_active Expired - Fee Related
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JPH06177662A (ja) | 1994-06-24 |
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