JP2809020B2 - 入出力保護回路 - Google Patents
入出力保護回路Info
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Description
【０００１】
【産業上の利用分野】本発明は入出力保護回路に関し、
特に、１チップ上にアナログ回路領域とデジタル回路領
域とが共に形成された型の集積回路におけるアナログ回
路の入出力端子の保護回路に関する。
特に、１チップ上にアナログ回路領域とデジタル回路領
域とが共に形成された型の集積回路におけるアナログ回
路の入出力端子の保護回路に関する。
【０００２】
【従来の技術】従来の技術によるこの種の入出力保護回
路の回路図を図４に示す。図４を参照すると、アナログ
回路６の入出力端子１は、ソース電極とゲート電極が共
通なダイオード接続のＰチャンネルＭＯＳトランジスタ
Ｐ0 を介してアナログ回路用電源端子（以後、アナログ
電源端子）２に接続され、また同様にダイオード接続の
ＮチャンネルＭＯＳトランジスタＮ0 を介してアナログ
回路用接地端子（以後、アナログ接地端子）３に接続さ
れている。２つのＭＯＳトランジスタＰ0 ，Ｎ0は、入
出力端子１にサージ電圧が加わった時にアナログ回路６
を破壊から保護する保護素子として作用するものであっ
て、ｐｎ接合ダイオードが用いられることもある。ま
た、上記アナログ電源端子２およびアナログ接地端子３
の替りに、デジタル回路用電源端子（以後、デジタル電
源端子）およびデジタル回路用接地端子（以後、デジタ
ル接地端子）がそれぞれ用いられることもある。
路の回路図を図４に示す。図４を参照すると、アナログ
回路６の入出力端子１は、ソース電極とゲート電極が共
通なダイオード接続のＰチャンネルＭＯＳトランジスタ
Ｐ0 を介してアナログ回路用電源端子（以後、アナログ
電源端子）２に接続され、また同様にダイオード接続の
ＮチャンネルＭＯＳトランジスタＮ0 を介してアナログ
回路用接地端子（以後、アナログ接地端子）３に接続さ
れている。２つのＭＯＳトランジスタＰ0 ，Ｎ0は、入
出力端子１にサージ電圧が加わった時にアナログ回路６
を破壊から保護する保護素子として作用するものであっ
て、ｐｎ接合ダイオードが用いられることもある。ま
た、上記アナログ電源端子２およびアナログ接地端子３
の替りに、デジタル回路用電源端子（以後、デジタル電
源端子）およびデジタル回路用接地端子（以後、デジタ
ル接地端子）がそれぞれ用いられることもある。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
保護回路においては、入出力端子１にサージ電圧が印加
された時の静電破壊耐量が低く、又、デジタル回路領域
からの電源ノイズが入出力端子１を介してアナログ回路
６に入力されアナログ回路６の精度が悪化することがあ
るという問題がある。以下にその説明を行なう。
保護回路においては、入出力端子１にサージ電圧が印加
された時の静電破壊耐量が低く、又、デジタル回路領域
からの電源ノイズが入出力端子１を介してアナログ回路
６に入力されアナログ回路６の精度が悪化することがあ
るという問題がある。以下にその説明を行なう。
【０００４】図４において、入出力端子１にアナログ電
源電位およびアナログ接地電位を基準電位としてサージ
電圧が加ったとする。この場合、ＭＯＳトランジスタＰ
0 ，Ｎ0 が順方向および逆方向にそれぞれバイアスさ
れ、ｐｎ接合部がチャージアップされる。サージ電圧が
ｐｎ接合の耐圧を越えるとチャージはアナログ電源端子
２またはアナログ接地端子３に抜けるので、アナログ回
路６は保護される。
源電位およびアナログ接地電位を基準電位としてサージ
電圧が加ったとする。この場合、ＭＯＳトランジスタＰ
0 ，Ｎ0 が順方向および逆方向にそれぞれバイアスさ
れ、ｐｎ接合部がチャージアップされる。サージ電圧が
ｐｎ接合の耐圧を越えるとチャージはアナログ電源端子
２またはアナログ接地端子３に抜けるので、アナログ回
路６は保護される。
【０００５】次に、入出力端子１に印加されるサージ電
圧が、デジタル電源電位およびデジタル接地電位を基準
電位とする場合を考える。ここで、チップの構造を見る
と、アナログ回路とデシタル回路とは同一チップ上に形
成されてはいるものの回路上は全く分離されており基板
もしくはウエルの高抵抗を通して寄生的に接続されてい
るだけである。従って、入出力端子１に加わるサージ電
圧がデジタル電源電位およびデジタル接地電位を基準電
位としているときは、入出力端子１に印加された上記サ
ージ電圧によるチャージは抵抗が最も低い経路を流れる
ことになり、回路のレイアウトによってはＭＯＳトラン
ジスタＰ0 ，Ｎ0 が保護素子として動作することなくア
ナログ回路６の素子が破壊されることがある。
圧が、デジタル電源電位およびデジタル接地電位を基準
電位とする場合を考える。ここで、チップの構造を見る
と、アナログ回路とデシタル回路とは同一チップ上に形
成されてはいるものの回路上は全く分離されており基板
もしくはウエルの高抵抗を通して寄生的に接続されてい
るだけである。従って、入出力端子１に加わるサージ電
圧がデジタル電源電位およびデジタル接地電位を基準電
位としているときは、入出力端子１に印加された上記サ
ージ電圧によるチャージは抵抗が最も低い経路を流れる
ことになり、回路のレイアウトによってはＭＯＳトラン
ジスタＰ0 ，Ｎ0 が保護素子として動作することなくア
ナログ回路６の素子が破壊されることがある。
【０００６】これに対して、入出力端子１に加ったサー
ジ電圧によるチャージを保護素子としてのＭＯＳトラン
ジスタＰ0 ，Ｎ0 を介して流すための電源端子および接
地端子として、アナログ電源端子およびアナログ接地端
子の替りにデジタル電源端子（図示せず）およびデジタ
ル接地端子（図示せず）が用いられる場合を考える。こ
の場合、デジタル電源電位およびデジタル接地電位を基
準電位として入出力端子１にサージ電圧が加わったとき
は、ＭＯＳトランジスタＰ0 ，Ｎ0 は上述のアナログ電
源端子およびアナログ接地端子が用いられた場合と同様
に保護素子として動作し、アナログ回路６は破壊を免れ
る。一方、入出力端子１に印加されるサージ電圧がアナ
ログ電源電位およびアナログ接地電位を基準電位として
いるときは、保護回路がデジタル電源端子およびデジタ
ル接地端子に接続しているので、アナログ回路６の、入
出力端子１とアナログ電源端子およびアナログ接地端子
との間に接続されている素子が保護素子となり得る。と
ころがこの場合、アナログ回路６の規模が直接静電破壊
耐量に反映するにも拘わらず、アナログ回路６は一般に
規模が小さいので、十分な静電破壊耐量を得ることがで
きないことが多い。例えば、回路内部に、ゲート幅が１
０μｍのＮチャンネルおよびＰチャンネルＭＯＳトラン
ジスタがそれぞれ５００個並列に接続されているアナロ
グ回路６の場合であっても、ＭＩＬ規格による静電破壊
耐量が１０００Ｖにも達しないことがある。又、入出力
端子１がデジタル電源端子およびデジタル接地端子に接
続されていることから、デジタル回路領域で信号がハイ
レベルとロウレベルの間でスイッチする時に電源線およ
び接地線に発生するノイズが入出力端子１を介してアナ
ログ回路６に侵入し、アナログ回路６の精度が低下する
などの障害が発生することがある。
ジ電圧によるチャージを保護素子としてのＭＯＳトラン
ジスタＰ0 ，Ｎ0 を介して流すための電源端子および接
地端子として、アナログ電源端子およびアナログ接地端
子の替りにデジタル電源端子（図示せず）およびデジタ
ル接地端子（図示せず）が用いられる場合を考える。こ
の場合、デジタル電源電位およびデジタル接地電位を基
準電位として入出力端子１にサージ電圧が加わったとき
は、ＭＯＳトランジスタＰ0 ，Ｎ0 は上述のアナログ電
源端子およびアナログ接地端子が用いられた場合と同様
に保護素子として動作し、アナログ回路６は破壊を免れ
る。一方、入出力端子１に印加されるサージ電圧がアナ
ログ電源電位およびアナログ接地電位を基準電位として
いるときは、保護回路がデジタル電源端子およびデジタ
ル接地端子に接続しているので、アナログ回路６の、入
出力端子１とアナログ電源端子およびアナログ接地端子
との間に接続されている素子が保護素子となり得る。と
ころがこの場合、アナログ回路６の規模が直接静電破壊
耐量に反映するにも拘わらず、アナログ回路６は一般に
規模が小さいので、十分な静電破壊耐量を得ることがで
きないことが多い。例えば、回路内部に、ゲート幅が１
０μｍのＮチャンネルおよびＰチャンネルＭＯＳトラン
ジスタがそれぞれ５００個並列に接続されているアナロ
グ回路６の場合であっても、ＭＩＬ規格による静電破壊
耐量が１０００Ｖにも達しないことがある。又、入出力
端子１がデジタル電源端子およびデジタル接地端子に接
続されていることから、デジタル回路領域で信号がハイ
レベルとロウレベルの間でスイッチする時に電源線およ
び接地線に発生するノイズが入出力端子１を介してアナ
ログ回路６に侵入し、アナログ回路６の精度が低下する
などの障害が発生することがある。
【０００７】従って、本発明の目的は、静電破壊耐量に
優れしかもデジタル回路領域での電源ノイズによるアナ
ログ回路の精度低下を伴なわない入出力保護回路を提供
することにある。
優れしかもデジタル回路領域での電源ノイズによるアナ
ログ回路の精度低下を伴なわない入出力保護回路を提供
することにある。
【０００８】
【課題を解決するための手段】本発明の入出力保護回路
は、チップ上に設けられたアナログ回路の入出力端子と
前記アナログ回路に対し電源電位を供給するアナログ回
路用電源端子との間に設けられ、ゲート電極に前記アナ
ログ回路用電源端子の電位を与えられる第１導電型の第
１のＭＯＳＦＥＴと、前記入出力端子と前記アナログ回
路に接地電位を供給するアナログ回路用接地端子との間
に設けられ、ゲート電極に前記アナログ回路用接地端子
の電位を与えられる第２導電型の第２のＭＯＳＦＥＴ
と、前記チップ上に設けられたデジタル回路に電源電位
を供給するデジタル回路用電源端子と前記アナログ回路
用電源端子との間に設けられ、ゲート電極に前記デシダ
ル回路用電源端子の電位を与えられる第１導電型の第３
のＭＯＳＦＥＴと、前記デジタル回路用電源端子と前記
アナログ回路用接地端子との間に接続されゲート電極に
前記デジタル回路用電源端子の電位を与えられる第１導
電型の第４のＭＯＳＦＥＴと、前記デジタル回路に接地
電位を供給するデジタル回路用接地端子と前記アナログ
用電源端子との間に設けられ、ゲート電極に前記デジタ
ル用接地端子の電位を与えられる第２導電型の第５のＭ
ＯＳＦＥＴと、前記デジタル回路用接地端子と前記アナ
ログ回路用接地端子との間に設けられゲート電極に前記
デジタル回路用接地端子の電位を与えられる第２導電型
の第６のＭＯＳＦＥＴとを備えることを特徴とする。
は、チップ上に設けられたアナログ回路の入出力端子と
前記アナログ回路に対し電源電位を供給するアナログ回
路用電源端子との間に設けられ、ゲート電極に前記アナ
ログ回路用電源端子の電位を与えられる第１導電型の第
１のＭＯＳＦＥＴと、前記入出力端子と前記アナログ回
路に接地電位を供給するアナログ回路用接地端子との間
に設けられ、ゲート電極に前記アナログ回路用接地端子
の電位を与えられる第２導電型の第２のＭＯＳＦＥＴ
と、前記チップ上に設けられたデジタル回路に電源電位
を供給するデジタル回路用電源端子と前記アナログ回路
用電源端子との間に設けられ、ゲート電極に前記デシダ
ル回路用電源端子の電位を与えられる第１導電型の第３
のＭＯＳＦＥＴと、前記デジタル回路用電源端子と前記
アナログ回路用接地端子との間に接続されゲート電極に
前記デジタル回路用電源端子の電位を与えられる第１導
電型の第４のＭＯＳＦＥＴと、前記デジタル回路に接地
電位を供給するデジタル回路用接地端子と前記アナログ
用電源端子との間に設けられ、ゲート電極に前記デジタ
ル用接地端子の電位を与えられる第２導電型の第５のＭ
ＯＳＦＥＴと、前記デジタル回路用接地端子と前記アナ
ログ回路用接地端子との間に設けられゲート電極に前記
デジタル回路用接地端子の電位を与えられる第２導電型
の第６のＭＯＳＦＥＴとを備えることを特徴とする。
【０００９】
【実施例】次に、本発明の好適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例の回
路図である。図１を参照すると、本実施例の入出力保護
回路が図４に示す従来の技術による入出力保護回路と異
なるのは、ゲート電極とソース電極とを共通にしソース
電極をデジタル電源端子４に接続したダイオード接続の
ＰチャンネルＭＯＳトランジスタと、ゲート電極とソー
ス電極とを共通にしソース電極をデジタル接地端子５に
接続したダイオード接続のＮチャンネルＭＯＳトランジ
スタとをドレイン電極同志を共通にして直列接続した二
組の直列回路７a ，７b を備え、一方の直列回路７a の
共通ドレイン電極とアナログ電源端子２とを多結晶シリ
サイド製の抵抗９a によって接続し、他方の直列回路７
b の共通ドレイン電極とアナログ接地端子３との間を抵
抗９b で接続した点である。
参照して説明する。図１は、本発明の第１の実施例の回
路図である。図１を参照すると、本実施例の入出力保護
回路が図４に示す従来の技術による入出力保護回路と異
なるのは、ゲート電極とソース電極とを共通にしソース
電極をデジタル電源端子４に接続したダイオード接続の
ＰチャンネルＭＯＳトランジスタと、ゲート電極とソー
ス電極とを共通にしソース電極をデジタル接地端子５に
接続したダイオード接続のＮチャンネルＭＯＳトランジ
スタとをドレイン電極同志を共通にして直列接続した二
組の直列回路７a ，７b を備え、一方の直列回路７a の
共通ドレイン電極とアナログ電源端子２とを多結晶シリ
サイド製の抵抗９a によって接続し、他方の直列回路７
b の共通ドレイン電極とアナログ接地端子３との間を抵
抗９b で接続した点である。
【００１０】以下に、図１に示す本実施例における入出
力端子１，ＰチャンネルＭＯＳトランジスタＰ0 ，抵抗
９a ，アナログ電源端子２，ＰチャンネルＭＯＳトラン
ジスタＰa およびデジタル電源端子４の部分の回路接続
を模式的断面図によって示した図２を参照し、デジタル
電源電位を基準電位として入出力端子１に正のサージ電
圧が加わった場合を例にして本実施例の動作を説明す
る。図１および図２において、入出力端子１に正電圧が
印加されると、アナログ回路領域１６のＰチャンネルＭ
ＯＳトランジスタＰ0 のドレイン領域が順方向にバイア
スされ多数キャリアはＮウエル領域１２内で再結合する
か、またはウエルコンタクトであるｎ+ 型領域１４およ
び抵抗９a を通過してデジタル回路領域１７に流れ込み
そこで同様に再結合を起すか、或はデジタル電源端子４
に吸い取られる。一方、入出力端子１に正電圧が印加さ
れると、入出力端子１に接続されているＮチャンネルＭ
ＯＳトランジスタＮ0 は逆方向にバイアスされるのでｐ
ｎ接合部の空乏層にチャージが貯りブレークダウン電圧
を越えると電流が流れる。しかしここで、Ｎウエル領域
１２を、イオン種がリンイオン（Ｐ31+ ），加速エネル
ギーが１５０ｋｅＶ，ドース量が１．９×１０13ｃｍ-2
によるイオン注入と、９００℃，３時間の熱処理とによ
って形成し、Ｐウエル領域を、イオン種がボロンイオン
（Ｂ11+ ），加速エネルギーが１００ｋｅＶ，ドース量
が１．８×１０13ｃｍ-2によるイオン注入と、９００
℃，１時間の熱処理とによって形成し、ｎ+ 型領域１４
を、イオン種が砒素イオン（Ａｓ75+ ），加速エネルギ
ーが７０ｋｅＶ，ドース量が３．０×１０15ｃｍ-2によ
るイオン注入で形成し、ｐ+ 領域を、イオン種が弗化ボ
ロン（ＢＦ2 + ），加速エネルギーが７０ｋｅＶ，ドー
ス量が３．０×１０15ｃｍ-2によるイオン注入で形成す
ると、ブレークダウン電圧は約１２Ｖ程度となり、ブレ
ークダウン時の電流特性と順方向バイアス時の電流特性
を比較した場合、後者の方が１０倍程度抵抗成分が小さ
くなる。この結果、前述の逆方向バイアスのｐｎ接合は
チャージアップされるだけで電流は殆ど流れない。
力端子１，ＰチャンネルＭＯＳトランジスタＰ0 ，抵抗
９a ，アナログ電源端子２，ＰチャンネルＭＯＳトラン
ジスタＰa およびデジタル電源端子４の部分の回路接続
を模式的断面図によって示した図２を参照し、デジタル
電源電位を基準電位として入出力端子１に正のサージ電
圧が加わった場合を例にして本実施例の動作を説明す
る。図１および図２において、入出力端子１に正電圧が
印加されると、アナログ回路領域１６のＰチャンネルＭ
ＯＳトランジスタＰ0 のドレイン領域が順方向にバイア
スされ多数キャリアはＮウエル領域１２内で再結合する
か、またはウエルコンタクトであるｎ+ 型領域１４およ
び抵抗９a を通過してデジタル回路領域１７に流れ込み
そこで同様に再結合を起すか、或はデジタル電源端子４
に吸い取られる。一方、入出力端子１に正電圧が印加さ
れると、入出力端子１に接続されているＮチャンネルＭ
ＯＳトランジスタＮ0 は逆方向にバイアスされるのでｐ
ｎ接合部の空乏層にチャージが貯りブレークダウン電圧
を越えると電流が流れる。しかしここで、Ｎウエル領域
１２を、イオン種がリンイオン（Ｐ31+ ），加速エネル
ギーが１５０ｋｅＶ，ドース量が１．９×１０13ｃｍ-2
によるイオン注入と、９００℃，３時間の熱処理とによ
って形成し、Ｐウエル領域を、イオン種がボロンイオン
（Ｂ11+ ），加速エネルギーが１００ｋｅＶ，ドース量
が１．８×１０13ｃｍ-2によるイオン注入と、９００
℃，１時間の熱処理とによって形成し、ｎ+ 型領域１４
を、イオン種が砒素イオン（Ａｓ75+ ），加速エネルギ
ーが７０ｋｅＶ，ドース量が３．０×１０15ｃｍ-2によ
るイオン注入で形成し、ｐ+ 領域を、イオン種が弗化ボ
ロン（ＢＦ2 + ），加速エネルギーが７０ｋｅＶ，ドー
ス量が３．０×１０15ｃｍ-2によるイオン注入で形成す
ると、ブレークダウン電圧は約１２Ｖ程度となり、ブレ
ークダウン時の電流特性と順方向バイアス時の電流特性
を比較した場合、後者の方が１０倍程度抵抗成分が小さ
くなる。この結果、前述の逆方向バイアスのｐｎ接合は
チャージアップされるだけで電流は殆ど流れない。
【００１１】同様に、アナログ電源端子２，アナログ接
地端子３，デジタル電源端子４，デジタル接地端子５に
正または負のサージ電圧が印加された場合も、キャリア
の再結合現象と逆方向バイアスによるｐｎ接合の空乏層
のチャージアップ現象との組合せにより、アナログ回路
６に対する保護能力が発生する。そして、Ｐチャンネル
ＭＯＳトランジスタＰ0 ，Ｐa ，Ｐb およびＮチャンネ
ルＭＯＳトランジスタＮ0 ，Ｎa ，Ｎb のゲート幅を適
当に設定することにより所望の保護能力が得られる。本
実施例では、前述の各ウエルおよび拡散層の形成条件
で、１０μｍルールで設計した場合、ＭＯＳトランジス
タのゲート幅が１５００μｍ程度のときＭＩＬ規格で３
０００Ｖ以上の静電破壊耐量を得ることができた。
地端子３，デジタル電源端子４，デジタル接地端子５に
正または負のサージ電圧が印加された場合も、キャリア
の再結合現象と逆方向バイアスによるｐｎ接合の空乏層
のチャージアップ現象との組合せにより、アナログ回路
６に対する保護能力が発生する。そして、Ｐチャンネル
ＭＯＳトランジスタＰ0 ，Ｐa ，Ｐb およびＮチャンネ
ルＭＯＳトランジスタＮ0 ，Ｎa ，Ｎb のゲート幅を適
当に設定することにより所望の保護能力が得られる。本
実施例では、前述の各ウエルおよび拡散層の形成条件
で、１０μｍルールで設計した場合、ＭＯＳトランジス
タのゲート幅が１５００μｍ程度のときＭＩＬ規格で３
０００Ｖ以上の静電破壊耐量を得ることができた。
【００１２】しかも、入出力端子１とデジタル電源端子
４またはデジタル接地端子５とは、２段のＭＯＳトラン
ジスタと抵抗とを介して接続されているので、デジタル
回路領域で発生する電源ノイズのアナログ回路６への影
響は軽減され、アナログ回路６の精度低下は起らない。
抵抗９a および抵抗９b は、回路の状態によっては特に
必要とされるものではないが、一般には、抵抗値を設け
た方が上記電源ノイズの影響軽減効果がより確実に表
れ、抵抗値が大きければその効果も大きい。本実施例で
は、抵抗９a ，９b の抵抗値が５０Ω程度で上記ノイズ
の影響軽減効果が表れた。
４またはデジタル接地端子５とは、２段のＭＯＳトラン
ジスタと抵抗とを介して接続されているので、デジタル
回路領域で発生する電源ノイズのアナログ回路６への影
響は軽減され、アナログ回路６の精度低下は起らない。
抵抗９a および抵抗９b は、回路の状態によっては特に
必要とされるものではないが、一般には、抵抗値を設け
た方が上記電源ノイズの影響軽減効果がより確実に表
れ、抵抗値が大きければその効果も大きい。本実施例で
は、抵抗９a ，９b の抵抗値が５０Ω程度で上記ノイズ
の影響軽減効果が表れた。
【００１３】上記第１の実施例においては保護素子とし
て、それぞれゲート電極とソース電極とが共通にダイオ
ード接続されたＰチャンネルＭＯＳトランジスタおよび
ＮチャンネルＭＯＳトランジスタを用いたが、次に述べ
る第２の実施例のようにｐｎ接合ダイオードを保護素子
として用いることもできる。
て、それぞれゲート電極とソース電極とが共通にダイオ
ード接続されたＰチャンネルＭＯＳトランジスタおよび
ＮチャンネルＭＯＳトランジスタを用いたが、次に述べ
る第２の実施例のようにｐｎ接合ダイオードを保護素子
として用いることもできる。
【００１４】図３は、本発明の第２の実施例の入出力保
護回路の回路図である。図３を参照すると、本実施例が
図１に示す第１の実施例と異なるのは、保護素子として
のＰチャンネルＭＯＳトランジスタＰ0 ，Ｐa ，Ｐb が
それぞれ、ｐｎ接合ダイオードＤ1 ，Ｄ1a，Ｄ1bで構成
され、ＮチャンネルＭＯＳトランジスタＮ0 ，Ｎa ，Ｎ
b が同様にｐｎ接合ダイオードＤ2 ，Ｄ2a，Ｄ2bで構成
されている点である。ｐｎ接合ダイオードはダイオード
接続のＭＯＳトランジスタと同様の特性を示すので第１
の実施例と同様に、順方向にバイアスされたときのキャ
リアの再結合現象と逆方向にバイアスされたときの空乏
層のチャージアップ現象との組合せによりアナログ回路
６に対する保護作用を示す。これらｐｎ接合ダイオード
は、入出力端子１とアナログ電源端子２およびアナログ
接地端子３の間、並びに入出力端子１とデジタル電源端
子４およびデジタル接地端子５との間に接続されている
ので、どの端子を基準電位にしたサージ電圧に対しても
所望の能力を発生することができる。以上の第１および
第２の実施例では、保護素子として、ダイオード接続の
ＭＯＳトランジスタまたはｐｎ接合ダイオードをそれぞ
れ単独で用いたが、本発明はこれに限られるものではな
い。ダイオード接続のＭＯＳトランジスタとｐｎ接合ダ
イオードとを導通方向が同一になるように並列接続した
回路を保護素子として用いても、上記２つの実施例と同
様の効果を得ることができる。
護回路の回路図である。図３を参照すると、本実施例が
図１に示す第１の実施例と異なるのは、保護素子として
のＰチャンネルＭＯＳトランジスタＰ0 ，Ｐa ，Ｐb が
それぞれ、ｐｎ接合ダイオードＤ1 ，Ｄ1a，Ｄ1bで構成
され、ＮチャンネルＭＯＳトランジスタＮ0 ，Ｎa ，Ｎ
b が同様にｐｎ接合ダイオードＤ2 ，Ｄ2a，Ｄ2bで構成
されている点である。ｐｎ接合ダイオードはダイオード
接続のＭＯＳトランジスタと同様の特性を示すので第１
の実施例と同様に、順方向にバイアスされたときのキャ
リアの再結合現象と逆方向にバイアスされたときの空乏
層のチャージアップ現象との組合せによりアナログ回路
６に対する保護作用を示す。これらｐｎ接合ダイオード
は、入出力端子１とアナログ電源端子２およびアナログ
接地端子３の間、並びに入出力端子１とデジタル電源端
子４およびデジタル接地端子５との間に接続されている
ので、どの端子を基準電位にしたサージ電圧に対しても
所望の能力を発生することができる。以上の第１および
第２の実施例では、保護素子として、ダイオード接続の
ＭＯＳトランジスタまたはｐｎ接合ダイオードをそれぞ
れ単独で用いたが、本発明はこれに限られるものではな
い。ダイオード接続のＭＯＳトランジスタとｐｎ接合ダ
イオードとを導通方向が同一になるように並列接続した
回路を保護素子として用いても、上記２つの実施例と同
様の効果を得ることができる。
【００１５】
【発明の効果】以上説明したように、本発明はアナログ
回路の入出力端子からアナログ電源端子，アナログ接地
端子，デジタル電源端子およびデジタル接地端子に対し
て保護素子を設けて保護回路を構成したので、アナログ
回路にデジタル回路の影響が侵入することはなく、しか
も入出力端子へサージ電圧が加わった場合のアナログ回
路に対する保護能力を十分確保することができるという
効果を有する。
回路の入出力端子からアナログ電源端子，アナログ接地
端子，デジタル電源端子およびデジタル接地端子に対し
て保護素子を設けて保護回路を構成したので、アナログ
回路にデジタル回路の影響が侵入することはなく、しか
も入出力端子へサージ電圧が加わった場合のアナログ回
路に対する保護能力を十分確保することができるという
効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】図１に示す回路図の動作を説明するための、チ
ップの模式的断面図である。
ップの模式的断面図である。
【図３】本発明の第２の実施例の回路図である。
【図４】従来の入出力保護回路の一例の回路図である。
１ 入出力端子 ２ アナログ電源端子 ３ アナログ接地端子 ４a ，４b デジタル電源端子 ５a ，５b デジタル接地端子 ６ アナログ回路 ７a ，７b 直列回路 ９a ，９b 抵抗 １２ Ｎウエル １４ ｎ+ 型領域 １６ アナログ領域 １７ デジタル領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 1/52 H03K 19/003 H02H 9/04
Claims (4)
- 【請求項１】 チップ上に設けられたアナログ回路の入
出力端子と前記アナログ回路に対し電源電位を供給する
アナログ回路用電源端子との間に設けられ、ゲート電極
に前記アナログ回路用電源端子の電位を与えられる第１
導電型の第１のＭＯＳＦＥＴと、 前記入出力端子と前記アナログ回路に接地電位を供給す
るアナログ回路用接地端子との間に設けられ、ゲート電
極に前記アナログ回路用接地端子の電位を与えられる第
２導電型の第２のＭＯＳＦＥＴと、 前記チップ上に設けられたデジタル回路に電源電位を供
給するデジタル回路用電源端子と前記アナログ回路用電
源端子との間に設けられ、ゲート電極に前記デシダル回
路用電源端子の電位を与えられる第１導電型の第３のＭ
ＯＳＦＥＴと、 前記デジタル回路用電源端子と前記アナログ回路用接地
端子との間に接続されゲート電極に前記デジタル回路用
電源端子の電位を与えられる第１導電型の第４のＭＯＳ
ＦＥＴと、 前記デジタル回路に接地電位を供給するデジタル回路用
接地端子と前記アナログ用電源端子との間に設けられ、
ゲート電極に前記デジタル用接地端子の電位を与えられ
る第２導電型の第５のＭＯＳＦＥＴと、 前記デジタル回路用接地端子と前記アナログ回路用接地
端子との間に設けられゲート電極に前記デジタル回路用
接地端子の電位を与えられる第２導電型の第６のＭＯＳ
ＦＥＴとを備えることを特徴とする入出力保護回路。 - 【請求項２】 請求項１記載の入出力保護回路におい
て、前記第１，第２，第３，第４，第５および第６のＭ
ＯＳＦＥＴに替えて、それぞれ対応する前記ＭＯＳＦＥ
Ｔの導通方向を順方向として設けられた第１，第２，第
３，第４，第５および第６のｐｎ接合ダイオードを用い
ることを特徴とする入出力保護回路。 - 【請求項３】 前記第１，第２，第３，第４，第５およ
び第６のＭＯＳＦＥＴの少なくとも一つのＦＥＴは、順
方向が前記一つのＦＥＴの導通方向と同一にされた並列
接続のｐｎ接合ダイオードを備えていることを特徴とす
る請求項１記載の入出力保護回路。 - 【請求項４】 請求項１，請求項２または請求項３記載
の入出力保護回路において、 前記アナログ用電源端子と前記第３および前記第５のＭ
ＯＳＦＥＴとの間、又は前記アナログ用電源端子と前記
第３および前記第５のｐｎ接合ダイオードとの間に抵抗
を備え、 前記アナログ用接地端子と前記第４および前記第６のＭ
ＯＳＦＥＴとの間、又は前記アナログ用電源端子と前記
第４および前記第６のｐｎ接合ダイオードとの間に抵抗
を備えることを特徴とする入出力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326353A JP2809020B2 (ja) | 1992-12-07 | 1992-12-07 | 入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4326353A JP2809020B2 (ja) | 1992-12-07 | 1992-12-07 | 入出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177662A JPH06177662A (ja) | 1994-06-24 |
| JP2809020B2 true JP2809020B2 (ja) | 1998-10-08 |
Family
ID=18186846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4326353A Expired - Fee Related JP2809020B2 (ja) | 1992-12-07 | 1992-12-07 | 入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809020B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4132270B2 (ja) | 1998-04-20 | 2008-08-13 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP3713013B2 (ja) * | 2002-12-06 | 2005-11-02 | 松下電器産業株式会社 | 半導体集積回路装置の製造方法 |
| JP4849390B2 (ja) * | 2005-05-17 | 2012-01-11 | ラピスセミコンダクタ株式会社 | アナログ半導体集積回路の調整方法 |
| JP4798610B2 (ja) * | 2006-01-13 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4712061B2 (ja) * | 2008-03-18 | 2011-06-29 | 日本電信電話株式会社 | トランスインピーダンスアンプ接続回路 |
-
1992
- 1992-12-07 JP JP4326353A patent/JP2809020B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06177662A (ja) | 1994-06-24 |
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