JP4132270B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、より特定的には、複数の異なる電源により駆動される場合、あるいは様々なタイプのサージが発生する場合において、内部素子が外部からのサージによって静電破壊されることを防ぐ静電保護回路を効率的に設計することができる半導体集積回路装置の構成に関する。
【0002】
【従来の技術】
近年、半導体集積回路装置の高速化が進行するのに伴い、半導体集積回路の出力バッファの駆動電流を大きくする必要が生じている。
【0003】
これにより、出力バッファ回路用電源の電源電位は変動しやすくなるため、他の内部回路の誤動作防ぐために、出力バッファ回路と独立した内部回路用電源を独立して設け、内部回路に電源電位を供給することが多い。
【0004】
この際に複数の電源に対応した静電保護回路を効率的に設計することが必要となる。
【0005】
図21は、従来のマスタースライス式ゲートアレイ構成の半導体集積回路において、出力バッファ用トランジスタ群に対応して設けられた静電保護回路を含む半導体集積回路装置6000の構成を示す概念図である。
【0006】
図21において、上記出力バッファ用トランジスタ群によって構成される出力バッファは、出力バッファ用電源電位(以下Vdd1という)およびVdd1に対応する出力バッファ用接地電位(以下Vss1という)を、Vdd1供給用電源配線(以下Vdd1配線という)22およびVss1供給用電源配線(以下Vss1配線という)23によって供給されている。
【0007】
また、静電保護回路40は、トランジスタ41および42を含む。
トランジスタ41および42は、出力バッファ用トランジスタ群の未使用トランジスタをダイオードとして動作させるべく、入出力端子とVdd1配線22との間および入出力端子11とVss1配線23との間に接続されたものである。
【0008】
ここでトランジスタ41は、そのゲートをゲート直下の領域(以下ボディという)ならびにソースおよびドレインのうちの一方と接続され(以下ダイオード接続という)、入出力端子からVdd1配線22へ至る方向を順方向とするPNダイオードとして機能する。
【0009】
入出力端子11に、Vdd1配線22を基準とした正のサージ電圧が発生した場合、トランジスタ41はダイオードとしてONして、正のサージ電圧を入出力端子11〜トランジスタ41〜Vdd1配線22の経路によって除去する静電保護回路の役割を果たす。
【0010】
この結果、出力バッファ回路21は入出力端子11に発生した正のサージ電圧より保護される。
【0011】
トランジスタ42も同様にダイオード接続され、入出力端子11からVss1配線23へ至る方向を逆方向とするPNダイオードとして機能し、入出力端子11に発生したVss1を基準とする負のサージ電圧より、出力バッファ21を保護する静電保護回路の役割を果たす。
【0012】
一方、同一基板上に形成された複数の内部回路が、各々独立な電源配線により供給される電位により動作する場合の静電保護回路の構成が、特開平5−291503号公報に開示されている。
【0013】
図22は、このような独立した3つの電源配線により供給される電位によって動作する半導体集積回路の静電保護回路を示す概念図である。
【0014】
図22に示される半導体集積回路装置7000は、3つの内部回路301〜303と上記内部回路にそれぞれ独立した電源電位および接地電位を供給する電源配線311〜313および接地配線321〜323とを備える。
【0015】
さらに半導体集積回路装置7000は、上記電源配線311〜313同士の間ならびに接地配線321〜323同士の間に、互いに並列にかつ対向して接続されるダイオード対(以下両方向ダイオード対という)341〜346を備える。すなわち、上記ダイオード対341〜346によって、独立した3つの電源配線および接地配線同士の間の静電保護回路を構成する技術が開示されている。
【0016】
また、一般的に半導体集積回路装置に含まれるトランジスタにおいては、電極面の抵抗値を下げるために、表面をシリサイドと呼ばれる金属とシリコンの化合物で覆う技術が用いられている。
【0017】
しかし、図21あるいは図22に示したように、未使用トランジスタをダイオード接続して静電保護回路を構成する場合には、静電保護回路に大電流が流れて保護回路そのものが破壊されないように、トランジスタのソース,ドレイン電極表面の抵抗値をある程度高くすることが必要である。
【0018】
このため、トランジスタの電極面に上述したシリサイド皮膜が形成されない領域を設けることによって、等価的に抵抗を付加するのと同等の効果を得る、シリサイドプロテクションと呼ばれる技術が適用されていた。
【0019】
【発明が解決しようとする課題】
しかしながら、出力バッファ用トランジスタ群がゲートアレイ構成であって、かつ複数の独立した電源配線により駆動されている場合には、同一サイズで形成されたトランジスタを用いてより小さなレイアウト面積で自由度の高い効率的な設計ができるように、静電保護回路を構成することが必要である。
【0020】
この発明の目的は、独立した複数の電源配線により駆動され、出力バッファ用トランジスタ群がゲートアレイにより構成される半導体集積回路装置において、いずれの電源の電位を基準としたサージ電圧であってもこれを有効に除去することが可能な静電保護回路を備える、半導体集積回路装置の構成を提供することである。
【0021】
この発明の他の目的は、独立した複数の電源配線により駆動され、出力バッファ用トランジスタ群がゲートアレイにより半導体集積回路装置において、複数の電源配線に対応した十分な静電破壊耐性を備えさせるための静電保護回路を、自由度の高い効率的な設計によって実現することができる、半導体集積回路装置の構成を提供することである。
【0022】
一方、半導体集積回路装置に外部より印加されるサージには、評価用モデルとしてHBM(Human Body Model),MM(Machine Model ),CDM(Charged Device Model)等の種々のモデルが検討されていることからもわかるように、その発生状況および発生源によって多様な種類が存在する。
【0023】
よって、サージを逃がす経路として機能する静電保護回路においても、サージの種類に応じて、寄生パラメータを含めた経路全体の抵抗および容量の適正値が異なる。
【0024】
しかし、従来の技術では、上述したシリサイドプロテクションの適用に当たって、シリサイドを行なわない領域は全トランジスタに対して共通に設計されていた。このため、静電保護回路を複数のトランジスタの並列接続によって構成しても、形成されるサージの除去経路の抵抗値はいずれもほぼ同一であり、ある種類のサージを逃がすのには適しているが他の種類のサージには適しておらず、十分な静電保護機能を発揮できないといった問題点が生じていた。
【0025】
この発明の他の目的は、様々の種類のサージに対して有効な除去経路を確保することができる静電保護回路を備えた半導体集積回路装置の構成を提供することである。
【0026】
【課題を解決するための手段】
請求項1記載の半導体集積回路装置は、半導体基板上に形成される半導体集積回路装置であって、第1の電源配線および、第1の電源配線とは独立の第2の電源配線と、第1の電源配線に対応する第1の接地配線および、第2の電源配線に対応する第2の接地配線と、外部との間で信号の授受を行う複数の入出力端子と、半導体基板の主表面上に形成され、第1の電源配線および第1の接地配線と接続されて電源電位を供給される第1のトランジスタ群とを備え、第1のトランジスタ群は、入出力端子に与えられた信号に応じて所定の処理を行い対応するデータ信号を出力する内部回路を形成する複数のトランジスタを含み、半導体基板の主表面上に形成され、第2の電源配線および第2の接地配線と接続されて電源電位を供給される。半導体集積回路装置は、各々が同一のトランジスタサイズを有する複数のトランジスタを含む第2のトランジスタ群をさらに備え、第2のトランジスタ群は、入出力端子のうちデータ信号を出力する入出力端子と内部回路との間に設けられ、データ信号をバッファ処理する出力バッファを形成する第1のトランジスタサブグループと、入出力端子と第2の電源配線および第2の接地配線のいずれかとの間に発生するサージから出力バッファおよび内部回路を保護する第1の保護回路を形成する第2のトランジスタサブグループと、第1の電源配線と第2の電源配線との間および第1の接地配線と第2の接地配線との間に設けられる第2の保護回路を形成する第3のトランジスタサブグループとを含みとを含み、第2の保護回路は、入出力端子と第1の電源配線および第1の接地配線のいずれかとの間に発生するサージから内部回路を保護する。また、第3のトランジスタサブグループは、各々のゲート直下領域の電位が独立に制御されている複数のトランジスタを含む。さらに、第1の保護回路は、入出力端子と第2の電源配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて入出力端子から第2の電源配線に向かう方向を順方向とするダイオードとして動作する第1のトランジスタと、入出力端子と第2の接地配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて第2の接地配線から入出力端子に向かう方向を順方向とするダイオードとして動作する第2のトランジスタとを含み、第2の保護回路は、第1の電源配線と第2の電源配線との間に設けられた、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて、第1の電源配線から第2の電源配線に向かう方向を順方向とするダイオードとして動作する第3のトランジスタおよび第2の電源配線から第1の電源配線に向かう方向を順方向とするダイオードとして動作する第4のトランジスタと、第1の接地配線と第2の接地配線との間に設けられた、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて、第1の接地配線から第2の接地配線に向かう方向を順方向とするダイオードとして動作する第5のトランジスタおよびゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて第2の接地配線から第1の接地配線に向かう方向を順方向とするダイオードとして動作する第6のトランジスタとを含む。
【0031】
請求項2記載の半導体集積回路装置は、半導体基板上に形成される半導体集積回路装置であって、第1の電源配線および、第1の電源配線とは独立の第2の電源配線と、第1の電源配線に対応する第1の接地配線および、第2の電源配線に対応する第2の接地配線と、外部との間で信号の授受を行う複数の入出力端子と、半導体基板の主表面上に形成され、第1の電源配線および第1の接地配線と接続されて電源電位を供給される第1のトランジスタ群とを備え、第1のトランジスタ群は、入出力端子に与えられた信号に応じて所定の処理を行い対応するデータ信号を出力する内部回路を形成する複数のトランジスタを含み、半導体基板の主表面上に形成され、第2の電源配線および第2の接地配線と接続されて電源電位を供給される。半導体集積回路装置は、各々が同一のトランジスタサイズを有する複数のトランジスタを含む第2のトランジスタ群をさらに備え、第2のトランジスタ群は、入出力端子のうちデータ信号を出力する入出力端子と内部回路との間に設けられ、データ信号をバッファ処理する出力バッファを形成する第1のトランジスタサブグループと、入出力端子と第2の電源配線および第2の接地配線のいずれかとの間に発生するサージから出力バッファおよび内部回路を保護する第1の保護回路を形成する第2のトランジスタサブグループと、第1の電源配線と第2の電源配線との間および第1の接地配線と第2の接地配線との間に設けられる第2の保護回路を形成する第3のトランジスタサブグループとを含み、第2の保護回路は、入出力端子と第1の電源配線および第1の接地配線のいずれかとの間に発生するサージから内部回路を保護する。また第3のトランジスタサブグループは、各々のゲート直下領域の電位が独立に制御されている複数のトランジスタを含む。さらに、第1の保護回路は、入出力端子と第2の電源配線との間に設けられて入出力端子から第2の電源配線に向かう方向を順方向とするダイオードとして動作する第1のトランジスタと、入出力端子と第2の接地配線との間に設けられて第2の接地配線から入出力端子に向かう方向を順方向とするダイオードとして動作する第2のトランジスタとを含み、第2の保護回路は、第1の電源配線と第2の電源配線との間に設けられ、両方向ダイオード対として動作する第3のトランジスタと、第1の接地配線と第2の接地配線との間に設けられ、両方向ダイオード対として動作する第4のトランジスタとを含み、第3のトランジスタは、ソースおよびドレインのうちの一方と電気的に結合し第2の電源配線に接続するゲートと、ソースおよびドレインのうちの他方と電気的に結合し第1の電源配線に接続するゲート直下の領域を有し、第4のトランジスタは、ソースおよびドレインのうちの一方と電気的に結合し第4の電源配線に接続するゲートと、ソースおよびドレインのうちの他方と電気的に結合し第3の電源配線に接続するゲート直下の領域とを有する。
【0032】
請求項3記載の半導体集積回路装置は、請求項1または2記載の半導体集積回路装置において、半導体基板は、第1および第2のトランジスタ群が形成される半導体層と、半導体層の直下に設けられた絶縁層と、第2のトランジスタ群の各々のトランジスタを電気的に分離するために設けられた、主表面から絶縁層に至る分離用酸化膜領域とを含む。
【0033】
請求項4記載の半導体集積回路装置は、請求項1または2記載の半導体集積回路装置において、半導体基板は第1導電型であって、半導体基板は、第1および第2のトランジスタ群が形成される第1導電型の第1ウェルと、第2のトランジスタ群の各々のトランジスタを電気的に分離するために設けられた、第1ウェルの主表面を除いて第1ウェルを取り囲むように形成される第2導電型の第2ウェルとを含む。
【0036】
請求項5記載の半導体集積回路は、請求項1または2記載の半導体集積回路装置において、内部回路を形成する複数のトランジスタは、同一のトランジスタサイズを有する。
【0049】
【発明の実施の形態】
[実施の形態1]
[複数の独立な電源配線により駆動されるゲートアレイの静電保護回路]
図1は、ゲートアレイ構成の半導体集積回路装置1000の構成を示す図である。
【0050】
図1を参照して、ゲートアレイ構成を有する半導体集積回路装置1000は、外部と接続されて信号や電位の受渡しを行なう端子群10と、出力信号に対するバッファ処理を行なう出力バッファ回路を構成する出力バッファ用トランジスタ群20と、入力信号に応じた所定の処理を行なう内部回路を構成する内部回路用トランジスタ群30とを含む。
【0051】
端子群10は、外部と信号を授受する入出力端子および外部より電源電位を供給される電源端子を含む。
出力バッファ用トランジスタ群20は、出力バッファ回路を構成するための複数のトランジスタを含む。出力バッファ用トランジスタ群20には、同一サイズの複数のトランジスタが予め設けられており、金属配線のパターンを変更することによって、これらのトランジスタを入力バッファ、出力バッファのいずれにも使用できる。上述したマスタースライス式ゲートアレイ構成を用いることにより、自由度の高い効率的な半導体集積回路装置の設計を行なうことができる。
【0052】
内部回路用トランジスタ群30は、内部回路を構成する複数のトランジスタを含む。なお、内部回路用トランジスタ群30に含まれるトランジスタは必ずしもゲートアレイ方式で構成される必要はない。
【0053】
以下に説明するように、図1中の出力バッファ用トランジスタ群20を用いて単純なゲートアレイ方式により出力バッファおよび静電保護回路を構成した場合、複数の独立した電源配線により半導体集積回路装置が駆動される時に問題が生じてしまう。
【0054】
図2は、複数の独立した電源配線で駆動されるゲートアレイ半導体集積回路装置に、従来の保護回路を適用した場合の半導体集積回路装置4000の概略図である。
【0055】
半導体集積回路装置4000は、半導体集積回路装置6000の構成に加えて内部回路31ならびに出力バッファ用電源配線22(以下Vdd1配線という)から独立して内部回路31に内部回路用電源電位(以下Vdd2という)を供給する内部回路用電源配線32(以下Vdd2配線という)および対応する内部回路用接地配線33(以下Vss2配線という)をさらに含んでいる。
【0056】
静電保護回路40は、ダイオード接続されたトランジスタ41および42を含む。
【0057】
入出力端子11に、Vdd1配線22およびVss1配線23を基準として正または負のサージ電圧が発生した場合、静電保護回路40は、既に図16で説明した動作によりサージ電圧を除去する。しかし、独立した他の電源配線であるVdd2配線32およびVss2配線33を基準としたサージ電圧が入出力端子11に発生した場合、ならびにVdd2配線32およびVss2配線33にサージ電圧が発生した場合には、静電保護回路40だけではサージ電圧を除去することができない。このとき、ダイオード41および42では、これらのサージ電圧を除去する経路を確保できないからである。
【0058】
図3は、上記のような問題に対応するために、特開平5−291503号公報に開示された、独立した電源配線間に両方向ダイオード対を接続して静電保護回路を構成する概念を、半導体集積回路装置4000に導入した半導体集積回路装置5000の構成を示す概略ブロック図である。
【0059】
図3を参照して、半導体集積回路装置5000は、独立した電源電位および接地電位を供給するVdd1配線22とVdd2配線32との間ならびにVss1配線23とVss2配線33との間に接続された静電保護回路50を含む。
【0060】
静電保護回路50は、両方向ダイオード対を構成するダイオード51,52および53,54を含む。静電保護回路50は、独立した複数の電源配線に対応して発生するサージ電圧より内部回路31および出力バッファ21を保護する。
【0061】
静電保護回路50において、ダイオード52はVdd2配線32に発生した正のサージ電圧をVdd1配線22に導くことによって除去する。またダイオード51はVdd2配線32に発生した負のサージ電圧をVdd1配線31に導く役割を果たすとともに、入出力端子11に発生したVdd2を基準とする正のサージ電圧を、入出力端子11〜トランジスタ41〜ダイオード51〜Vdd2配線32の経路にて除去する働きを行なう。
【0062】
ダイオード対53,54も同様の動作を行ないVss2配線33に発生したサージ電圧および入出力端子11に発生したVss2を基準とする負のサージ電圧を除去することができる。
【0063】
図4は、上記両方向ダイオード対51,52および53,54を、ダイオード接続したトランジスタによって構成した場合の本発明の実施の形態1である半導体集積回路装置2000の概略ブロック図である。
【0064】
図4を参照して、トランジスタ55〜58は、各々のゲート、ボディならびにソースおよびドレインの一方を接続され、同電位とされることでダイオードとして機能し、静電保護回路50を形成する。
【0065】
このとき、同一ゲートアレイの未使用トランジスタを上記両方向ダイオード対を形成するトランジスタ55〜58として使用することができれば、効率的な設計が実現できる。
【0066】
しかしながら、以下に述べる理由よりトランジスタ55〜58は、レイアウト上任意のトランジスタを利用することができなかった。このため、レイアウト設計が非効率なものとなってしまう。
【0067】
図5は、図4に示した半導体集積回路装置2000の静電保護回路50のレイアウトを示す平面図である。
【0068】
また図6は、図5のP−P′断面の構造を示す概念図である。
図5においては、図4において両方向ダイオード対として動作するトランジスタ55および56は、同一ウェル内に設けられている。
【0069】
このとき図6に参照されるように、トランジスタ55のボディ105とトランジスタ56のボディ205は、共通の領域に設けられており、各々の電位は等しい。
【0070】
このため両トランジスタのボディを介してVdd1配線22とVdd2配線32を短絡する経路が形成されてしまう。
【0071】
このため、上記の両方向ダイオード対は、半導体回路装置内に静電保護回路用の別領域を設けて設計しなければならなくなる。たとえば、図1の半導体集積回路装置1000に上記両方向ダイオード対を設計する場合には端子群10、出力バッファ用トランジスタ群20、内部回路用トランジスタ群30の他に両方向ダイオード対を形成するための新たな領域を確保することが必要となる。つまり、マスタースライス式ゲートアレイにより、自由度の高い効率的な設計を行なうことができなくなってしまう。
【0072】
[同一ゲートアレイのトランジスタにより静電保護回路を形成可能な構成]
図7は、図1に示した、半導体集積回路装置1000の出力バッファ用トランジスタ群20を拡大した概念図である。
【0073】
図7を参照して、端子群10は、入出力端子11と、Vdd1配線21、Vss1配線22、Vdd2配線32、Vss2配線33にそれぞれ電源電位を供給する電源端子とを含む。
【0074】
出力バッファ用トランジスタ群20は出力バッファならびに上記静電保護回路40および静電保護回路50を構成するトランジスタを含む。
【0075】
ここで、出力バッファ用トランジスタ群20の各々のトランジスタは、電気的に分離して設計されており、各々のトランジスタのボディ電位をそれぞれ独立に制御することができる。これにより、上記静電保護回路40および50は、電源配線同士の短絡を招くことなく、同一の出力バッファ用トランジスタ群20内に配置される。
【0076】
内部回路用トランジスタ群30は、内部回路を含み、上記静電保護回路40および50によって入出力端子11および各電源配線22,23,32,33に発生するサージ電圧より保護されている。
【0077】
すなわち、上記静電保護回路50を出力バッファ用トランジスタ群20の未使用素子を用いて設計することができる。これにより、ゲートアレイの出力バッファ用トランジスタ群20を有する半導体集積回路装置において、複数の独立した電源配線によって発生するサージ電圧から内部回路を保護するための静電保護回路を、自由度の高い効率的なレイアウトのもとで実現できる。
【0078】
図8は、上記のような出力バッファ用トランジスタ群20の各トランジスタが電気的に分離される構成を、SOI(Silicon on Insulater)構造の半導体基板上に形成した場合のレイアウトを示す平面図である。
【0079】
図8を参照して、半導体基板上には上記トランジスタ55および56が形成されている。トランジスタ55は、ソース/ドレイン101,102と、ゲート103と、ボディ105と電気的に接続されたボディコンタクト104との端子を有する。
【0080】
また、トランジスタ56は、ソース/ドレイン201,202と、ゲート203と、ボディ205と電気的に接続されたボディコンタクト204との端子を有する。
【0081】
トランジスタ55と56とは、互いに完全分離用酸化膜120で分離されている。
【0082】
ここで図9は、図8におけるQ−Q′断面の構造を示す概念図である。
図9を参照して、P型トランジスタであるトランジスタ55のボディ105と、トランジスタ56のボディ205とは、主表面であるN型半導体層110に形成される。
【0083】
基板の半導体層100と上記N型半導体層110との間に設けられた絶縁層130と主表面から絶縁層130に至る完全分離用酸化膜120によってトランジスタ55と56は電気的に分離される。よって、両トランジスタのボディ105および205は、独立した電位で制御されることが可能である。
【0084】
このため、トランジスタ55および56が、両方向ダイオード対としてVdd1配線22とVdd2配線23との間に接続されている場合においても、独立した電源配線であるVdd1配線22とVdd2配線23を短絡する経路は形成されることがない。
【0085】
これにより、ゲートアレイである出力バッファ用トランジスタ群20の設計を上記とすることによって、複数の独立した電源配線によって発生するサージ電圧から内部回路を保護するための静電保護回路を、自由度の高い効率的なレイアウトのもとで実現できる。
【0086】
一方、トランジスタ57および58はN型トランジスタである。トランジスタ57および58の各々のボディはP型半導体層に形成されるが、同様の手法によって、出力バッファ用トランジスタ群20の各トランジスタを電気的に分離することができる。これにより、上記と同一の効果を得ることができる。
【0087】
[実施の形態1の変形例]
図10は、出力バッファ用トランジスタ群20の各トランジスタが電気的に分離される構成を、バルク構造の半導体基板上に形成した場合のレイアウトを示す平面図である。図10を参照して、半導体基板上には上記トランジスタ55および56が形成されている。トランジスタ55は、ソース/ドレイン102、ゲート103、ボディ105と電気的に接続されたボディコンタクト104の端子を有する。
【0088】
また、トランジスタ56は、ソース/ドレイン202と、ゲート203と、ボディ205と電気的に接続されたボディコンタクト204との端子を有する。
【0089】
図11は、図10におけるR−R′断面の構造を示す概念図である。
図11を参照して、トランジスタ55および56は、P型トランジスタであるので、トランジスタ55および56のボディ105および205は、N型である第1のウェル140および240に形成される。上記第1ウェル140および240を取囲んで形成されるP型の第2ウェル160および260は、第1ウェル140と240とを電気的に分離する。
【0090】
さらに、第2ウェル160と260をLOCOS酸化膜150で分離することにより、トランジスタ55および56のボディは互いに電気的に分離される。
【0091】
このため、トランジスタ55および56が、両方向ダイオード対としてVdd1配線22およびVdd2配線23の間に接続されている場合においても、上記LOCOS酸化膜150の効果によりトランジスタ55のボディ105とトランジスタ56のボディ205は電気的に分離されているので、独立した電源配線であるVdd1配線22とVdd2配線23を短絡する経路は形成されることはない。これにより、ゲートアレイである出力バッファ用トランジスタ群20の構成を上記とすることによって、複数の独立した電源配線によって発生するサージ電圧から内部回路を保護するための静電保護回路を、自由度の高い効率的なレイアウトのもとで実現できる。なお、トランジスタ57および58はN型トランジスタであるため、トランジスタ57および58のボディ105および205がP型半導体層に形成されるが、同様の手法によって出力バッファ用トランジスタ群20の各トランジスタを電気的に分離することができる。これにより上記と同一の効果を得ることができる。
【0092】
なお、実施の形態1では、より望ましい構成として、静電保護回路50は両方向ダイオード対を含む構成とした。しかし、サージ電圧が極端に大きい場合には、単一のダイオードによっても、ダイオードの逆方向に発生したサージ電圧を除去する経路が確保され、同一の効果を得ることができる。
【0093】
[実施の形態2]
図12は、図3に示す半導体集積回路装置5000において両方向ダイオード対51,52および53,54を、単一のトランジスタの接続によって構成した半導体集積回路装置3000の概略ブロック図である。
【0094】
図12を参照して、半導体集積回路装置3000は、半導体集積回路5000において、両方向ダイオード対51,52の代わりにトランジスタ61を、両方向ダイオード対53,54の代わりにトランジスタ62を静電保護回路50として備える。
【0095】
静電保護回路50としての機能は、半導体集積回路装置5000と同一である。
【0096】
図13は、上記トランジスタ61の構成を示すための概念図である。
同様に図14は、上記トランジスタ62の構成を示すための概念図である。
【0097】
まず、トランジスタ61の両方向ダイオード対としての動作を説明する。
図13を参照してP型トランジスタ61は、ボディコンタクト104と接続されたソース/ドレイン101と、ゲート103と接続されたソース/ドレイン102とを有する。ゲート103およびボディコンタクト104はそれぞれVdd2配線32およびVdd1配線22と接続されている。
【0098】
この場合に、Vdd1配線22もしくはVdd2配線32にサージ電圧が発生した時の、P型トランジスタ61の動作について説明する。
【0099】
(a) Vdd1配線22に正のサージ電圧が発生した場合には、Vdd1配線22に接続されたソース/ドレイン101がソースとなり、ゲート電位Vdd2がソースに対して低電位となるのでP型トランジスタ61が導通する。この結果、上記正のサージ電圧はVdd1配線22〜ソース/ドレイン101〜ボディ105〜ソース/ドレイン102〜Vdd2配線32の経路にて除去される。
【0100】
(b) Vdd1配線22に負のサージ電圧が発生した場合には、Vdd1配線22に接続されたN型であるボディ105とVdd2配線32に接続されたP型であるソース/ドレイン102との間に形成されたPN接合ダイオードが順バイアスされ導通する。これにより、上記負のサージ電圧は、Vdd1配線22〜ボディ105〜ソース/ドレイン102〜Vdd2配線32の経路によって除去される。
【0101】
(c) Vdd2配線32に正のサージ電圧が発生した場合は、Vdd2配線32に接続されたP型であるソース/ドレイン端子102とN型であるボディ105との間に形成されたPN接合ダイオードが順バイアスされ導通する。これによって、上記正のサージ電圧はVdd2配線32〜ソース/ドレイン102〜ボディ105〜Vdd1配線22の経路にて除去される。
【0102】
(d) Vdd2配線32に負のサージ電圧が発生した場合には、Vdd1配線22に接続されたソース/ドレイン101がソースとなり、ゲート103の電位Vdd2がソースに対して低電位となることからP型トランジスタ61は導通する。この結果、上記正のサージ電圧はVdd2配線32〜ソース/ドレイン102〜ボディ105〜ソース/ドレイン101〜Vdd1配線22の経路にて除去される。
【0103】
以上に述べたように、P型トランジスタ61はVdd1配線22とVdd2配線32との間に接続されることで、両方向ダイオード対として動作し、半導体集積回路装置2000におけるトランジスタ対55および56と同一の機能を有する。
【0104】
同様に、図14に示すN型トランジスタ62も、図13において説明したP型トランジスタ61と極性が反転した同様の動作を行なう。これによりN型トランジスタ62も両方向ダイオード対としての機能を有し、半導体集積回路装置2000におけるトランジスタ対57および58と同一の効果を生む。
【0105】
また、トランジスタ61および62はそれぞれのボディ電位が、出力バッファ用トランジスタ群20と共通の電源電位であるVdd1およびVss1となるように、トランジスタ61および62のボディは、それぞれVdd1配線22およびVss1配線23に接続されている。
【0106】
この場合、出力バッファ用トランジスタ群20の各トランジスタが実施の形態1で述べたように電気的に分離させる設計でないときにも、トランジスタ61および62として、出力バッファ用トランジスタ群20のトランジスタを使用することができる。
【0107】
一方、半導体集積回路装置3000において、トランジスタ61のボディをVdd2配線32に、ゲートをVdd1配線22に接続する構成によっても、トランジスタ61は両方向ダイオード対として動作する。
【0108】
また、トランジスタ62のボディをVss2配線33に、ゲートをVss1配線23に接続する構成によっても、トランジスタ62は両方向ダイオード対として動作する。
【0109】
図15は、上記の場合の接続とした半導体集積回路装置3100の構成を示す概略ブロック図である。半導体集積回路装置3100においては、静電保護回路50を形成するトランジスタ61のボディがVdd2配線32に接続されている一方で、静電保護回路40を形成するトランジスタ41のボディはVdd1配線22に接続されている。このため、トランジスタ41および61を、電気的に分離されていない同一の領域に設計すると、両トランジスタのボディを通じてVdd1配線22とVdd2配線32とを短絡させる経路が発生する。よって、半導体集積回路装置3100において、静電保護回路40および50を出力バッファ用トランジスタ群20のトランジスタを用いて構成する場合には、実施の形態1で述べた方法を用いて、出力バッファ用トランジスタ群20の各トランジスタを電気的に分離する必要がある。
【0110】
以上述べたように、半導体集積回路装置3000および3100の構成により、ゲートアレイの出力バッファ用トランジスタ群20を有する半導体集積回路装置において、複数の独立した電源配線によって発生するサージ電圧から内部回路を保護するための静電保護回路を、実施の形態1で示した方法に比べて半数のトランジスタによって、自由度の高い効率的なレイアウトのもとで実現できる。
【0111】
また、実施の形態2については、上記両方向ダイオードとして動作するトランジスタ61および62に対して、通常のダイオード接続されたトランジスタを並列に接続することで、静電破壊耐性を向上させることも可能である。
【0112】
実施の形態1および2を通じて、出力バッファ用トランジスタ群20のトランジスタを用いて静電保護回路を構成する設計としてきたが、必要に応じて入力バッファを、出力バッファ用トランジスタ群20のトランジスタを用いて設計することも可能である。
【0113】
また、入力バッファを内部回路用トランジスタ群30のトランジスタを用いて構成することも可能である。
【0114】
これらの場合には、入出力端子と入力バッファとの間に設けられる静電保護回路は、出力バッファ用トランジスタ群20のトランジスタを用いて設計することができ、実施の形態1および2で得られたレイアウト上の効果を損なうことなく、所望の電流駆動力に応じた入力バッファを得ることができる。
【0115】
[実施の形態3]
実施の形態1および2では、複数の独立した電源系統に対して効率的な静電保護回路を備えた半導体集積回路装置の構成について述べたが、実施の形態3においては、様々な種類のサージに対して有効な除去経路を確保することができる静電保護回路の構成を備えた半導体集積回路装置の構成について考える。
【0116】
図16は、実施の形態3の半導体集積回路装置に含まれる静電保護回路400の構成を示す図である。図16を参照して、静電保護回路400は、並列に接続されたトランジスタ列410および420を備える。
【0117】
トランジスタ列410は、電源配線22と端子11との間に接続され、実施の形態1および2において静電保護回路40に含まれるトランジスタ41に相当する。同様に、トランジスタ列420は、接地配線23と端子11との間に接続され、実施の形態1および2において静電保護回路40に含まれるトランジスタ442に相当する。
【0118】
トランジスタ列410は、並列に接続された3個のP型トランジスタ411〜413を含む。P型トランジスタ411〜413の各々はダイオード接続され、互いに並列に電源配線22と端子11との間に配置される。
【0119】
同様に、トランジスタ列420は、並列に接続された3個のN型トランジスタ421〜423を含む。N型トランジスタ421〜423はそれぞれダイオード接続され、互いに並列に接地配線23と端子11との間に配置される。
【0120】
ここで、トランジスタ列410および420に含まれるトランジスタの数を各々3個としたのは単なる例示であって、トランジスタの個数を特に限定するものではない。
【0121】
図17は、P型トランジスタ411〜413の構成を説明するための概念図である。図17を参照して、P型トランジスタ411は、ゲート501とドレイン511とソース512とを備える。ドレイン511およびソース512の電極面にはシリサイド皮膜が形成されているが、斜線で示した領域については、上述したシリサイドプロテクションを適用する(以下、この領域をシリサイドプロテクション領域という)。P型トランジスタ412,413の構成も基本的には同様であるが、P型トランジスタ411〜413のそれぞれに形成されるシリサイドプロテクション領域の幅は互いに異なる。
【0122】
図18は、図17のS−S′断面の構造を示す概念図である。図18を参照して、各トランジスタ411〜413のソースおよびドレインの表面上には、シリサイド膜550が形成される領域と、形成されていない領域とが存在する。シリサイド膜550が形成されていない領域が、図17において斜線で示したシリサイドプロテクション領域に相当する。
【0123】
P型トランジスタ411〜413のそれぞれについて、ソースおよびドレインの表面上に形成されたシリサイド膜550の幅が異なる。よって、各トランジスタ411〜413のソースおよびドレインの電極面は異なる入力抵抗値を有する。
【0124】
ここで、それぞれのトランジスタのソースおよびドレインの入力抵抗値を、それぞれのトランジスタによって形成されるサージの除去経路の抵抗値がサージのそれぞれの種類に適したものとなるように考慮する。
【0125】
具体的には、想定される代表的なサージの種類ごとに、最適な入力抵抗値を予め設計し、これに対応したシリサイドプロテクション領域の幅を有するトランジスタを製造し、異なるシリサイドプロテクション領域の幅を有するトランジスタを並列に接続したトランジスタ列によって、静電保護回路を構成する。
【0126】
これにより、様々な種類のサージが発生した場合にも、サージの種類に適した発生した除去経路が静電保護回路内に形成される。
【0127】
トランジスタの設計を従来と同一として、並列に接続されたトラジスタ列のソース・ドレインの各々に直接、種々の抵抗素子を接続しても同様の静電保護効果が得られるが、実施の形態3の静電保護回路400は、部品点数の削減、レイアウトの効率性向上といった効果を有する。
【0128】
図19および20は、シリサイドプロテクション領域を可変とする具体例を説明するための第1および第2の概念図である。図19および20では、トランジスタ411のドレイン511上のシリサイド膜を形成する場合の一例を示す。
【0129】
まず、図19に示すように、基板500上に形成されたドレインであるP+領域511表面上に、例えばシリコン酸化物である絶縁膜560が形成される。この際、事前のパターン設計により、絶縁膜が形成される領域と絶縁膜が形成されない領域(幅:W)とが設けられる。
【0130】
この上から、例えばTi等の高融点金属570をスパッタ法等によって堆積させた後にアニーリングを行なうことによって、図20に示すように、直接シリコンと接する面上にのみシリサイド膜550が形成される。すなわち、絶縁膜560で覆われた領域にはシリサイドプロテクションが施され、シリサイド膜550は形成されない。
【0131】
絶縁膜を形成する際に上記の幅Wの設定を変えることによって、シリサイドプロテクション領域の幅が異なる、すなわちソース・ドレインの入力抵抗の異なるトランジスタを得ることができる。
【0132】
実施の形態3においては、端子11に接続される静電保護回路400をシリサイドプロテクション領域の幅の異なるトランジスタを並列に接続して構成することによって静電保護特性の向上を実現したが、この発明の適用は、この様な場合に限定されるものではない。実施の形態1および2と組み合わせて、複数の独立した電源間に設けられる保護回路に、実施の形態3を適用することによって、複数の独立した電源に対する静電保護機能を、さらに向上させることももちろん可能である。
【0133】
また、入力バッファを内部回路用トランジスタ群30によって構成する場合においても、内部回路用トランジスタ群30のトランジスタを上記の方法で設計し、これらを並列接続して保護回路を構成することによって同様の効果を得ることができる。
【0134】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考られるべきである。本発明の範囲は、上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0135】
【発明の効果】
請求項1記載の半導体集積回路装置は、独立した複数の電源に対応する静電保護回路を、ゲートアレイである出力バッファ用トランジスタ群のトランジスタを用いて構成することが可能である。したがって、半導体集積回路装置のレイアウトを自由度の高い効率的なものとすることができる。さらにチップ面積の低減をも図ることができる。さらに、入力バッファ用トランジスタ群の一部もしくは全部のトランジスタの各々を電気的に分離することにより、独立した複数の電源に対応する静電保護回路を、出力バッファ用トランジスタ群のトランジスタを用いて構成することが可能である。したがって半導体集積回路装置のレイアウトを自由度の高い効率的なものとすることが可能である。さらにチップ面積の低減をも図ることができる。
【0139】
請求項2記載の半導体集積回路装置は、独立した複数の電源に対応する静電保護回路を、ゲートアレイである出力バッファ用トランジスタ群のトランジスタを用いて構成することが可能である。したがって、半導体集積回路装置のレイアウトを自由度の高い効率的なものとすることができる。さらにチップ面積の低減をも図ることができる。さらに、同一の効果を有する静電保護回路を半分のトランジスタ数で実現することができる。このため、レイアウト効率および自由度の向上、チップ面積の低減に更に有利である。
【0140】
請求項3記載の半導体集積回路装置は、請求項1または2記載の半導体集積回路装置が奏する効果を、SOI(Silicon on Insulator)構造の半導体基板により得ることができる。
【0141】
請求項4記載の半導体集積回路装置は、請求項1または2記載の半導体集積回路装置が奏する効果をバルク構造の半導体基板により得ることができる。
【0143】
請求項5記載の半導体集積回路装置は、予め大きいサイズのゲートアレイで設計された出力バッファ用トランジスタを用いて独立した複数の電源に対応する静電保護回路を構成する。したがって請求項1または2記載の半導体集積回路装置が奏する効果に加えて耐容量のより大きな静電保護回路を効率的で自由度の高いレイアウトの下で構成することができる。
【図面の簡単な説明】
【図1】 ゲートアレイ構成の半導体集積回路装置1000の構成を示す概念図である。
【図2】 従来の保護回路を複数の独立した電源で駆動されるゲートアレイ半導体集積回路装置に適用した半導体集積回路装置4000の概念図である。
【図3】 同じく従来の保護回路を複数の独立した電源で駆動されるゲートアレイ半導体集積回路装置に適用した半導体集積回路装置5000の概念図である。
【図4】 本発明の実施の形態1の半導体集積回路装置2000の構成を示す概略ブロック図である。
【図5】 図4の静電保護回路50のレイアウトを示す平面図である。
【図6】 図5のP−P′断面の構造を示す断面図である。
【図7】 半導体集積回路装置1000の出力バッファ用トランジスタ群の一部を拡大した概念図である。
【図8】 半導体集積回路装置2000をSOI(Silicon on Insulater)構造の半導体基板上に実現した場合のレイアウトを示す平面図である。
【図9】 図8のQ−Q′断面の構造を示す断面図である。
【図10】 半導体集積回路装置2000をバルク構造の半導体基板上に実現する場合のレイアウトを示す平面図である。
【図11】 図10のR−R′断面の構造を示す断面図である。
【図12】 本発明の実施の形態2の半導体集積回路装置3000の構成を示す概略ブロック図である。
【図13】 図12のトランジスタ61の構成を説明するための概念図である。
【図14】 図12のトランジスタ62の構成を説明するための概念図である。
【図15】 本発明の実施の形態2の他の構成である半導体集積回路装置3100の構成を示す概略ブロック図である。
【図16】 実施の形態3の半導体集積回路装置の静電保護回路400の構成を示す図である。
【図17】 静電保護回路400を構成するP型トランジスタの構成を説明するための概念図である。
【図18】 図17のS−S′断面の構造を示す概念図である。
【図19】 シリサイドプロテクション領域を可変とする具体例を説明するための第1の概念図である。
【図20】 シリサイドプロテクション領域を可変とする具体例を説明するための第2の概念図である。
【図21】 従来の保護回路を有する半導体集積回路装置6000の構成を示す概略ブロック図である。
【図22】 複数の独立した電源に対する保護回路を有する従来の半導体集積回路装置7000の構成を示す概略ブロック図である。
【符号の説明】
10 端子群、11 入出力端子、20 出力バッファ用トランジスタ群、21 出力バッファ、22 出力バッファ用電源配線、23 出力バッファ用接地配線、30 内部回路用トランジスタ群、31 内部回路用電源配線、32 内部回路用接地配線、40,50,400 静電保護回路、41,42 静電保護回路40を構成するトランジスタ、51,52,53,54 静電保護回路50を構成するダイオード、55,56,57,58 静電保護回路50を構成するトランジスタ、61,62 静電保護回路50を構成する両方向ダイオード対として動作するトランジスタ、101,201,501〜503 ソース/ドレイン、102,103,202,203 ゲート、104,204 ボディコンタクト、105,205 ボディ、106 金属配線、100 半導体基板層、110 半導体主表面層、120 完全分離用酸化膜、130 絶縁層、140第1ウェル、150 LOCOS酸化膜、160,260 分離用第2ウェル、411〜413,421〜423 静電保護回路400を構成するトランジスタ、550 シリサイド層、560 絶縁膜、570 高融点金属。
Claims (5)
- 半導体基板上に形成される半導体集積回路装置であって、
第1の電源配線および、前記第1の電源配線とは独立の第2の電源配線と、
前記第1の電源配線に対応する第1の接地配線および、前記第2の電源配線に対応する第2の接地配線と、
外部との間で信号の授受を行う複数の入出力端子と、
前記半導体基板の主表面上に形成され、前記第1の電源配線および前記第1の接地配線と接続されて電源電位を供給される第1のトランジスタ群とを備え、
前記第1のトランジスタ群は、
前記入出力端子に与えられた信号に応じて所定の処理を行い対応するデータ信号を出力する内部回路を形成する複数のトランジスタを含み、
前記半導体基板の主表面上に形成され、前記第2の電源配線および前記第2の接地配線と接続されて電源電位を供給され、各々が同一のトランジスタサイズを有する複数のトランジスタを含む第2のトランジスタ群をさらに備え、
前記第2のトランジスタ群は、
前記入出力端子のうち前記データ信号を出力する入出力端子と前記内部回路との間に設けられ、前記データ信号をバッファ処理する出力バッファを形成する第1のトランジスタサブグループと、
前記入出力端子と前記第2の電源配線および前記第2の接地配線のいずれかとの間に発生するサージから前記出力バッファおよび前記内部回路を保護する第1の保護回路を形成する第2のトランジスタサブグループと、
前記第1の電源配線と前記第2の電源配線との間および前記第1の接地配線と前記第2の接地配線との間に設けられる第2の保護回路を形成する第3のトランジスタサブグループとを含み、
前記第3のトランジスタサブグループは、各々のゲート直下領域の電位が独立に制御されている複数のトランジスタを含み、
前記第2の保護回路は、前記入出力端子と前記第1の電源配線および前記第1の接地配線のいずれかとの間に発生するサージから前記内部回路を保護し、
前記第1の保護回路は、
前記入出力端子と前記第2の電源配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて前記入出力端子から前記第2の電源配線に向かう方向を順方向とするダイオードとして動作する第1のトランジスタと、
前記入出力端子と前記第2の接地配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて前記第2の接地配線から前記入出力端子に向かう方向を順方向とするダイオードとして動作する第2のトランジスタとを含み、
前記第2の保護回路は、
前記第1の電源配線と前記第2の電源配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて前記第1の電源配線から前記第2の電源配線に向かう方向を順方向とするダイオードとして動作する第3のトランジスタと、
前記第1の電源配線と前記第2の電源配線との間に設けられ、ゲートおよびゲート直下の領域がソースおよびドレインのうちの一方と共通に電気的に結合されて前記第2の電源配線から前記第1の電源配線に向かう方向を順方向とするダイオードとして動作する第4のトランジスタと、
前記第1の接地配線と前記第2の接地配線との間に設けられ、前記第1の接地配線から前記第2の接地配線に向かう方向を順方向とするダイオードとして動作する第5のトランジスタと、
前記第1の接地配線と前記第2の接地配線との間に設けられ、前記第2の接地配線から前記第1の接地配線に向かう方向を順方向とするダイオードとして動作する第6のトランジスタとを含む、半導体集積回路装置。 - 半導体基板上に形成される半導体集積回路装置であって、
第1の電源配線および、前記第1の電源配線とは独立の第2の電源配線と、
前記第1の電源配線に対応する第1の接地配線および、前記第2の電源配線に対応する第2の接地配線と、
外部との間で信号の授受を行う複数の入出力端子と、
前記半導体基板の主表面上に形成され、前記第1の電源配線および前記第1の接地配線と接続されて電源電位を供給される第1のトランジスタ群とを備え、
前記第1のトランジスタ群は、
前記入出力端子に与えられた信号に応じて所定の処理を行い対応するデータ信号を出力する内部回路を形成する複数のトランジスタを含み、
前記半導体基板の主表面上に形成され、前記第2の電源配線および前記第2の接地配線と接続されて電源電位を供給され、各々が同一のトランジスタサイズを有する複数のトランジスタを含む第2のトランジスタ群をさらに備え、
前記第2のトランジスタ群は、
前記入出力端子のうち前記データ信号を出力する入出力端子と前記内部回路との間に設けられ、前記データ信号をバッファ処理する出力バッファを形成する第1のトランジスタサブグループと、
前記入出力端子と前記第2の電源配線および前記第2の接地配線のいずれかとの間に発生するサージから前記出力バッファおよび前記内部回路を保護する第1の保護回路を形成する第2のトランジスタサブグループと、
前記第1の電源配線と前記第2の電源配線との間および前記第1の接地配線と前記第2の接地配線との間に設けられる第2の保護回路を形成する第3のトランジスタサブグループとを含み、
前記第3のトランジスタサブグループは、各々のゲート直下領域の電位が独立に制御されている複数のトランジスタを含み、
前記第2の保護回路は、前記入出力端子と前記第1の電源配線および前記第1の接地配線のいずれかとの間に発生するサージから前記内部回路を保護し、
前記第1の保護回路は、
前記入出力端子と前記第2の電源配線との間に設けられ、前記入出力端子から前記第2の電源配線に向かう方向を順方向とするダイオードとして動作する第1のトランジスタと、
前記入出力端子と前記第2の接地配線との間に設けられ、前記第2の接地配線から前記入出力端子に向かう方向を順方向とするダイオードとして動作する第2のトランジスタとを含み、
前記第2の保護回路は、
前記第1の電源配線と前記第2の電源配線との間に設けられ、両方向ダイオード対として動作する第3のトランジスタと、
前記第1の接地配線と前記第2の接地配線との間に設けられ、両方向ダイオード対として動作する第4のトランジスタとを含み、
前記第3のトランジスタは、
ソースおよびドレインのうちの一方と電気的に結合し前記第2の電源配線に接続するゲートと、
ソースおよびドレインのうちの他方と電気的に結合し前記第1の電源配線に接続するゲート直下の領域を有し、
前記第4のトランジスタは、
ソースおよびドレインのうちの一方と電気的に結合し前記第2の接地配線に接続するゲートと、
ソースおよびドレインのうちの他方と電気的に結合し前記第1の接地配線に接続するゲート直下の領域とを有する、半導体集積回路装置。 - 前記半導体基板は、
前記第1および第2のトランジスタ群が形成される半導体層と、
前記半導体層の直下に設けられた絶縁層と、
前記第2のトランジスタ群の各々のトランジスタを電気的に分離するために設けられた、主表面から前記絶縁層に至る分離用酸化膜領域とを含む、請求項1または2記載の半導体集積回路装置。 - 前記半導体基板は第1導電型であって、
前記半導体基板は、
前記第1および第2のトランジスタ群が形成される第1導電型の第1ウェルと、
前記第2のトランジスタ群の各々のトランジスタを電気的に分離するために設けられた、前記第1ウェルの主表面を除いて前記第1ウェルを取り囲むように形成される第2導電型の第2ウェルとを含む、請求項1または2記載の半導体集積回路装置。 - 前記内部回路を形成する複数のトランジスタは、同一のトランジスタサイズを有する、請求項1または2記載の半導体集積回路装置。
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