TWI658552B - Semiconductor device - Google Patents

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末松靖弘
清水有威
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日商東芝記憶體股份有限公司
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Abstract

本發明之實施形態提供一種能夠提高ESD耐壓之半導體裝置。 實施形態之半導體裝置包含：第1及第2配線(22)，其連接於端子(10)；第3及第4配線，其連接於接地電壓配線(20)；第1NMOS電晶體(12)，其連接於第1配線(22)及第3配線(21a)；第2NMOS電晶體(12)，其連接於第1配線(22)及第4配線(21b)；及第3NMOS電晶體(12)，其連接於第2配線(22)及第4配線(21b)。自第1配線(22)經由第1NMOS電晶體(12)及第3配線(21a)到達接地電壓配線(20)之第1電流路徑的電阻值，高於自第1配線(22)經由第2NMOS電晶體(12)及第4配線(21b)到達接地電壓配線(20)之第2電流路徑的電阻值。

Description

半導體裝置
實施形態係關於一種半導體裝置。
於半導體裝置中，為了保護內部電路不受由靜電放電(ESD：electro static discharge)產生之高電壓脈衝(突波)影響，而組入ESD保護電路。
本發明之實施形態提供一種能夠提高ESD耐壓之半導體裝置。 實施形態之半導體裝置包含：第1及第2配線，其連接於與外部機器連接之端子；第3及第4配線，其連接於接地電壓配線；第1NMOS電晶體，其源極及汲極中之一者連接於第1配線，源極及汲極中之另一者連接於第3配線，閘極連接於接地電壓配線；第2NMOS電晶體，其源極及汲極中之一者連接於第1配線，源極及汲極中之另一者連接於第4配線，閘極連接於接地電壓配線；及第3NMOS電晶體，其源極及汲極中之一者連接於第2配線，上述源極及汲極中之另一者連接於第4配線，閘極連接於接地電壓配線。由ESD產生之放電電流自端子流向接地電壓配線時，自第1配線經由第1NMOS電晶體及第3配線到達接地電壓配線之第1電流路徑的電阻值，高於自第1配線經由第2NMOS電晶體及第4配線到達接地電壓配線之第2電流路徑的電阻值。
以下，參照附圖對實施形態進行說明。進行該說明時，於所有圖中對共通之部分標註共通之參照符號。 1.第1實施形態 對第1實施形態之半導體裝置進行說明。 1.1關於半導體裝置所具備之ESD保護電路之構成 首先，對半導體裝置所具備之ESD保護電路之構成進行說明。圖1係本實施形態之半導體裝置所具備之ESD保護電路之電路圖。 如圖1所示，半導體裝置1具備電極墊10、ESD保護電路11、及輸入緩衝器16。再者，圖1中，作為示例，示有1個電極墊10與連接於該電極墊10之ESD保護電路11及輸入緩衝器16，其他電極墊10亦具有相同之構成。 電極墊10例如為與外部機器電連接之輸入端子。半導體裝置1經由電極墊10進行各種輸入信號之擷取。再者，電極墊10之個數及配置為任意。 輸入緩衝器16將例如來自外部機器之輸入信號轉換為用來藉由內部電路(未圖示)進行處理之適當的電壓位準、時鐘等，傳輸至半導體裝置1之內部電路。輸入緩衝器16之輸入端子經由ESD保護電路11連接於電極墊10，輸出端子連接於未圖示之內部電路(例如控制電路等)。 ESD保護電路11抑制由ESD產生之高電壓脈衝(突波)施加於內部電路。具體而言，ESD保護電路11經由接地電壓配線(以下稱為“VSS配線”)、及未圖示之接地電壓端子(以下稱為“VSS墊”)向半導體裝置1之外部釋放(放電)突波。ESD保護電路11具備N通道MOS電晶體(NMOS電晶體)12及13、以及電阻元件14及15。以下，將NMOS電晶體12稱為“第1電晶體12”，將NMOS電晶體13稱為“第2電晶體13”。 第1電晶體12主要將由HBM(human body model，人體模型)產生之突波(以下稱為“HBM突波”)向半導體裝置1之外部放電，抑制HBM突波施加於內部電路。HBM係產生ESD之帶靜電物體為操作半導體裝置1或連接於半導體裝置1之外部機器之人體時之ESD的模型。第1電晶體12之源極和汲極中之任一者連接於電極墊10，源極和汲極中之任意另一者連接於VSS配線(接地)。VSS配線連接於VSS墊。第1電晶體12之閘極經由電阻元件14連接於VSS配線(接地)。另外，第1電晶體12之背閘極連接於VSS配線(接地)。即，第1電晶體12為GGNMOS(gate grounded NMOS，閘極接地NMOS)電晶體。再者，第1電晶體12之個數並不限定於1個，亦可並聯連接複數個第1電晶體12。 第2電晶體13主要將由CDM(charged device model，帶電器件模型)產生之突波(以下稱為“CDM突波”)向半導體裝置1之外部放電，抑制CDM突波施加於內部電路。CDM係半導體裝置1直接或間接地帶靜電，向外部機器放電時之ESD模型。藉由電阻元件15與第2電晶體13之組合，構成應對CDM突波之ESD保護電路。 第2電晶體13之源極和汲極中之任一者經由電阻元件15連接於電極墊10。第2電晶體13之源極或汲極中之任意另一者、閘極、及背閘極連接於VSS配線(接地)。即，第2電晶體13與第1電晶體12同樣地為GGNMOS(gate grounded NMOS)電晶體。再者，第2電晶體13之個數並不限定於1個，亦可並聯連接複數個第2電晶體13。而且，第2電晶體13亦可廢棄。 1.2關於第1電晶體之佈局 繼而，使用圖2及圖3對第1電晶體12之佈局進行說明。於以下說明中，對第1電晶體12之汲極連接於電極墊10，源極連接於VSS配線20之情形進行說明，但亦可替換第1電晶體12之源極與汲極。 圖2係本實施形態之半導體裝置所具備之電極墊10及VSS配線20之佈局圖。圖3係將圖2中之區域AR1放大之佈局圖。 如圖2所示，電極墊10與VSS配線20以沿與半導體基板平行之第1方向D1之1邊鄰接的方式配置。於電極墊10之與VSS配線20鄰接之1邊，連接有6條汲極配線22。汲極配線22將電極墊10與第1電晶體12之汲極連接。6條汲極配線22沿第1方向D1排列配置，且分別在與半導體基板平行且與第1方向D1垂直之第2方向D2上延伸。6條汲極配線22沿第1方向D1大致等間隔地配置。6條汲極配線22之配線長度大致相同。 於VSS配線20之與電極墊10鄰接之1邊，連接有7條源極配線21(21a及21b)。源極配線21(21a及21b)將VSS配線20與第1電晶體12之源極連接。7條源極配線21(21a及21b)沿第1方向D1排列配置，分別於第2方向D2上延伸。源極配線21(21a及21b)沿第1方向D1與汲極配線22交替地配置。更具體而言，於2條源極配線21(21a及21b)之間配置1條汲極配線22。藉此，源極配線21(21a及21b)之條數較之汲極配線22之條數多1條。再者，源極配線21(21a及21b)及汲極配線22之條數分別為任意。然而，源極配線21(21a及21b)之條數較之汲極配線之條數多1條。 以下，於區分在第1方向D1上配置於兩端之源極配線與其他源極配線之情形時，將位於兩端之源極配線設為21a，將其他源極配線設為21b。於本實施形態中，7條源極配線21(21a及21b)沿第1方向D1大致等間隔地配置，且以與汲極配線22之配線間隔亦分別成為大致等間隔的方式配置。另外，源極配線21a之配線長度較之源極配線21b之配線長度更長。 於圖2之示例中，在沿第1方向D1交替地配置源極配線21(21a及21b)與汲極配線22之區域設置有12個第1電晶體12。更具體而言，於第1方向D1上，於源極配線21(21a及21b)與汲極配線22之間設置有第1電晶體12之閘極(未圖示)。而且，第1電晶體12之汲極連接於汲極配線22，源極連接於源極配線21(21a及21b)。 以下，將沿第1方向D1，包含源極配線21a及2條源極配線21b與配置於其等之間的2條汲極配線22之區域設為AR1。 繼而，使用圖3對源極配線21(21a及21b)、汲極配線22、及第1電晶體12之佈局的詳細情況進行說明。 如圖3所示，於源極配線21(21a及21b)與汲極配線22之間，設置有沿第2方向D2延伸之閘極配線23。閘極配線23經由電阻元件14而將第1電晶體12之閘極與VSS配線20連接。於沿第1方向D1配置有複數個源極配線21(21a及21b)及汲極配線22之區域，沿第1方向D1，於半導體基板上設置有複數個第1電晶體12。以下，將在半導體基板之表面附近由元件分離區域包圍且設置有複數個第1電晶體之區域稱為活化區域A1。第1電晶體12之源極經由沿與半導體基板垂直之第3方向D3延伸之接觸插塞112s而連接於源極配線21(21a及21b)。同樣地，第1電晶體12之汲極經由沿第3方向D3延伸之接觸插塞112d而連接於汲極配線22，閘極經由沿第3方向D3延伸之接觸插塞112g而分別連接於閘極配線23。以下，於不特別區分接觸插塞112s、112d、及112g之情形時，表述為接觸插塞112。 更具體而言，第1電晶體12係以與鄰接之第1電晶體12共有源極區域或汲極區域的方式配置。藉此，1個汲極配線22連接有鄰接的2個第1電晶體12之汲極。同樣地，1個源極配線21b連接有鄰接的2個第1電晶體12之源極。相對於此，由於源極配線21a在第1方向D1上位於端部，故而於源極配線21a連接1個第1電晶體12之源極。另外，12個第1電晶體12之閘極共通地連接於閘極配線23。 於本實施形態中，連接於源極配線21a之接觸插塞112s之個數與連接於源極配線21b之接觸插塞112s之個數相同。即，由連接於源極配線21a之複數個接觸插塞112s產生之合成電阻值與由連接於源極配線21b之複數個接觸插塞112s產生之合成電阻值大致相同。於圖3之示例中，源極配線21a經由沿第2方向D2配置為2列的12個接觸插塞112s而連接於1個第1電晶體12之源極。源極配線21b經由沿第2方向D2配置為2列的12個接觸插塞112s而連接於2個第1電晶體12共有之源極。 汲極配線22經由沿第2方向D2配置為2列的12個接觸插塞112d而連接於2個第1電晶體12共有之源極。另外，閘極配線23經由沿第2方向D2配置為1列的6個接觸插塞112g而連接於1個第1電晶體12之閘極。再者，分別連接於源極配線21(21a及21b)、汲極配線22、及閘極配線23之接觸插塞112d及112g之個數為任意。例如，連接於源極配線21(21a及21b)之接觸插塞112s之個數與連接於汲極配線22之接觸插塞112d之個數亦可不同。另外，例如分別連接於源極配線21(21a及21b)、汲極配線22、及閘極配線23之接觸插塞112s、112d、及112g之個數亦可相同。 另外，本實施形態中之源極配線21a較之源極配線21b長。更具體而言，於源極配線21a中，將自源極配線21a與VSS配線20的連接位置(源極配線21a的端部)至源極配線21a與第1電晶體12之源極(接觸插塞112s)的連接位置之配線長度設為L1。同樣地，將源極配線21b中之配線長度設為L2。從而，配線長度L1與L2成為L1≒2(L2)之關係。即，源極配線21a之配線長度L1成為源極配線21b之配線長度L2之大致2倍。 1.3關於第1電晶體之剖面構成 繼而，對第1電晶體12之剖面構成進行說明。 圖4係沿圖3中之F3a-F3b線之剖視圖。再者，於圖4中，省略層間絕緣膜。 如圖4所示，於P型半導體基板100之表面區域，沿第1方向D1設置有沿第2方向D2延伸之複數個N+ 擴散層101(101d及101s)。N+ 擴散層101(101d及101s)作為第1電晶體12之源極或汲極發揮功能。以下，於區分N+ 擴散層101(101d及101s)之情形時，將作為第1電晶體12之源極發揮功能之N+ 擴散層設為101s，將作為汲極發揮功能之N+ 擴散層設為101d。再者，亦可於P型半導體基板100之表面區域設置P型阱，於P型阱內設置N+ 擴散層101(101d及101s)。或者，亦可於P型半導體基板100之表面區域設置N型阱，於N型阱之表面區域設置P型阱。 在半導體基板100上，沿第1方向D1設置有沿第2方向D2延伸之複數個閘極絕緣膜110，且在該閘極絕緣膜110的上表面設置有閘極電極111。閘極絕緣膜110及其上表面之閘極電極111作為第1電晶體12之閘極發揮功能。而且，N+ 擴散層101s經由接觸插塞112s而與配線層113s電連接。同樣地，N+ 擴散層101d經由接觸插塞112d而與配線層113d電連接。另外，閘極電極111經由接觸插塞112g而與配線層113g電連接。連接於閘極電極111的配線層113g作為例如閘極配線23發揮功能。以下，於不特別區分配線層113s、113d、及113g之情形時，表述為配線層113。接觸插塞112係使用例如W(鎢)、Cu(銅)、Al(鋁)、或半導體等導電性材料而形成。配線層113係使用例如W、Cu、或Al等而形成。 配線層113s經由接觸插塞114s而與配線層115s電連接。同樣地，配線層113d經由接觸插塞114d而與配線層115d電連接。配線層115s作為例如源極配線21a及21b發揮功能，配線層115d作為例如汲極配線22發揮功能。以下，於不特別區分接觸插塞114s及114d之情形時，表述為接觸插塞114，於不特別區分配線層115s及115d之情形時，表述為配線層115。接觸插塞114及配線層115係使用例如W、Cu、或Al等而形成。本實施形態中，作為源極配線21a發揮功能之配線層115s之配線寬度及配線高度與作為源極配線21b發揮功能之配線層115s之配線寬度及配線高度大致相同。 本實施形態中，自各第1電晶體12之源極至源極配線21(21a及21b)的電阻值大致相同。更具體而言，與接觸插塞112s同樣地，連接於源極配線21a之接觸插塞114s之個數，與連接於21b之接觸插塞114s之個數相同。即，連接於源極配線21a之複數個接觸插塞114s的合成電阻值，與連接於源極配線21b之複數個接觸插塞114s的合成電阻值大致相同。因此，自第1電晶體12之源極與接觸插塞112s的連接位置至源極配線21a與接觸插塞114s的連接位置之電流路徑的電阻值，和自第1電晶體12之源極與接觸插塞112s的連接位置至源極配線21b與接觸插塞114s的連接位置之電流路徑的電阻值大致相同。 再者，本實施形態中，各第1電晶體12之導通電阻大致相同。更具體而言，連接於源極配線21a之第1電晶體12之導通電阻，與連接於源極配線21b之第1電晶體12之導通電阻大致相同。即，各第1電晶體12之閘極尺寸(閘極寬、閘極長)大致相同。再者，自各第1電晶體12之N+ 擴散層101s之閘極端至接觸插塞112s的距離大致相同。同樣地，自各第1電晶體12之N+ 擴散層101d之閘極端至接觸插塞112d的距離大致相同。 再者，連接於1個N+ 擴散層101(101d及101s)之接觸插塞112(112d及112s)之個數，與接觸插塞114(114d及114s)之個數可相同，亦可不同。另外，接觸插塞112(112d及112s)與接觸插塞114(114d及114s)的接觸尺寸(插塞的直徑)可相同，亦可不同。 再者，於圖4之例中，對源極配線21(21a及21b)及汲極配線22與閘極配線23形成於不同的配線層之情形時進行了說明，但亦可形成於相同的配線層。而且，源極配線21(21a及21b)與汲極配線22亦可形成於不同的配線層。 而且，於圖4之示例中，對配線層115(115d及115s)作為源極配線21(21a及21b)及汲極配線22發揮功能之情形時進行了說明，但作為源極配線21(21a及21b)及汲極配線22發揮功能之配線層並無特別限定。例如亦可於配線層113設置源極配線21(21a及21b)及汲極配線22。另外，例如亦可於配線層115之上層設置配線層，於該配線層設置源極配線21(21a及21b)及汲極配線22。即，介置於源極配線21(21a及21b)及汲極配線22與N+ 擴散層101(101d及101s)之間的配線層的數量並無特別限定。 1.4關於由HBM突波產生之放電電流之電流路徑 繼而，返回至圖3，對由HBM突波產生之放電電流之電流路徑進行說明。 如圖3所示，將自汲極配線22經由第1電晶體12流向源極配線21a之放電電流設為I1，將流向源極配線21b之放電電流設為I2。從而，由於於源極配線21a連接有1個第1電晶體12，故而電流I1自源極配線21a流向VSS配線20。相對於此，由於於源極配線21b連接有2個第1電晶體12，故而電流I2之大致2倍的電流自源極配線21b流向VSS配線20。 於源極配線21a及21b中，將配線長度L1及L2之配線電阻值分別設為R1及R2。從而，具有L1≒2(L2)之關係，故而配線電阻值R1及R2成為R1≒2(R2)之關係。 另外，若於源極配線21a及21b中，將因流動放電電流引起之電位上升設為ΔV1及ΔV2，則分別如以下所示。 ΔV1＝(I1)∙(R1)≒(I1)∙2(R2) ΔV2＝2(I2)∙(R2) 此處，源極配線21a及21b共通地連接於VSS配線20，故而ΔV1＝ΔV2。故而，I1≒I2。即，於各第1電晶體12中流動電流值大致相同之放電電流。此時，於源極配線21b中流動源極配線21a之大致2倍的電流。 1.5關於本實施形態之效果 只要為本實施形態之構成，則可提供能夠提高ESD耐受性之半導體裝置。以下對本效果進行說明。 於使用GGNMOS電晶體作為ESD保護元件之情形時，為了抑制因突波(放電電流)而導致GGNMOS電晶體被破壞，多數情況下將複數個GGNMOS電晶體並聯連接來減少施加於1個GGNMOS電晶體之負載(電流)。該情形時，必須以放電電流均勻地流動至所有的GGNMOS電晶體的方式佈局GGNMOS電晶體，使電荷(電流)不會集中於1個GGNMOS電晶體。 故而，於本實施形態之構成中，在電極墊10與VSS配線20之間，沿電極墊10與VSS配線20相互對向之方向(第1方向D1)設置有複數個第1電晶體12(GGNMOS電晶體)。第1電晶體12以與鄰接之第1電晶體12共有源極或汲極的方式配置。將VSS配線20與第1電晶體12之源極連接之源極配線21(21a及21b)和將電極墊10與第1電晶體12之汲極連接之汲極配線22係以1個汲極配線22位於2個源極配線21(21a及21b)之間的方式沿第1方向D1交替地配置。而且，於第1方向D1上，在位於兩端之源極配線21a連接1個第1電晶體12之源極，在另一個源極配線21b連接2個第1電晶體12之源極。 此時，連接於源極配線21a之第1電晶體12、以及複數個接觸插塞112s及114s之配置係以與連接於源極配線21b之第1電晶體12、以及複數個接觸插塞112s及114s之配置變成大致相同的方式佈局。而且，以源極配線21a之配線長度L1，更具體而言，係源極配線21a的自源極配線21a與VSS配線20的連接位置至源極配線21a與第1電晶體12之源極的連接位置之配線長度L1變成源極配線21b之配線長度L2之大致2倍的方式佈局。 藉此，於由HBM突波產生之放電電流自電極墊10流向VSS配線20之情形時，自汲極配線22經由第1電晶體12及源極配線21a到達VSS配線20之電流路徑的電阻值高於自汲極配線22經由第1電晶體12及源極配線21b到達VSS配線20之電流路徑的電阻值。更具體而言，自汲極配線22經由第1電晶體12到達源極配線21a之電流路徑的電阻值係與自汲極配線22經由第1電晶體12到達源極配線21b之電流路徑的電阻值大致相同。而且，源極配線21a之配線長度L1之配線電阻值R1成為源極配線21b之配線長度L2之配線電阻值R2之大致2倍的電阻值。 結果，以源極配線21a中之由放電電流產生之電位上升與源極配線21b中之由放電電流產生之電位上升大致相同的方式，流經源極配線21a之放電電流的電流值成為流經源極配線21b之放電電流的電流值之大致1/2。即，連接於源極配線21a之1個第1電晶體12中流動之放電電流I1與連接於源極配線21b之2個第1電晶體12中分別流動之放電電流I2成為大致相同的電流值。藉此，所有之第1電晶體12中流動之電流值變得大致相等，能夠抑制電荷(電流)集中於1個第1電晶體12而破壞第1電晶體。故而，能夠提高半導體裝置的ESD耐受性。 而且，由於ESD耐受性提高，故而能夠削減並聯連接之第1電晶體12之個數。藉此，能夠縮小芯片面積。 再者，於本實施形態中，對配線長度L1及L2不同之情形進行了說明，但並不限定於此。配線電阻值R1為配線電阻值R2之大致2倍即可。例如，亦可將配線長度L1及L2設為大致相同長度，將源極配線21b之配線寬度(或配線高度)設為源極配線21a之配線寬度(或配線高度)之大致2倍。 2.第2實施形態 繼而，對第2實施形態之半導體裝置進行說明。第2實施形態中，於第1電晶體12之N+ 擴散層101s中，自第1電晶體12之閘極至連接於源極配線21a之接觸插塞112s的距離與自第1電晶體12之閘極至連接於源極配線21b之接觸插塞112s的距離不同。即，對第1電晶體12之源極的電阻值不同之情形進行說明。以下，僅對與第1實施形態不同的方面進行說明。 2.1關於第1電晶體之佈局 首先，使用圖5及圖6對第1電晶體12之佈局進行說明。圖5係本實施形態之半導體裝置所具備之電極墊10及VSS配線20之佈局圖。圖6係將圖5中之區域AR2放大之佈局圖。 如圖5所示，於本實施形態中，源極配線21a及源極配線21b之配線長度為大致相同長度。另外，第1方向D1上之源極配線21a與汲極配線22之配線間隔大於源極配線21b與汲極配線22之配線間隔。以下，於圖5中，將沿第1方向D1，包含源極配線21a及2條源極配線21b與配置於其等之間的2條汲極配線22之區域設為AR2。 繼而，使用圖6對區域AR2之佈局的詳細情況進行說明。 如圖6所示，本實施形態中之源極配線21a與閘極配線23之間的距離長於源極配線21b與閘極配線23之間的距離。更具體而言，於第1電晶體12之N+ 擴散層101s中，將自第1電晶體12之閘極端至連接於源極配線21a之接觸插塞112s的距離(以下稱為“擴散層距離”)設為L3，將至連接於源極配線21b之接觸插塞112s之擴散層距離設為L4。而且，以擴散層距離L3及L4成為L3≒2(L4)之關係的方式佈局。即，連接於源極配線21a之源極之擴散層距離L3為連接於源極配線21b之源極之擴散層距離L4之大致2倍。 另外，各第1電晶體12之N+ 擴散層101d的自閘極端至接觸插塞112d的距離大致相同。 2.2關於第1電晶體之剖面構成 繼而，對第1電晶體12之剖面構成進行說明。 圖7係沿圖6中之F6a-F6b線之剖視圖。再者，於圖7中省略層間絕緣膜。 如圖7所示，將N+ 擴散層101s之擴散層距離L3之擴散層電阻值(以下稱為“源極電阻值”)設為R3，將擴散層距離L4之源極電阻值設為R4。從而，擴散層距離L3與L4具有L3≒2(L4)之關係，故而源極電阻值R3與R4具有R3≒2(R4)之關係。即，源極電阻值R3為源極電阻值R4之大致2倍。 再者，本實施形態中，與第1實施形態同樣地，連接於源極配線21a及21b之接觸插塞112s或接觸插塞114s的數量分別相同。 2.3關於由HBM突波產生之放電電流之電流路徑 繼而，返回至圖6，對由HBM突波產生之放電電流之電流路徑進行說明。 如圖6所示，若將連接於源極配線21a之第1電晶體12之源極的電位上升設為ΔV3，將連接於源極配線21b之第1電晶體12之源極的電位上升設為ΔV4，則分別如以下所示。 ΔV3＝(I1)∙(R3)≒(I1)∙2(R4) ΔV4＝2(I2)∙(R4) 本實施形態中，自第1電晶體12之源極經由源極配線21a到達VSS配線20之電流路徑的電阻值與自第1電晶體12之源極經由源極配線21b到達VSS配線20之電流路徑的電阻值大致相同。即，源極配線21a與源極配線21b之配線電阻值大致相同，連接於源極配線21a之複數個接觸插塞112s的合成電阻值及複數個接觸插塞114s的合成電阻值與連接於源極配線21b之複數個接觸插塞112s的合成電阻值及複數個接觸插塞114s的合成電阻值大致相同。該情形時，ΔV3＝ΔV4。故而，I1≒I2。即，於各第1電晶體12中流動電流值大致相同之放電電流。 2.4關於本實施形態之效果 只要為本實施形態之構成，則能獲得與第1實施形態相同的效果。 再者，本實施形態中，對源極電阻值R3為源極電阻值R4之大致2倍之情形進行了說明，但並不限定於此。只要連接於源極配線21a之第1電晶體12之導通電阻為連接於源極配線21b之第1電晶體12之導通電阻之大致2倍即可。例如，在連接於源極配線21a之第1電晶體12與連接於源極配線21b之第1電晶體12中，於N+ 擴散層101d中自第1電晶體12之閘極端至汲極配線22的距離亦可不同。即，連接於源極配線21a之第1電晶體12之汲極的電阻值與連接於源極配線21b之第1電晶體12之汲極的電阻值亦可不同。 3.第3實施形態 繼而，對第3實施形態之半導體裝置進行說明。第3實施形態中，連接於源極配線21a之接觸插塞112s之個數與連接於源極配線21b之接觸插塞112s之個數不同。即，對連接於源極配線21a之複數個接觸插塞112s的合成電阻值與連接於源極配線21b之複數個接觸插塞112s的合成電阻值不同之情形進行說明。以下，僅對與第1及第2實施形態不同的方面進行說明。 3.1關於第1電晶體之佈局 首先，使用圖8及圖9對第1電晶體12之佈局進行說明。圖8係本實施形態之半導體裝置所具備之電極墊10及VSS配線20之佈局圖。圖9係將圖8中之區域AR3放大之佈局圖。 如圖8所示，本實施形態中，源極配線21a及源極配線21b之配線長度大致相同。另外，第1方向D1上之源極配線21a與汲極配線22之配線間隔和源極配線21b與汲極配線22之配線間隔大致相同。以下，於圖8中，將沿第1方向D1，包含源極配線21a及2條源極配線21b與配置於其等之間的2條汲極配線22之區域設為AR3。 繼而，使用圖9對區域AR3之佈局的詳細情況進行說明。 如圖9所示，本實施形態中，將連接於源極配線21a之接觸插塞112s之個數設為N(N為1以上的自然數)，將連接於源極配線21b之接觸插塞112s之個數設為2N。即，將連接於源極配線21b之接觸插塞112s之個數設為連接於源極配線21a之接觸插塞112s之個數的2倍。於圖9之示例中，源極配線21a經由沿第2方向D2配置為1列的6個(N＝6)接觸插塞112s而連接於第1電晶體12之源極。源極配線21b經由沿第2方向D2配置為2列的12個(2N＝12)接觸插塞112s而連接於第1電晶體12之源極。 3.2關於第1電晶體之剖面構成 繼而，對第1電晶體12之剖面構成進行說明。 圖10係沿圖9中之F9a-F9b線之剖視圖。再者，於圖10中省略層間絕緣膜。 如圖10所示，在將連接於源極配線21(21a及21b)的配線層113s與N+ 擴散層101s連接之接觸插塞112s中，將接觸插塞112s與N+ 擴散層101s界面的接觸電阻、及接觸插塞112s的電阻合併所得的電阻值設為接觸電阻值Rc。從而，連接於源極配線21a之N個接觸插塞112s的合成電阻值R5成為R5＝(Rc)/N。另外，連接於源極配線21b的2N個接觸插塞112s的合成電阻值R6成為R6＝(Rc)/2N。即，合成電阻值R5為合成電阻值R6之大致2倍。 另外，與第1實施形態同樣地，各第1電晶體12之擴散層距離大致相同。 3.3關於由HBM突波產生之放電電流之電流路徑 繼而，返回至圖9，對由HBM突波產生之放電電流之電流路徑進行說明。 如圖9所示，若將連接於源極配線21a之N個接觸插塞112s中之電位上升設為ΔV5，將連接於源極配線21b的2N個接觸插塞112s中之電位上升設為ΔV6，則分別如以下所示。 ΔV5＝(I1)∙(R5)＝(I1)∙(Rc)/N ΔV6＝2(I2)∙(R6)＝(I2)∙(Rc)/N 本實施形態中，源極配線21a與源極配線21b之配線電阻值大致相同，連接於源極配線21a之第1電晶體12之擴散層距離與連接於源極配線21b之第1電晶體之擴散層距離大致相同。該情形時，ΔV5＝ΔV6。故而，I1≒I2。即，於各第1電晶體12中流動電流值大致相同之放電電流。 3.4關於本實施形態之效果 只要為本實施形態之構成，則能獲得與第1及第2實施形態相同的效果。 再者，本實施形態中，對連接於源極配線21a及21b之接觸插塞112s之個數分別不同之情形進行了說明，但並不限定於此。只要連接於源極配線21a之複數個接觸插塞112s的合成電阻值R5為連接於源極配線21b之複數個接觸插塞112s的合成電阻值R6之大致2倍即可。例如亦可連接於源極配線21a及21b之接觸插塞112s之個數相同，連接於源極配線21a之接觸插塞112s的接觸電阻值Rc1與連接於源極配線21b之接觸插塞112s的接觸電阻值Rc2不同。該情形時，以成為Rc1≒2(Rc2)之關係的方式設定接觸電阻值Rc1及Rc2。更具體而言，例如使連接於源極配線21a之接觸插塞112s的接觸尺寸小於連接於源極配線21b之接觸插塞112s的接觸尺寸。 而且，亦可以連接於源極配線21a及21b之接觸插塞112s之個數及接觸電阻值Rc大致相同，連接於源極配線21a之複數個接觸插塞114s的合成電阻成為連接於源極配線21b之複數個接觸插塞114s的合成電阻值的2倍的方式，設置接觸插塞114s。 4.第4實施形態 繼而，對第4實施形態之半導體裝置進行說明。第4實施形態中，對輸入輸出端子中之ESD保護電路之佈局進行說明。以下，僅對與第1至第3實施形態不同之方面進行說明。 4.1關於半導體裝置中之ESD保護電路之構成 首先，對半導體裝置中之ESD保護電路之構成進行說明。圖11係本實施形態之半導體裝置所具備之ODT電路、OCD電路、及ESD保護電路之電路圖。 如圖11所示，半導體裝置1具備電極墊30、ODT(on die termination，片內終結器)電路31、OCD(off chip driver，片外驅動器)電路32、預驅動器電路45、ESD保護電路33、及輸入緩衝器16。再者，圖11中，作為示例，示有1個電極墊30及連接於該電極墊30的電路構成，其他電極墊30亦具有相同之構成。 電極墊30係例如與外部機器電連接之輸入輸出端子。半導體裝置1經由電極墊30進行各種信號(例如資料、位址信號、命令等)之輸入輸出。再者，電極墊30之個數及配置為任意。 ODT電路31係在與外部機器的信號之輸入輸出中使與外部機器之間產生之信號的反射終結的電路。ODT電路31設置於電極墊30與輸入緩衝器16之間。ODT電路31包含NMOS電晶體35、P通道MOS電晶體(PMOS電晶體)36、以及電阻元件43及44。 NMOS電晶體35係於閘極被輸入信號DT1，源極和汲極中之任一者連接於電阻元件43之一端，源極或汲極中之任意另一者連接於VSS配線(接地)。NMOS電晶體35作為用來對應於信號DT1而連接VSS配線與電阻元件43之第1開關元件發揮功能。 電阻元件43之另一端連接於將電極墊30與輸入緩衝器16連接的配線、及電阻元件44之一端。 PMOS電晶體36係於閘極輸入信號DT2，源極和汲極中之任一者連接於電源電壓VCC1之電源電壓配線(被施加電源電壓VCC1)，源極或汲極中之任意另一者連接於電阻元件44之另一端。電源電壓VCC1之電源電壓配線連接於電源電壓VCC1用電源端子。PMOS電晶體36作為對應於信號DT2而用於連接施加有電源電壓VCC1之電壓配線(電源電壓配線)與電阻元件44之第2開關元件發揮功能。 於使ODT電路31導通之情形時，將信號DT1設為“H”位準，將信號DT2設為“L”位準。 OCD電路32作為輸出信號時之驅動器發揮功能。另外，本實施形態中之OCD電路32主要具有作為針對HBM突波之ESD保護電路的功能。OCD電路32包含NMOS電晶體37及PMOS電晶體40。 NMOS電晶體37之源極和汲極中之任一者連接於將電極墊30與輸入緩衝器16連接的配線，源極或汲極中之任意另一者連接於VSS配線(接地)。NMOS電晶體37之閘極連接於預驅動器電路45。NMOS電晶體37於自預驅動器電路45對閘極施加“H”位準的信號時成為導通狀態。該情形時，OCD電路32對電極墊30施加接地電壓VSS。 PMOS電晶體40之源極和汲極中之任一者連接於將電極墊30與輸入緩衝器16連接的配線，源極或汲極中之任意另一者連接於VCC2配線。PMOS電晶體40之閘極連接於預驅動器電路45。PMOS電晶體40當自預驅動器電路45對其閘極施加“L”位準之信號時成為導通狀態。該情形時，OCD電路32對電極墊30施加電壓VCC2。 OCD電路32之NMOS電晶體37及PMOS電晶體40作為ESD保護元件發揮功能。具體而言，例如於信號CD1處於“H”位準之情形時，NMOS電晶體37之閘極經由NMOS電晶體38而連接於VSS配線。故而，NMOS電晶體37成為與GGNMOS電晶體相同的狀態。因此，HBM突波經由NMOS電晶體37放電。另外，HBM突波主要經由NMOS電晶體37放電，但一部分亦經由PMOS電晶體40放電。該情形時，HBM突波經由PMOS電晶體40、VCC2配線、及連接於VCC2配線(或VCC2墊)之穩定化電容(未圖示)而向VSS配線放電。 以下，將OCD電路32之NMOS電晶體37稱為第3電晶體37，將PMOS電晶體40稱為第4電晶體40。 預驅動器電路45對OCD電路32供給所需的電壓。預驅動器電路45包含NMOS電晶體38及39、以及PMOS電晶體41及42。 NMOS電晶體38之源極和汲極中之任一者連接於NMOS電晶體37之閘極及PMOS電晶體41之源極和汲極中之任一者。NMOS電晶體38之源極或汲極中之任意另一者連接於VSS配線，且閘極被輸入信號CD1。 PMOS電晶體41之源極或汲極中之任意另一者連接於電源電壓VCC2之電源電壓配線(以下稱為“VCC2配線”)，即被施加電源電壓VCC2，閘極被輸入信號CD1。VCC2配線連接於電源電壓VCC2用電源端子(以下稱為“VCC2墊”)，由外部機器供給電源電壓VCC2。NMOS電晶體38及PMOS電晶體41作為OCD電路32中之第1預驅動器電路發揮功能。於信號CD1為“L”位準之情形時，PMOS電晶體41成為導通狀態，NMOS電晶體38成為斷開狀態。結果，NMOS電晶體37之閘極被施加“H”位準，NMOS電晶體37成為導通狀態。 NMOS電晶體39之源極和汲極中之任一者連接於PMOS電晶體40之閘極及PMOS電晶體42之源極和汲極中之任一者。NMOS電晶體39之源極或汲極中之任意另一者連接於VSS配線，閘極被輸入信號CD2。 PMOS電晶體42之源極或汲極中之任意另一者連接於VCC2配線，閘極被輸入信號CD2。NMOS電晶體39及PMOS電晶體42作為OCD電路32中之第2預驅動器電路發揮功能。於信號CD2為“H”位準之情形時，PMOS電晶體42成為斷開狀態，NMOS電晶體39成為導通狀態。結果，PMOS電晶體40之閘極被施加“L”位準，PMOS電晶體40成為導通狀態。 於自電極墊30對外部機器輸出“L”位準之情形時，將信號CD1及信號CD2設為“L”位準，於輸出“H”位準之情形時，將信號CD1及信號CD2設為“H”位準。另外，於不輸出信號之情形時，將信號CD1設為“H”位準，將信號CD2設為“L”位準。 ESD保護電路33包含NMOS電晶體13及電阻元件15。ESD保護電路33主要作為CDM突波應對用ESD保護電路發揮功能。 4.2關於第3及第4電晶體之佈局 繼而，使用圖12至圖14對第3電晶體37及第4電晶體40之佈局進行說明。於以下說明中，對第3電晶體37及第4電晶體40之汲極連接於電極墊30，第3電晶體37之源極連接於VSS配線50，第4電晶體40之源極連接於VCC2配線51之情形進行說明。再者，第3電晶體37或第4電晶體40中之源極與汲極亦可替換。 圖12係本實施形態之半導體裝置所具備之電極墊30、VSS配線50、及VCC2配線51之佈局圖。圖13及圖14係分別將圖12中之區域AR4及區域AR5放大之佈局圖。 如圖12所示，電極墊30與VSS配線50以沿第1方向D1之1邊鄰接的方式配置。同樣地，VCC2配線51以沿第1方向D1，與電極墊30之另一邊鄰接的方式配置。即，沿第2方向D2，於VSS配線50與VCC2配線51之間配置有電極墊30。 本實施形態中之電極墊30係於與VSS配線50鄰接之1邊連接有6條第1汲極配線53，於與VCC2配線51鄰接之1邊連接有6條第2汲極配線56。 第1汲極配線53將電極墊30與第3電晶體37之汲極連接。6條第1汲極配線53沿第1方向D1排列配置，且分別沿第2方向D2延伸。6條第1汲極配線53沿第1方向D1大致等間隔地配置。6條第1汲極配線53之配線長度大致相同。 第2汲極配線56將電極墊30與第4電晶體40之汲極連接。6條第2汲極配線56沿第1方向D1排列配置，且分別沿第2方向D2延伸。6條第2汲極配線56沿第1方向D1大致等間隔地配置。6條第2汲極配線56之配線長度大致相同。 VSS配線50係與第1實施形態同樣地，於與電極墊30鄰接之1邊連接有7條第1源極配線52(52a及52b)。第1源極配線52(52a及52b)將VSS配線50與第3電晶體37之源極連接。7條第1源極配線52(52a及52b)沿第1方向D1排列配置，且分別沿第2方向D2延伸。第1汲極配線53與第1源極配線52(52a及52b)沿第1方向D1交替地配置。以下，於區分在第1方向D1上配置於兩端之第1源極配線與其他第1源極配線之情形時，將位於兩端之第1源極配線設為52a，將其他第1源極配線設為52b。本實施形態中，與第1實施形態同樣地，7條第1源極配線52(52a及52b)沿第1方向D1大致等間隔地配置，且以與第1汲極配線53之配線間隔亦分別成為大致等間隔的方式配置。另外，第1源極配線52a之配線長度較之第1源極配線52b長。 於VCC2配線51之與電極墊30鄰接之1邊，連接有7條第2源極配線55(55a及55b)。第2源極配線55(55a及55b)將VCC2配線51與第4電晶體40之源極連接。7條第2源極配線55(55a及55b)沿第1方向D1排列配置，且分別沿第2方向D2延伸。第2汲極配線56與第2源極配線55(55a及55b)沿第1方向D1交替地配置。以下，於區分在第1方向D1上配置於兩端之第2源極配線與其他第2源極配線之情形時，將位於兩端之第2源極配線設為55a，將其他第2源極配線設為55b。本實施形態中，7條第2源極配線55(55a及55b)沿第1方向D1大致等間隔地配置，且以與第2汲極配線56之配線間隔亦分別成為大致等間隔的方式配置。另外，第2源極配線55a之配線長度較之第2源極配線55b長。 再者，第1源極配線52(52a及52b)、第2源極配線55(55a及55b)、第1汲極配線53、及第2汲極配線56之條數分別為任意。例如第1汲極配線53之條數與第2汲極配線56之條數亦可不同。然而，第1源極配線52(52a及52b)之條數較之第1汲極配線53之條數多1條，第2源極配線55(55a及55b)之條數較之第2汲極配線56之條數多1條。 於圖12之示例中，在沿第1方向D1交替地配置第1源極配線52(52a及52b)與第1汲極配線53之區域設置有12個第3電晶體37。另外，在交替地配置第2源極配線55(55a及55b)與第2汲極配線56之區域設置有12個第4電晶體40。 以下，將沿第1方向D1，包含第1源極配線52a、2條第1源極配線52b及配置於其等之間的2條第1汲極配線53之區域設為AR4。另外，將包含第2源極配線55a、2條第2源極配線55b、及配置於其等之間的2條第2汲極配線56之區域設為AR5。 繼而，使用圖13對區域AR4之佈局的詳細情況進行說明。 如圖13所示，本實施形態中之第1源極配線52(52a及52b)、第1汲極配線53、第1閘極配線54、及第3電晶體37之配置與第1實施形態之圖3相同。即，只要將源極配線21(21a及21b)替換為第1源極配線52(52a及52b)，將汲極配線22替換為第1汲極配線53，將閘極配線23替換為第1閘極配線54，將第1電晶體12替換為第3電晶體37即可。第1閘極配線54將第3電晶體37之閘極與NMOS電晶體38及PMOS電晶體41之汲極連接。 與第1實施形態同樣地，本實施形態中之第1源極配線52a較之第1源極配線52b長。更具體而言，於第1源極配線52a中，將自第1源極配線52a與VSS配線50的連接位置(第1源極配線52a的端部)至第1源極配線52a與第3電晶體37之源極(接觸插塞112s)的連接位置之配線長度設為L7。同樣地，將第1源極配線52b之配線長度設為L8。而且，以配線長度L7與L8成為L7≒2(L8)之關係的方式佈局。即，第1源極配線52a之配線長度L7成為第1源極配線52b之配線長度L8之大致2倍。 繼而，使用圖14對區域AR5之佈局的詳細情況進行說明。 如圖14所示，本實施形態中之第2源極配線55(55a及55b)、第2汲極配線56、第2閘極配線57、及第4電晶體40係與圖13中之第1源極配線52(52a及52b)、第1汲極配線53、第1閘極配線54、及第3電晶體37於第2方向D2上左右對稱地配置。第2閘極配線57將第4電晶體40之閘極與NMOS電晶體39及PMOS電晶體42之汲極連接。於沿第1方向D1配置有複數個第2源極配線55(55a及55b)及第2汲極配線56之區域，沿第1方向D1，在半導體基板上設置有複數個第4電晶體40。以下，將在半導體基板之表面附近由元件分離區域包圍且設置有複數個第4電晶體之區域稱為活化區域A2。 與第1源極配線52(52a及52b)之情形同樣地，第2源極配線55a較之第2源極配線55b長。更具體而言，於第2源極配線55a中，將自第2源極配線55a與VCC2配線51的連接位置(第2源極配線55a的端部)至第2源極配線55a與第4電晶體40之源極(接觸插塞112s)的連接位置之配線長度設為L9。同樣地，將第2源極配線55b之配線長度設為L10。而且，以配線長度L9與L10成為L9≒2(L10)之關係的方式佈局。即，第2源極配線55a之配線長度L9成為第2源極配線55b之配線長度L10之大致2倍。 4.3關於第3及第4電晶體之剖面構成 繼而，對第1電晶體12之剖面構成進行說明。 圖15係沿圖13及圖14中之F13a-F13b線及F14a-F14b之剖視圖。再者，於圖15中省略層間絕緣膜。另外，於圖15中，為了簡化說明，將沿F13a-F13b之剖面與沿F14a-F14b之剖面沿第1方向D1並列表示，但於實際之佈局中，第3電晶體37及第4電晶體40亦可不沿第1方向D1配置。 如圖15所示，活化區域A1中之第3電晶體37之剖面構成與第1實施形態之圖4相同。經由接觸插塞112g連接於閘極電極111的配線層113g作為例如第1閘極配線54發揮功能。經由接觸插塞112s、配線層113s、及接觸插塞114s連接於N+ 擴散層101s的配線層115s作為例如第1源極配線52a發揮功能。同樣地，經由接觸插塞112d、配線層113d、及接觸插塞114d連接於N+ 擴散層101d的配線層115d作為例如第1汲極配線53發揮功能。 於活化區域A1，在半導體基板100之表面區域設置P+ 擴散層區域102pw，且經由接觸插塞112pw、配線層113pw、及接觸插塞114pw連接於配線層115pw。連接於P+ 擴散層區域102pw的配線層115pw作為用來對半導體基板100(活化區域A1)賦予電位的阱配線發揮功能。 另外，於活化區域A2設置有N型阱103。於N型阱103之表面區域，設置有作為第4電晶體40之源極發揮功能之複數個P+ 擴散層102s、及作為汲極發揮功能之複數個P+ 擴散層102d。於N型阱103上，沿第1方向D1設置有沿第2方向D2延伸之複數個閘極絕緣膜110，且在該閘極絕緣膜110的上表面設置有閘極電極111。閘極絕緣膜110及閘極電極111作為第4電晶體40之閘極發揮功能。經由接觸插塞112g連接於閘極電極111的配線層113g作為例如第2閘極配線57發揮功能。經由接觸插塞112s、配線層113s、及接觸插塞114s連接於P+ 擴散層102s之配線層115s作為例如第2源極配線55(55a及55b)發揮功能。同樣地，經由接觸插塞112d、配線層113d、及接觸插塞114d連接於P+ 擴散層102d的配線層115d作為例如第2汲極配線56發揮功能。 於N型阱103之表面區域設置N+ 擴散層區域101nw，且經由接觸插塞112nw、配線層113nw、及接觸插塞114nw連接於配線層115nw。連接於N+ 擴散層區域101nw的配線層115nw作為用來對N型阱103賦予電位的阱配線發揮功能。 本實施形態中，與第1實施形態同樣地，連接於第1源極配線52a之接觸插塞112s及接觸插塞114s之個數與連接於第1源極配線52b之接觸插塞112s及接觸插塞114s之個數相同。另外，連接於第1源極配線52a之接觸插塞112s及接觸插塞114s的接觸尺寸與連接於第1源極配線52b之接觸插塞112s及接觸插塞114s的接觸尺寸大致相同。即，連接於第1源極配線52a之複數個接觸插塞112s及114s的合成電阻值與連接於第1源極配線52b之複數個接觸插塞112s及114s的合成電阻值大致相同。分別連接於第2源極配線55a及55b之接觸插塞112s及114s亦同樣。 另外，連接於第1源極配線52a之第3電晶體37之導通電阻與連接於52b之第3電晶體37之導通電阻大致相同。連接於第2源極配線55a及55b之第4電晶體40之導通電阻亦同樣。 另外，作為第1源極配線52a發揮功能之配線層115s之配線寬度及配線高度與作為第1源極配線52b發揮功能之配線層115s之配線寬度及配線高度大致相同。同樣地，作為第2源極配線55a發揮功能之配線層115s之配線寬度及配線高度與作為第2源極配線55b發揮功能之配線層115s之配線寬度及配線高度大致相同。 再者，第3電晶體37與第4電晶體40之個數亦可不同。另外，第3電晶體37與第4電晶體40之導通電阻亦可不同。而且，第3電晶體37之源極與第1源極配線52(52a及52b)之間之源極電阻值亦可和第4電晶體40之源極與第2源極配線55(55a及55b)之間之源極電阻值不同。另外，第1源極配線52(52a及52b)之配線寬度及配線高度與第2源極配線55(55a及55b)之配線寬度及配線高度亦可不同。 而且，第1源極配線52(52a及52b)、第1汲極配線53、第1閘極配線54、第2源極配線55(55a及55b)、第2汲極配線56、及第2閘極配線57亦可分別形成於不同的配線層。 4.4關於由HBM突波產生之放電電流之電流路徑 繼而，返回至圖13及圖14，對由HBM突波產生之放電電流之電流路徑進行說明。 首先，對放電電流流經成為主要放電電流之電流路徑之第3電晶體37之情形進行說明。 如圖13所示，將自第1汲極配線53經由第3電晶體37流向第1源極配線52a之放電電流設為I3，將第1源極配線52b中流動之放電電流設為I4。從而，與第1實施形態之圖3同樣地，由於在第1源極配線52a連接有1個第3電晶體37，故而於第1源極配線52a中流動電流I3。相對於此，由於在第1源極配線52b連接有2個第3電晶體37，故而於第1源極配線52b中流動電流I4之大致2倍的電流。 於第1源極配線52a及52b中，將配線長度L7及L8之配線電阻值分別設為R7及R8。從而，由於具有L7≒2(L8)之關係，故而配線電阻值R7及R8成為R7≒2(R8)之關係。 另外，若於第1源極配線52a及52b中，將因流動放電電流所產生之電位上升設為ΔV7及ΔV8，則分別如以下所示。 ΔV7＝(I3)∙(R7)≒(I3)∙2(R8) ΔV8＝2(I4)∙(R8) 此處，由於ΔV7＝ΔV8，故而I3≒I4。即，於各第3電晶體37中流動電流值大致相同之放電電流。此時，於第1源極配線52b中流動第1源極配線52a之大致2倍的電流。 繼而，對放電電流流經第4電晶體40之情形進行說明。 如圖14所示，將自第2汲極配線56經由第4電晶體40流向第2源極配線55a之放電電流設為I5，將第2源極配線55b中流動之放電電流設為I6。從而，與第3電晶體37之情形同樣地，由於在第2源極配線55a連接有1個第4電晶體40，故而於第2源極配線55a中流動電流I5。相對於此，由於在第2源極配線55b連接有2個第4電晶體40，故而於第2源極配線55b中流動電流I6之大致2倍的電流。 於第2源極配線55a及55b中，將配線長度L9及L10之配線電阻值分別設為R9及R10。從而，由於具有L9≒2(L10)之關係，故而配線電阻值R9及R10成為R9≒2(R10)之關係。 另外，若於第2源極配線55a及55b中，將因流動放電電流所產生之電位上升設為ΔV9及ΔV10，則分別如以下所示。 ΔV9＝(I5)∙(R9)≒(I5)∙2(R10) ΔV10＝2(I6)∙(R10) 此處，由於ΔV9＝ΔV10，故而I5≒I6。即，於各第4電晶體40中流動電流值大致相同之放電電流。此時，於第2源極配線55b中流動第2源極配線55a之大致2倍的電流。 4.5關於本實施形態之效果 只要為本實施形態之構成，則能獲得與第1實施形態相同的效果。 再者，本實施形態中，對第1源極配線52a之配線長度與第1源極配線52b之配線長度不同，第2源極配線55a之配線長度與第2源極配線55b之配線長度不同之情形進行了說明，但並不限定於此。例如亦可組合第4實施形態與第2或第3實施形態。更具體而言，使第1源極配線52a之配線長度與第1源極配線52b之配線長度相同，使第2源極配線55a之配線長度與第2源極配線55b之配線長度相同。而且，將連接於第1源極配線52a之第3電晶體37之擴散層距離設為連接於第1源極配線52b之第3電晶體37之擴散層距離之大致2倍。同樣地，將連接於第2源極配線55a之第4電晶體40之擴散層距離設為連接於第2源極配線55b之第4電晶體40之擴散層距離之大致2倍。另外，例如，將連接於第1源極配線52a之第1接觸插塞112s之個數設為N，將連接於第1源極配線52b之第1接觸插塞112s之個數設為2N。同樣地，將連接於第2源極配線55a之第1接觸插塞112s之個數設為N，將連接於第1源極配線55b之第1接觸插塞112s之個數設為2N。 5.變化例等 上述實施形態之半導體裝置包含：第1及第2配線(22@圖3)，其連接於與外部機器連接的端子(10@圖3)；第3及第4配線(21a、21b@圖3)，其連接於接地電壓配線(20@圖3)；第1NMOS電晶體(12@圖3)，其源極及汲極中之一者連接於第1配線，源極及汲極中之另一者連接於第3配線，閘極連接於接地電壓配線；第2NMOS電晶體(12@圖3)，其源極及汲極中之一者連接於第1配線，源極及汲極中之另一者連接於第4配線，閘極連接於接地電壓配線；及第3NMOS電晶體(12@圖3)，其源極及汲極中之一者連接於第2配線，上述源極及汲極中之另一者連接於第4配線，閘極連接於接地電壓配線。由ESD產生之放電電流自端子流向接地電壓配線時，自第1配線經由第1NMOS電晶體及第3配線到達接地電壓配線之第1電流路徑的電阻值，高於自第1配線經由第2NMOS電晶體及第4配線到達接地電壓配線之第2電流路徑的電阻值。 藉由應用上述實施形態，可提供能提高ESD耐壓之半導體裝置。再者，實施形態並不限定於上述說明的方式，能進行各種變化。 例如，上述第1至第4實施形態能儘可能地組合。例如亦可對半導體裝置之輸入端子應用第1實施形態，對輸入輸出端子應用第4實施形態。 再者，上述實施形態中之所謂“連接”，亦包含在其間介置例如電晶體或電阻等其他任意物而間接地連接的狀態。 雖然對本發明之若干種實施形態進行了說明，但該等實施形態係作為示例提出，並非意圖限定發明之範圍。該等實施形態能以其他各種方式實施，能於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化係包含於發明之範圍或主旨內，同樣，包含於申請專利範圍所記載之發明及其均等的範圍內。 [相關申請案] 本申請享有將日本專利申請2016-103546號(申請日：2016年5月24日)作為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請的全部內容。
1‧‧‧半導體裝置
10、30‧‧‧電極墊
11、33‧‧‧ESD保護電路
12、13、35、37、38、39‧‧‧NMOS電晶體
14、15、43、44‧‧‧電阻元件
16‧‧‧輸入緩衝器
20、50‧‧‧接地電壓配線
21a、21b、52a、52b、55a、55b‧‧‧源極配線
22、53、56‧‧‧汲極配線
23、54、57‧‧‧閘極配線
31‧‧‧ODT電路
32‧‧‧OCD電路
36、40、41、42‧‧‧PMOS電晶體
51‧‧‧電源電壓配線
100‧‧‧半導體基板
101d、101nw、101s‧‧‧N+擴散層
102d、102pw、102s‧‧‧P+擴散層
103‧‧‧N型阱
110‧‧‧閘極絕緣膜
111‧‧‧閘極電極
112d、112g、112nw、112pw、112s、114d、114nw、114pw、 114s‧‧‧接觸插塞
113d、113g、113nw、113pw、113s、115d、115nw、115pw、 115s‧‧‧配線層
圖1係第1實施形態之半導體裝置所具備之ESD保護電路之電路圖。 圖2係第1實施形態之半導體裝置所具備之電極墊與VSS配線之佈局圖。 圖3係圖2中之區域AR1之佈局圖。 圖4係沿圖3中之F3a-F3b線之剖視圖。 圖5係第2實施形態之半導體裝置所具備之電極墊與VSS配線之佈局圖。 圖6係圖5中之區域AR2之佈局圖。 圖7係沿圖6中之F6a-F6b線之剖視圖。 圖8係第3實施形態之半導體裝置所具備之電極墊與VSS配線之佈局圖。 圖9係圖8中之區域AR3之佈局圖。 圖10係沿圖9中之F9a-F9b線之剖視圖。 圖11係第4實施形態之半導體裝置所具備之ODT電路、OCD電路、及ESD保護電路之電路圖。 圖12係第4實施形態之半導體裝置所具備之電極墊、VSS配線、及VCC2配線之佈局圖。 圖13係圖12中之區域AR4之佈局圖。 圖14係圖12中之區域AR5之佈局圖。 圖15係沿圖13中之F13a-F13b線與圖14中之F14a-F14b線之剖視圖。

Claims (5)

  1. 一種半導體裝置，其特徵在於包括：第1及第2配線，其連接於與外部機器連接之端子；第3及第4配線，其連接於接地電壓配線；第1NMOS電晶體，其源極及汲極中之一者連接於上述第1配線，上述源極及汲極中之另一者連接於上述第3配線，閘極連接於上述接地電壓配線；第2NMOS電晶體，其源極及汲極中之一者連接於上述第1配線，上述源極及汲極中之另一者連接於上述第4配線，閘極連接於上述接地電壓配線；及第3NMOS電晶體，其源極及汲極中之一者連接於上述第2配線，上述源極及汲極中之另一者連接於上述第4配線，閘極連接於上述接地電壓配線；且由ESD產生之放電電流自上述端子流向上述接地電壓配線時，自上述第1配線經由上述第1NMOS電晶體及上述第3配線到達上述接地電壓配線之第1電流路徑的電阻值為自上述第1配線經由上述第2NMOS電晶體及上述第4配線到達上述接地電壓配線之第2電流路徑的電阻值之大致2倍。
  2. 如請求項1之半導體裝置，其中將自上述第3配線中之上述第3配線與上述第1NMOS電晶體之上述源極及汲極中之上述另一者的連接位置至上述第3配線與上述接地電壓配線的連接位置之配線長度設為第1配線長度，若將自上述第4配線中之上述第4配線與上述第2NMOS電晶體之上述源極及汲極中之上述另一者的連接位置至上述第4配線與上述接地電壓配線的連接位置之配線長度設為第2配線長度，上述第1配線長度為上述第2配線長度之大致2倍。
  3. 如請求項1之半導體裝置，其更包括：第1插塞，其連接上述第3配線與上述第1NMOS電晶體之上述源極及汲極中之上述另一者；及第2插塞，其連接上述第4配線與上述第2NMOS電晶體之上述源極及汲極中之上述另一者；若將上述第1NMOS電晶體之上述源極及汲極中之上述另一者中之、自上述第1NMOS電晶體的上述閘極至上述第1插塞的距離設為第1距離，將上述第2NMOS電晶體之上述源極及汲極中之上述另一者中之、自上述第2NMOS電晶體的上述閘極至上述第2插塞的距離設為第2距離，上述第1距離為上述第2距離之大致2倍。
  4. 如請求項1之半導體裝置，其更包括：複數個第1插塞，其連接上述第3配線與上述第1NMOS電晶體之上述源極及汲極中之上述另一者；及複數個第2插塞，其連接上述第4配線與上述第2NMOS電晶體之上述源極及汲極中之上述另一者；且上述複數個第2插塞之個數為上述複數個第1插塞之個數之大致2倍。
  5. 如請求項1至4中任一項之半導體裝置，其中由ESD產生之放電電流自上述端子流向上述接地電壓配線時，上述第4配線中流動之電流值為上述第3配線中流動之電流值之大致2倍。
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