JP2002299566A - 保護回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩに搭載されているすべての端子間でＥ
ＳＤ保護を実現する。 【解決手段】 静電気放電又は電気的過剰ストレスに対
して半導体装置の内部回路を保護する保護素子を有する
保護回路において、半導体装置に内部回路１５の配線か
ら独立したバイパス配線１４を設け、該バイパス配線１
４と内部回路１５の各端子１６〜１８との間に保護素子
１１〜１３を各々接続した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置（以
下、ＬＳＩと呼ぶ）を保護する保護回路に関し、特に、
静電気放電(ＥＳＤ:electrostatic discharge)および電
気的過剰ストレス(ＥＯＳ:electrical over stress)に
対する保護回路に関するものである。

【０００２】

【従来の技術】従来の代表的なＣＭＯＳ保護回路の概略
図を図５に示す。ここでは保護素子としてＭＯＳトラン
ジスタを用いた場合を例示した。静電ストレスから保護
しようとする内部回路６１、６２の入出力端子６３、６
４に対し、この端子６３、６４と電力供給配線（ＶＤ
Ｄ）６５との間、および接地配線（ＧＮＤ）６６との間
にそれぞれＰＭＯＳＦＥＴ６７、６８とＮＭＯＳＦＥＴ
６９、７０を保護素子として接続する。また、電力供給
配線６５と接地配線６６の間にもＮＭＯＳＦＥＴ７１を
接続する。

【０００３】このように構成することで、内部回路６
１、６２が共有する電力供給配線６５もしくは接地配線
６６が存在する場合であれば、ＬＳＩに搭載されている
いかなる外部端子間に静電ストレスが印加されても、静
電放電は必ず１つ以上の保護素子を介して流れるため、
内部回路６１、６２の保護が可能となる。保護素子とし
ては、ＭＯＳＦＥＴだけには限られず、ダイオードやバ
イポーラトランジスタなどが、プロセスや回路仕様にあ
わせて用いられる。

【０００４】

【発明が解決しようとする課題】しかしながら、保護回
路を構成する保護素子は、入出力端子６３、６４と電源
供給配線６５との間、入出力端子６３、６４と接地配線
６６との間、電源供給配線６５と接地配線６６との間な
ど、必ず、保護素子（６７〜７１）を流れる電流が、電
源供給配線６５又は接地配線６６を介して流れるように
接続されている。したがって、ＬＳＩ上の全ての端子間
でＥＳＤ保護を実現するためには、少なくとも電源供給
配線６５か接地配線６６のどちらか一方が回路内で共有
化されているか、独立した電源系の間においても保護回
路が接続されている必要がある。

【０００５】例えば、異なる電源系の２つの回路ブロッ
クがあり、これら回路ブロックの任意端子間にＥＳＤス
トレスが印加された場合、２つの回路ブロックの間でい
ずれかの端子間が保護回路を介して接続されていなけれ
ば、ＥＳＤによる電流を流すことができないため、当該
回路ブロックの回路内部は、電圧が上昇して破壊され
る。

【０００６】したがって、独立した電源で構成された回
路がｎ個存在すれば、それらをつなげる保護回路は最低
ｎ−１個必要となり、さらに回路内部でもそれぞれに保
護回路が必要となる。図６はｎ＝３の場合を示す場合の
回路であり、８１〜８３は入出力端子、８４〜８６は電
源ブロック、８７〜８９は内部回路である。ここでは３
個の端子保護回路９０〜９２が、また２個のは電源ブロ
ック間保護回路９３、９４が必要となる。

【０００７】この他、ＥＳＤ電流の経路に複数の保護回
路を介在させる構成では、直列に接続された保護素子の
数が多くなるほど、ＥＳＤ電流通電中の内部電圧が高く
なり、電流経路によっては、内部回路を保護できなくな
ってしまう問題がある。

【０００８】また、電源電圧は同一でも、デジタル、ア
ナログ混載のＬＳＩにおいては、ノイズなどの影響が大
きいアナログ回路とノイズの発生源となりやすいデジタ
ル回路を異なる電源ブロックで構築する場合が多く、従
来の電源線（電源供給配線や接地配線）をＥＳＤ電流の
経路に用いる手法では、設置可能な保護素子数の増加や
ＥＳＤ電流経路の複雑化を招く問題があった。また、保
護素子を介してノイズが伝播するため、デジタル系の電
源線とアナログ系の電源線とを保護回路を介して接続す
る手法では、大きな注意を払う必要があった。

【０００９】本発明の目的は、ＥＳＤ電流だけを流すた
めのバイパス配線をＬＳＩ内部に設け、また端子毎に専
用の保護素子を搭載することで、従来の共通の電源線を
もつＬＳＩだけでなく、電源系が分割されたＬＳＩにつ
いても、ＬＳＩに搭載されているすべての端子間でＥＳ
Ｄ保護が実現できるようにした保護回路を提供すること
である。

【００１０】

【課題を解決するための手段】このために請求項１の発
明は、静電気放電又は電気的過剰ストレスに対して半導
体装置の内部回路を保護する保護素子を有する保護回路
において、前記半導体装置に前記内部回路の配線から独
立したバイパス配線を設け、該バイパス配線と前記内部
回路の各端子との間に前記保護素子を各々接続してなる
ことを特徴とする保護回路とした。

【００１１】請求項２の発明は、請求項１の発明におい
て、前記バイパス配線が接地されていることを特徴とす
る保護回路とした。

【００１２】請求項３の発明は、静電気放電又は電気的
過剰ストレスに対して半導体装置の内部回路を保護する
保護素子を有する保護回路において、接地された第１の
バイパス配線と前記内部回路から独立した電力供給線用
の第２のバイパス配線とを設け、前記第１のバイパス配
線と前記内部回路の各端子との間に第１の保護素子を各
々接続し、前記第２のバイパス配線と前記内部回路の各
端子との間に第２の保護素子を各々接続し、且つ前記第
１、第２のバイパス配線間に第３の保護素子を接続して
なることを特徴とする保護回路とした。

【００１３】請求項４の発明は、請求項２又は３の発明
において、前記接地されたバイパス配線を、前記半導体
装置の基板に接続したバイパス配線に置換してなること
を特徴とする保護回路とした。

【００１４】

【発明の実施の形態】本発明は、ＬＳＩの全ての端子
（パッド）に保護素子を接続し、これら全ての保護素子
が電位的に等価なバイパス配線に接続されることを特徴
とする。したがって、任意のパッド間にＥＳＤストレス
が印加された場合、パッド数やＥＳＤストレスの極性に
かかわらず、ＥＳＤ電流は必ず保護素子、バイパス配
線、保護素子の順に流れる。

【００１５】従来では、信号の入出力端子と内部回路に
電力を供給する電源線（電源供給配線や地配線）との間
に保護素子を接続していたため、任意の端子間にＥＳＤ
ストレスが印加されると、必ず電流は電源線を経由して
流れる必要があり、保護素子を接続している側の電源線
が複数あるとき、それらは電気的に導通している必要が
あった。

【００１６】これに対し、本発明の保護回路は、全ての
内部回路が電源線を共有する必要はなく、複数のブロッ
クを構成して各ブロックが電気的かつ物理的に分離され
ていても、保護素子を増やさずに完全なＥＳＤ保護を実
現できる点が従来と異なる。また、バイパス配線は、パ
ッケージの端子として外部に引き出す必要は無く、パッ
ケージのダイ（基板）に接続すればよい。したがって、
チップの複数箇所からダイへ接続できるため、パッケー
ジピン数の増加を伴わないでボンディングワイヤのイン
ダクタ成分によるノイズ伝播を抑制することができる。

【００１７】［第１の実施形態］図１を用いて本発明の
第１の実施形態を説明する。ＬＳＩ回路を動作せしめる
ためには、電力供給用や信号の入出力用などに複数の端
子が必要である。ＬＳＩ内部との電気的接点であるこれ
らの端子に、例えばＨＢＭ（Human Body Model)による
過剰な静電ストレスが印加されると、内部回路が破壊さ
れる。

【００１８】本実施形態では、これら、内部回路に接続
される全ての端子に、それぞれ保護素子を接続する。こ
の保護素子にはダイオード、トランジスタ、サイリスタ
など、様々な種類の素子を用いることができるが、ＬＳ
Ｉ内部の被保護回路の特性や、プロセスなどの条件によ
り選択する。

【００１９】ここでは図１に示すようなＮＭＯＳＦＥＴ
を保護素子１１、１２、１３とする場合を例示する。Ｎ
ＭＯＳＦＥＴはＣＭＯＳ回路の保護素子としては最も一
般的で、広く用いられている。ＮＭＯＳＦＥＴは、ＥＳ
Ｄストレスによる電流の導通に充分耐えられる素子サイ
ズが必要である。ソース端子とゲート端子は図１に示し
たバイパス配線１４に接続される。このバイパス配線１
４は、保護素子１１、１２、１３とのみ接続されてお
り、内部回路１５とは分離されている。保護素子１１、
１２、１３のドレイン端子は内部回路１５の端子（パッ
ド）１６、１７、１８に接続されている。１６は電源供
給端子、１７は接地端子、１８は入出力端子である。

【００２０】内部回路１５の特定の端子に正極性のＥＳ
Ｄストレス（電位）が印加され、その端子の電位が一定
の水準（通常バルクデバイスで５Ｖ〜１０Ｖ、ＳＯＩ(S
ilicon on Insulator)デバイスで２Ｖ〜５Ｖ）を超える
と、当該特定の端子にドレイン端子が接続されたＮＭＯ
ＳＦＥＴがスナップバックと呼ばれる負抵抗特性を示し
て、バイポーラトランジスタモードの動作を行い、ＥＳ
Ｄ電流を流す（逆方向保護動作）。バイポーラモードで
の素子動作抵抗を「オン抵抗」と呼ぶが、このオン抵抗
はＭＯＳＦＥＴ動作の抵抗に比べ極めて低いため、端子
の電位を固定したまま大電流を通電させ、内部回路を保
護することができる。

【００２１】一方、前記端子に負極性のＥＳＤストレス
が印加された場合、バルクデバイスでは、基板とドレイ
ンの電位関係が縦方向ダイオードのＰＮ接合と等価にな
るため、この寄生ダイオードを介してＥＳＤ電流を通電
する（順方向保護動作）。寄生ダイオードのＰＮ接合面
積はバイポーラモードでのＥＳＤ電流パス断面積よりは
るかに大きいため、一般に順方向のＥＳＤ耐性は逆方向
耐性よりも高い。

【００２２】このように、ＮＭＯＳＦＥＴでは、正負両
極性のバイアスに対してＥＳＤ電流を流すことができる
ので、図１のように、接地端子１７が接地された状態
で、例えば、入出力端子１８に正電圧のＥＳＤストレス
が印加された場合には、その入出力端子１８に接続され
ている保護素子１２がスナップバック動作して通電し
（逆方向保護動作）、電流はバイパス配線１４を経由し
て、接地端子１７に接続されている保護素子１３の順方
向保護動作で接地端子１７へ流れ（図１の破線矢印）、
内部回路１５を保護する。内部回路１５が複数の電源ブ
ロックに分かれていても、バイパス配線１４は全ての保
護素子と接続されているため、内部回路１５の端子の何
れの間にＥＳＤストレスが印加されても保護できる。

【００２３】本実施形態では、内部回路１５の任意の２
端子間にＥＳＤストレスが印加される場合、例外なく１
回の逆方向保護動作と１回の順方向保護動作によってＥ
ＳＤ電流が流れる。このため、ＥＳＤ保護動作での端子
間における電位差はこれら２種の保護動作の特性で決定
される。

【００２４】一般に、バルクデバイスの逆方向保護動作
では、スナップバック開始電圧（トリガ電圧）が保護動
作中の最大電圧となる。また、順方向保護動作では、Ｐ
Ｎ接合の電位障壁（Ｖbi）約0.6〜0.9Ｖを超えると有効
な電流が流れるため、その電圧ＶbiとＰＮ接合順方向の
オン抵抗による電圧降下分を加えた電圧が端子間の最大
電圧となる。ＥＳＤ保護動作過程では、これらの電圧に
バイパス配線１４の抵抗による電圧降下を加えた合計電
圧（ここではＶmaxと呼ぶ）以上の電圧は、内部回路の
端子間には印加されない。

【００２５】ところで、入力回路のように、端子がゲー
ト電極に接続されている場合は、ゲート酸化膜にＥＳＤ
ストレスが印加されることになるため、ゲート酸化膜耐
圧以上のＶmaxでは入力回路の保護が不可能となる。

【００２６】従来技術のように、電源ブロック間保護回
路を介してＥＳＤ電流が流れる場合、電源ブロック間保
護回路の動作に必要な電圧降下も加わるため、ゲート酸
化膜の厚さに制約が生じる。例えば、ゲート酸化膜厚が
５ｎｍとし、ストレス電圧を幅２００ｎｓのパルスで印
加した場合、約８Ｖ〜９Ｖで破壊する。バルクＮＭＯＳ
ＦＥＴのスナップバック電圧は４〜Ｖ程度であるので、
スナップバック動作がＥＳＤ保護過程で２度必要となる
と、酸化膜耐圧に対するマージンがほとんど無くなる。
したがって、従来技術ではサージ経路に介在する保護素
子が本発明に比べて多くなり、Ｖmaxのマージンが少な
くなるため、ＥＳＤ耐量が低下する。

【００２７】この第１の実施形態によれば、ＬＳＩが異
なる電源で駆動される複数の回路ブロックで構成され、
各ブロック相互が内部配線で直接接続されていない場合
であっても、全ての端子についてＥＳＤストレスからの
保護が可能である。また、いかなる端子間のＥＳＤスト
レスにおいても、ＥＳＤストレスによる電流経路には２
つの保護素子しか存在しないため、ＥＳＤ保護動作中の
保持電圧、すなわちクランプ電圧を従来技術に比べて低
く抑えることができる。また、保護素子の占有面積につ
いても、単一電源のＬＳＩに比べて増加しない。さら
に、ＥＳＤの電流経路がストレス印加端子の種類によっ
て差が無いため、ＥＳＤ耐量試験を簡略化でき、ＬＳＩ
の開発期間を短縮できる効果がある。

【００２８】なお、本実施形態では、保護素子としてＮ
ＭＯＳＦＥＴを使用したが、このＮＭＯＳＦＥＴはダイ
オードやサイリスタに置換しても同様な作用効果を得る
ことができる。また、バイパス配線１４を予め接地し、
あるいはパッケージ組み立て時に接地されるようにすれ
ば、接地と任意の端子間に印加したＥＳＤストレスから
保護できる。

【００２９】［第２の実施形態］図２を用いて本発明の
第２の実施形態を説明する。本実施形態では、端子の保
護素子としてダイオード２１〜２６を用いた。ダイオー
ドはＰＮ接合の順方向にバイアスが印加されると、シリ
コン半導体素子の場合、約0.6Ｖ〜0.9Ｖで導通状態とな
るが、逆方向のバイアスに対しては、通常１０Ｖ以上の
電圧が印加されないと電流はほとんど流れない。このよ
うな整流素子を保護素子として用いる場合は、第１の実
施形態で示したＮＭＯＳＦＥＴ保護素子のようなスナッ
プバックによるＥＳＤ保護機能は期待できない。

【００３０】そこで、図２に示したように、ダイオード
保護素子専用のバイパス配線を符号２７、２８で示す２
本とし、一方のバイパス配線２７は内部回路１５から独
立した保護素子専用の電源供給線として用い、他方のバ
イパス配線２８は保護素子専用の接地線として用いる。
さらに、これら２本のバイパス配線２７、２８の間にも
保護素子が必要となり、本実施形態ではＮＭＯＳＦＥＴ
からなる保護素子２９を接続した。他は図１と同じであ
る。

【００３１】例えば、内部回路１５の接地端子１７を基
準に、入出力端子１８に正バイアスのＥＳＤストレスが
印加されたとする。ＥＳＤ電流はダイオード２３を介し
てバイパス配線２７から保護素子２９を経由してバイパ
ス配線２８を流れ、ダイオード２６を介して内部回路１
５の接地端子１７に至る（図２の破線矢印）。

【００３２】保護素子専用のバイパス配線２７はすべて
の保護素子（ダイオード２１、２３、２５）で共通とな
っているため、内部回路１５の電源ブロックが複数存在
し、それぞれが独立した内部回路用電源線で電力を供給
する構造となっていても、すべての端子間のストレスに
対してＥＳＤ保護が可能である。バルクデバイスにおい
ては、ＮＭＯＳＦＥＴのスナップバック動作に比べて、
ダイオードの順方向特性によるＥＳＤ保護のほうが、同
じ寄生容量でより大きな耐量を実現できるため、高速デ
ータが入出力する入出力端子１８の保護に有効である。
ただ、電源線間保護用の保護素子２９が必須となるのに
加えて、２本のバイパス配線２７、２８が必要となる。

【００３３】このように、第２の実施形態によれば、高
速な信号が入出力する入出力端子１８のＥＳＤ保護に用
いられるダイオードを利用した保護回路においても、保
護回路が専用電源線としてのバイパス配線２７を具備す
ることで、第１の実施形態と同等の効果を得ることがで
きる。

【００３４】なお、本実施形態では、バイパス配線２７
に接続されるダイオード２１、２３、２５をＰＭＯＳＦ
ＥＴ（ソース端子とゲート端子をバイパス配線２７に接
続し、ドレイン端子を端子１６〜１８等に接続する）に
置換したり、バイパス配線２８に接続されるダイオード
２２、２４、２６をＮＭＯＳＦＥＴ（（ソース端子とゲ
ート端子をバイパス配線２８に接続し、ドレイン端子を
端子１６〜１８等に接続する）に置換したり、あるいは
それら両者をそれぞれ置換しても、同様の作用効果を得
ることができる。また、保護素子２９としては、スナッ
プバック特性が得られる素子であればよい。

【００３５】［第３の実施形態］図３を用いて本発明の
第３の実施形態を説明する。本実施形態では、ＳＯＩデ
バイスを内部回路１５Ａとする例を示した。バルクデバ
イスとは異なり、ＳＯＩデバイスでは素子と基板が電気
的に絶縁されているため、バルクで存在した縦方向の寄
生ダイオードが存在しない。このため、負極性のＥＳＤ
ストレスに対する耐量を確保するために、ダイオード３
１、３２、３３を図１に示したＮＭＯＳＦＥＴからなる
保護素子１１、１２、１３と並列接続した。

【００３６】このＳＯＩデバイスでは、基板が絶縁され
ているために、ＣＰＭ（Charged Package Model：パッ
ケージから充電された電荷がパッケージピンを介して放
電するストレスモデル）では素子と基板間で放電しやす
く、埋め込み酸化膜を放電電流が貫通してＬＳＩを破壊
する。

【００３７】そこで、本実施形態では、バイパス配線１
４を端子３４によりパッケージの基板接着面（ダイ）３
５に接続する。バイパス配線１４の複数箇所からダイ３
５にボンデイングしても、ダイ３５の接地には指定され
たダイアタッチピンの接地もしくは、ダイ３５に直接接
続されたヒートシンクなどの接地だけで良いため、パッ
ケージのピン数を増やす必要がない。なお、バイパス配
線１４のダイ３５への接続は、従来のバルクデバイスに
おいても使用可能である。

【００３８】バイパス配線１４とダイ３５をボンデイン
グ結線すると、図４(b)に示すように、パッケージ５１
の外壁から充電された電荷がパッケージピン５２を通じ
て接地導体５３に放電するとき、埋め込み酸化膜５４を
貫通することなく、ダイ３５からバイパス配線１４と保
護素子を有する保護回路５５を経由してピン５６に流れ
る電流経路が確保される。

【００３９】これに対し、従来技術では、図４(a)に示
すように、パッケージ５１の外壁から充電された電荷が
パッケージピン５２を通じて接地導体５３に放電すると
き、埋め込み酸化膜５４を貫通してピン５６に流れ、デ
バイスが破壊される。

【００４０】このように、本実施形態では、帯電体の接
近によってデバイスが誘電帯電した場合や、ピンなどか
ら直接静電気帯電した場合など、デバイス帯電モデル全
般に保護効果がある。

【００４１】以上から、第３の実施形態によれば、ＳＯ
Ｉデバイスにおいても第１の実施例と同等の効果を得る
ことができる。さらに、ＳＯＩデバイスで問題となるＣ
ＰＭによるＥＳＤストレスからも保護可能である。

【００４２】なお、以上の各実施形態ではＨＢＭとＣＰ
Ｍについて例示したが、ＨＢＭと同じく、チップ外部か
らの放電であるＭＭ（Machine Model）についても有効
である。

【００４３】

【発明の効果】以上から、本発明は既存のあらゆるデバ
イスに適用できるだけでなく、マルチ電源回路、デジタ
ル／アナログ混載ＬＳＩなど、従来全チップ保護(whole
-chipprotection)が困難であった半導体装置においても
適用できる。特に、同じ電源電圧レベルであっても、ノイ
ズの問題から電源ブロックを分離せざるをえないデジタ
ル／アナログ混載回路においては、バイパス配線の接地
処理を充分施すことができる本発明の保護回路は有効で
ある。また、製造工程に特別な工程の増加が必要なく、レ
チクルマスクの増加も必要としないため、従来手法と比
べコストの増加は無い。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態の保護回路の構成を
説明するための回路図である。

【図２】 本発明の第２の実施形態の保護回路の構成を
説明するための回路図である。

【図３】 本発明の第３の実施形態の保護回路の構成を
説明するための回路図である。

【図４】 本発明の第３の実施形態と従来例の比較の放
電の説明図である。

【図５】 従来の保護回路の構成を説明するための回路
図である。

【図６】 従来の別の保護回路の構成を説明するための
ブロック図である。

【符号の説明】

１１〜１３：ＮＭＯＳＦＥＴからなる保護素子、１４：
バイパス配線、１５：内部回路、１６：電源供給端子、
１７：接地端子、１８：入出力端子、２１〜２６：ダイ
オードからなる保護素子、２７：保護素子専用電源線と
してのバイパス配線、２８：保護素子専用接地線として
のバイパス配線、２９：ＮＭＯＳＦＥＴからなる保護素
子、１５Ａ：ＳＯＩデバイスからなる内部回路、３１〜
３３：ダイオードからなる保護素子、３４：端子、３
５：ダイ、５１：ＳＯＩデバイスのパッケージ、５２：
端子ピン、５３：接地導体、５４：埋込酸化膜、５５：
保護回路、５６：ダイアタッチピン。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｆターム(参考） 5F038 BH07 BH13 CD02 CD20 EZ20 5F048 AA02 AB03 AC03 BA09 CC06 CC08 CC11 CC15 CC19

Claims (4)

【特許請求の範囲】
1. 【請求項１】静電気放電又は電気的過剰ストレスに対し
   て半導体装置の内部回路を保護する保護素子を有する保
   護回路において、 前記半導体装置に前記内部回路の配線から独立したバイ
   パス配線を設け、該バイパス配線と前記内部回路の各端
   子との間に前記保護素子を各々接続してなることを特徴
   とする保護回路。
2. 【請求項２】請求項１において、 前記バイパス配線が接地されていることを特徴とする保
   護回路。
3. 【請求項３】静電気放電又は電気的過剰ストレスに対し
   て半導体装置の内部回路を保護する保護素子を有する保
   護回路において、 接地された第１のバイパス配線と前記内部回路から独立
   した電力供給線用の第２のバイパス配線とを設け、前記
   第１のバイパス配線と前記内部回路の各端子との間に第
   １の保護素子を各々接続し、前記第２のバイパス配線と
   前記内部回路の各端子との間に第２の保護素子を各々接
   続し、且つ前記第１、第２のバイパス配線間に第３の保
   護素子を接続してなることを特徴とする保護回路。
4. 【請求項４】請求項２又は３において、 前記接地されたバイパス配線を、前記半導体装置の基板
   に接続したバイパス配線に置換してなることを特徴とす
   る保護回路。