KR100814437B1 - 하이브리드 정전기 방전 보호회로 - Google Patents

하이브리드 정전기 방전 보호회로 Download PDF

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Abstract

하이브리드 정전기 방전 보호회로가 개시된다. 하이브리드 정전기 방전 보호회로는 스트레스 검출회로와 온 타임 유지회로와 클램핑 디바이스를 포함한다. 온 타임 유지회로는 클램핑 디바이스의 활성화 시간을 유지하여 ESD 이벤트나 EOS 이벤트에 의한 전하를 충분히 방전하도록 한다.

Description

하이브리드 정전기 방전 보호회로{Hybrid protection circuit for ESD and EOS}
도 1은 종래의 게이트 접지 엔모스 트랜지스터(Gate-Grounded NMOS, 이하 GGNMOS)를 나타낸 회로도이다.
도 2는 종래의 게이트 연결 엔모스 트랜지스터(Gate-Coupled NMOS, 이하 GCNMOS)를 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 하이브리드 정전기 방전 보회회로를 개략적으로 나타내는 블록도이다.
도 4는 도 3의 하이브리드 정전기 방전 보호회로의 구성을 개략적으로 나타내는 블록도이다.
도 5는 도 4의 스트레스 검출회로를 구성하는 커패시터와 저항을 구체적으로 나타낸다.
도 6a는 제1 피드백 회로의 구성을 구체적으로 나타내고, 도 6b는 제2 피드백 회로의 구성을 구체적으로 나타낸다.
도 7a는 제1 피드백 회로의 각 노드에서 EOS 특성을 나타내는 시뮬레이션도이다.
도 7b는 제2 피드백 회로(450)의 각 노드에서 EOS 특성을 나타내는 시뮬레이 션 도이다.
도 8a와 도 8b는 제1 피드백 회로와 제2 피드백 회로의 ESD HBM 특성을 나타내는 시뮬레이션도이다.
도 9a 와 도 9b는 제1 피드백 회로와 제2 피드백 회로의 ESD MM 특성을 나타내는 시뮬레이션도이다.
도 10a와 도 10b는 제1 피드백 회로와 제2 피드백 회로의 DC 특성을 나타내는 시뮬레이션도이다.
도 10c는 VDD 패드에 DC가 인가되었을 경우의 클램프 디바이스를 이루는 클램프 엔모스 트랜지스터를 통하여 흐르는 전류를 나타내는 시뮬레이션도이다.
본 발명은 정전기 방전 보호회로에 관한 것으로, 보다 상세하게는 ESD(Electrostatic Discharge)와 EOS(Electrical Over-Stress) 모두로부터 효과적으로 내부 코어를 보호하는 하이브리드 정전기 방전 회로에 관한 것이다.
ESD는 다른 전위를 갖는 두 개의 물체간에 유한한 양의 전하가 급속하게 이동하는 방전현상으로 수백 피코 초(ps)에서 수 마이크로 초(μs) 동안 이루어지는 방전현상이며, EOS는 전원을 사용하는 설비의 누설전류, 전압으로 인한 비정상적인 과도전류 전압과 같은 전기적 충격으로 보통 수 나노 초(ns)에서 수 밀리 초(ms)동안 이루어진다. 이와 같이, ESD와 EOS는 전기적 펄스의 지속시간(Electrical Transient Pulse Width)에서 차이가 있다.
ESD와 EOS가 CMOS 공정의 제품에서 발생할 경우 게이트 산화막과 같은 얇은 절연층의 파괴를 유발할 수 있기 때문에 이를 보호할 수 있는 회로가 필요하다. 또한 반도체 기술이 발전함과 함께 집적회로의 집적도가 크게 증가하고 소비전력이 줄어드는 경향이 있어 ESD에 쉽게 노출될 수 있다. 모스 트랜지스터의 게이트 산화막의 두께가 3~4nm의 경우 3~4V의 전압으로도 절연층이 파괴될 수 있어 ESD와 EOS로부터 내부 코어를 보호할 수 있는 보호회로의 필요성은 더욱 증가되고 있다.
이러한 필요성에 의해, 여러 가지 보호 기술들이 ESD로부터 회로를 보호하기 위해 개발되어 왔다.
도 1은 종래의 게이트 접지 엔모스 트랜지스터(Gate-Grounded NMOS, 이하 GGNMOS)를 나타낸 회로도이다.
도2는 종래의 게이트 연결 엔모스 트랜지스터(Gate-Coupled NMOS, 이하 GCNMOS)를 나타낸 회로도이다.
게이트와 소스 및 바디가 모두 접지에 연결된 구조의 GGNMOS는 스냅 백(Snap Back) 현상을 이용한 것으로 펄스 지속시간이 비교적 긴 EOS에 대해서는 매우 강한 특성을 보여왔으나, 트랜지스터를 통해 방전이 이루어지는 트리거 전압(Triggering Voltage)이 될 때까지 내부 코어로 유입되는 정전기로부터 내부 코어를 보호하는 데 취약하다.
이를 보완하여 최근에 많이 사용되고 있는 GCNMOS는 실리사이드 블록킹 층(Silicide Blocking Layer, 이하 SBL)를 제거한 구조를 많이 사용하고 있다. 하 지만 이러한 구조는 ESD와 같이 펄스 지속 시간이 비교적 짧은 충격에 대해서는 우수한 특성을 가지나 EOS와 같이 펄스 지속 시간이 상대적으로 짧은 충격은 대해서는 비효과적이다.
따라서 종래의 정전기 방전 보호회로의 비효율성을 개선하여 ESD 이벤트와 EOS 이벤트 발생시 내부 코어를 효과적으로 보호하는 보호회로의 필요성이 대두하였다.
상기 문제점을 해결하기 위한 본 발명의 목적은 ESD 이벤트와 EOS 이벤트 발생시 내부 코어를 효과적으로 보호하기 위하여 온 타임을 길게 유지할 수 있는 하이브리드 정전기 방전 보호 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 하이브리드 정전기 방전 보호회로는 전원 전압 라인과 접지 전압 라인 사이에 연결되고, 양의 ESD 이벤트나 EOS 이벤트 발생시 활성화 되는 검출신호를 출력하는 스트레스 검출회로와 상기 전원 전압 라인과 상기 접지 전압 라인 사이에 연결되고, 음의 ESD 이벤트나 EOS 이벤트 발생시 상기 음의 ESD 이벤트나 EOS 이벤트에 의한 전하를 상기 접지 라인으로 방전하고, 상기 양의 ESD 이벤트나 EOS 이벤트 발생시 활성화 된 클램핑 신호에 의하여 상기 양의 ESD이벤트나 EOS 이벤트에 의한 전하를 방전하는 클램프 디바이스 및 상기 전원 전압 라인과 상기 접지 전압 라인 사이에 연결되고, 상기 검출신호를 입력받고, 상기 클램핑 신호를 출력하며, 상기 양의 ESD이벤트나 상기 EOS 이벤트에 의한 전하가 방전될 때까지 상기 클램핑 신호의 활성화 상태를 유지하는 온 타임 유지회로를 포함한다.
실시예에서, 상기 스트레스 검출회로는 상기 전원 전압 라인에 일단이 연결되고 타단은 제1 노드에 연결되는 커패시터 및 일단은 상기 제1 노드에 연결되고 타단은 상기 접지 전압 라인에 연결되는 저항을 포함할 수 있다. 상기 커패시터는 게이트는 상기 저항에 연결되고 소스와 드레인과 바디는 상기 전원 전압 라인에 연결되는 모스 커패시터로 구성될 수 있다. 상기 저항은 복수개의 직렬 연결된 엔모스 트랜지스터로 구성되고, 상기 복수개의 엔모스 트랜지스터 각각의 게이트는 상기 전원 전압 라인에 연결되고, 각각의 바디는 상기 접지 전압 라인에 연결될 수 있다. 상기 검출신호의 활성화 시간은 상기 커패시터와 상기 저항에 의하여 결정될 수 있다.
실시예에서, 상기 온 타임 유지회로는 피드백 구조에 의하여 상기 클램핑 신호의 온 타임을 유지하는 제1 피드백 회로 및 제2 피드백 회로를 포함할 수 있다.
상기 제1 피드백 회로는, 상기 스트레스 검출 신호를 반전하는 제1 인버터, 상기 제1 인버터의 출력신호를 반전하는 제2 인버터, 상기 제2 인버터의 출력신호를 상기 제1 인버터에 바이어싱하는 제1 피드백 트랜지스터를 포함한다.
상기 제1 인버터는 소스는 상기 제1 피드백 트랜지스터의 드레인에 연결되고, 게이트는 상기 제1 노드와 연결되고, 바디는 상기 전원 전압 라인에 연결되고, 드레인은 제2 노드에 연결되는 제1 피모스 트랜지스터 및 소스와 바디는 상기 접지 전압 라인에 연결되고, 게이트는 상기 제1 노드에 연결되고, 드레인은 상기 제2 노드와 연결되는 제1 엔모스 트랜지스터를 포함한다. 상기 제2 인버터는 소스와 바디가 상기 전원 전압 라인에 연결되고, 게이트는 상기 제2 노드에 연결되고, 드레인은 제3 노드에 연결되는 제2 피모스 트랜지스터 및 소스와 바디가 상기 접지 전압 라인에 연결되고, 게이트는 상기 제2 노드에 연결되고, 드레인은 상기 제3 노드에 연결되는 제2 엔모스 트랜지스터를 포함한다. 상기 제1 피드백 트랜지스터는, 소스와 바디가 상기 접지 전압 라인에 연결되고, 드레인은 상기 제1 피모스 트랜지스터의 소스에 연결되고, 게이트는 상기 제3 노드에 연결되는 피모스 트랜지스터로 구성될 수 있다.
실시예에서, 상기 제2 피드백 회로는, 상기 제2 인버터의 출력 신호를 반전하는 제3 인버터, 상기 제3 인버터의 출력 신호를 반전하여 클램핑 신호로 출력하는 제4 인버터 및 상기 클램핑 신호를 상기 제3 인버터에 바이어싱하는 제2 피드백 트랜지스터를 포함할 수 있다.
상기 제3 인버터는, 소스는 상기 제2 피드백 트랜지스터의 드레인에 연결되고, 게이트는 상기 제3 노드와 연결되고, 바디는 상기 전원 전압 라인에 연결되고, 드레인은 제4 노드에 연결되는 제3 피모스 트랜지스터 및 소스와 바디는 상기 접지 전압 라인에 연결되고, 게이트는 상기 제3 노드에 연결되고, 드레인은 상기 제4 노드와 연결되는 제3 엔모스 트랜지스터를 포함한다. 상기 제4 인버터는 소스와 바디가 상기 전원 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 제5 노드에 연결되는 제4 피모스 트랜지스터 및 소스와 바디가 상기 접지 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 상기 제5 노드에 연결되는 제2 엔모스 트랜지스터를 포함한다. 상기 제2 피드백 트랜지스터는, 소스와 바디가 상기 접지 전압 라인에 연결되고, 드레인은 상기 제3 피모스 트랜지스터의 소스에 연결되고, 게이트는 상기 제5 노드에 연결되는 피모스 트랜지스터로 구성된다.
실시예에서, 상기 클램핑 디바이스는 게이트로는 상기 클램핑 신호를 인가받고, 드레인은 상기 전원 전압 라인에 연결되고, 소스와 바디는 상기 접지 전압 라인에 연결되는 엔모스 트랜지스터로 구성될 수 있다. 상기 음의 ESD 이벤트나 EOS 이벤트 발생시 상기 클램핑 디바이스는 순방향 다이오드 역할을 하여 상기 음의 ESD 이벤트나 EOS 이벤트에 의한 전하를 상기 접지 전압 라인으로 방전할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 정전기 방전 보호 회로는 전원 전압 라인에 일단이 연결되고, 타단은 제1 노드에 연결되는 커패시터; 일단은 상기 제1 노드에 연결되고, 타단은 접지 전압 라인에 연결되는 저항; 게이트는 상기 제1 노드에 연결되고, 바디는 상기 전원 전압 라인에 연결되고 드레인은 제2 노드에 연결되는 제1 피모스 트랜지스터; 게이트는 상기 제1 노드에 연결되고, 바디와 소스가 상기 접지 전압 라인에 연결되고, 드레인은 상기 제2 노드에 연결되는 제1 엔모스 트랜지스터; 소스와 바디가 상기 전원 전압 라인에 연결되고, 게이트는 상기 제2 노드에 연결되고, 드레인은 제3 노드에 연결되는 제2 피모스 트랜지스터; 소스와 바디가 상기 접지 전압 라인에 연결되고, 게이트는 상기 제2 노드에 연결되고, 드레인은 상기 제3 노드에 연결되는 제2 엔모스 트랜지스터; 소스와 바디는 상기 전원 전압 라인에 연결되고, 게이트는 상기 제3 노드에 연결되고, 드레인은 상기 제1 피모스 트랜지스터의 소스에 연결되는 제3 피모스 트랜지스터; 게이트는 상기 제3 노드에 연결되고, 바디는 상기 전원 전압 라인에 연결되고, 드레인은 제4 노드에 연결되는 제4 피모스 트랜지스터; 소스와 바디는 상기 접지 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 상기 제4 노드에 연결되는 제 3 엔모스 트랜지스터; 소스와 바디는 상기 전원 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 제5 노드에 연결되는 제5 피모스 트랜지스터; 소스와 바디는 상기 접지 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 상기 제5 노드에 연결되는 제4 엔모스 트랜지스터; 소스와 바디는 상기 전원 전압 라인에 연결되고, 드레인은 상기 제4 엔모스 트랜지스터의 소스에 연결되고, 게이트는 상기 제5 노드에 연결되는 제6 피모스 트랜지스터; 및 게이트는 상기 제5 노드에 연결되고, 드레인은 상기 전원 전압 라인에 연결되고, 소스는 상기 접지 전압 라인에 연결되는 클램프 엔모스 트랜지스터를 포함한다.
본 발명의 실시예에 따른 하이브리드 정전기 방전 보호회로는 온 타임을 길게 유지할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하 는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 하이브리드 정전기 방전 보회회로를 개략적으로 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 정전기 방전 보호 회로는 스트레스 검출회로(300), 온 타임 유지회로(400) 및 클램프 디바이스(500)를 포함한다.
스트레스 검출회로(300), 온 타임 유지회로(400) 및 클램프 디바이스(500)는 EOS나 ESD 이벤트 발생시 효과적으로 내부 코어를 보호하기 위하여 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결된다.
도 4는 도 3의 하이브리드 정전기 방전 보호회로의 구성을 개략적으로 나타내는 블록도이다.
도 4를 참조하면, 스트레스 검출회로(300)는 커패시터(310)와 저항(320)이 직렬로 연결되어 구성된다.
온 타임 유지회로(400)는 제1 피드백 회로(410)와 제2 피드백 회로(420)를 포함하여 구성된다. 제1 피드백 회로(410)는 제1 인버터(420), 제2 인버터(430) 및 제1 피드백 트랜지스터(440)를 포함한다. 제2 피드백 회로(450)는 제3 인버 터(460), 제4 인버터(470) 및 제2 피드백 트랜지스터(480)를 포함한다.
도 5는 스트레스 검출회로(300)를 구성하는 커패시터(310)와 저항(320)을 구체적으로 나타낸다. 커패시터(310)는 게이트가 저항(320)에 연결되고 소스와 드레인과 바디는 전원 전압 라인에 연결되는 피모스 커패시터로 구성될 수 있다. 물론, 다른 타입의 커패시터로도 구성될 수 있다. 저항(320)은 서로 직렬 연결된 5개의 엔모스 트랜지스터들(MN31, MN32, MN33, MN34, MN35)로 구성된다. 엔모스 트랜지스터들(MN31, MN32, MN33, MN34, MN35) 각각의 바디는 모두 접지 전압 라인에 연결되고, 게이트는 전원 전압 라인에 연결된다. 물론 저항(320)도 다른 타입의 회로 소자로 구현될 수 있다.
도 6a는 제1 피드백 회로(410)의 구성을 구체적으로 나타내고, 도 6b는 제2 피드백 회로(420)의 구성을 구체적으로 나타낸다.
제1 피드백 회로(410)는 제1 피모스 트랜지스터(MP41)와 제1 엔모스 트랜지스터(MN41)로 구성되는 제1 인버터(420)와 제2 피모스 트랜지스터(MP42)와 제2 엔모스 트랜지스터(MN42)로 구성되는 제2 인버터(430)와 제1 피드백 트랜지스터(440)를 포함한다.
제1 피모스 트랜지스터(MP41)의 게이트는 N1노드에 연결되고, 드레인은 N2 노드에 연결된다. 제1 엔모스 트랜지스터(MN41)의 게이트는 N1 노드에 연결되고, 드레인은 N2 노드에 연결되고, 소스와 바디는 VSS에 연결된다. 제2 피모스 트랜지스터(MP42)의 게이트는 N2 노드에 연결되고, 소스와 바디는 VDD에 연결되고, 드레인은 N3 노드에 연결된다. 제2 엔모스 트랜지스터(MN42)의 게이트는 N2 노드에 연 결되고, 소스와 바디는 VSS에 연결되고, 드레인은 N3 노드에 연결된다. 제1 피드백 트랜지스터(440)는 피모스 트랜지스터로 구성되는데 게이트는 N3 노드에 연결되고 소스와 바디는 VDD에 연결되고, 드레인은 제1 피모스 트랜지스터(MP41)의 소스에 연결된다.
제2 피드백 회로(420)는 제3 피모스 트랜지스터(MP43)와 제3 엔모스 트랜지스터(MN43)로 구성되는 제3 인버터(460)와 제4 피모스 트랜지스터(MP44)와 제4 엔모스 트랜지스터(MN44)로 구성되는 제4 인버터와 제2 피드백 트랜지스터(480)를 포함한다.
제3 피모스 트랜지스터(MP43)의 게이트는 N3노드에 연결되고, 드레인은 N4 노드에 연결된다. 제3 엔모스 트랜지스터(MN43)의 게이트는 N3 노드에 연결되고, 드레인은 N4 노드에 연결되고, 소스와 바디는 VSS에 연결된다. 제4 피모스 트랜지스터(MP44)의 게이트는 N4 노드에 연결되고, 소스와 바디는 VDD에 연결되고, 드레인은 N5 노드에 연결된다. 제4 엔모스 트랜지스터(MN44)의 게이트는 N4 노드에 연결되고, 소스와 바디는 VSS에 연결되고, 드레인은 N5 노드에 연결된다. 제2 피드백 트랜지스터(480)는 피모스 트랜지스터로 구성되는데 게이트는 N5 노드에 연결되고 소스와 바디는 VDD에 연결되고, 드레인은 제3 피모스 트랜지스터(MP43)의 소스에 연결된다.
다시 도 4와 도 6b를 참조하면, 클램핑 디바이스(500)는 클램프 엔모스 트랜지스터(510)로 구성되는데, 게이트는 N5 노드에 연결되고, 드레인은 VDD에 연결되고 소스와 바디는 VSS에 연결된다.
이하, 도 3 내지 도 6b를 참조하여 본 발명의 실시예에 따른 하이브리드 정전기 방전 보호회로의 동작을 상세하게 설명한다.
도 3에서 VDD 패드로 음의 ESD 스트레스나 EOS 스트레스가 유입되는 경우에는 클램프 디바이스(500)의 클램프 엔모스 트랜지스터(510)가 순방향 다이오드 역할을 하여 접지 전압 라인으로 음의 ESD 이벤트나 EOS 이벤트에 의하여 발생한 전하가 방전된다. 문제가 되는 경우는 양의 ESD 이벤트나 EOS 이벤트가 발생하는 경우이다. 이하에서는 양의 ESD 이벤트나 EOS 이벤트의 경우를 설명하기로 한다.
도 4에서 ESD 이벤트가 발생하는 경우에 VDD 패드로 유입되는 양 전하들은 커패시터(310)에 충전되어 N1 노드가 로직 하이가 된다. N1 노드의 신호가 검출회로이다. 그 다음에 인버터들(420, 430, 440, 450)에 의하여 N2 노드가 로직 로우가 되고, N3 노드는 로직 하이가 되고, N4 노드는 로직 로우가 되고, N5 노드는 로직 하이가 된다. 그러면 엔모스 트랜지스터(510)의 채널로 양의 ESD 이벤트에 의한 전하가 방전되어 내부 코어 회로를 안전하게 보호하게 된다.
문제는 ESD 이벤트와 EOS 이벤트에 의한 펄스 스트레스의 듀레이션 시간이 서로 다르다는 것이다. EOS 이벤트에 의한 펄스 스트레스의 듀레이션은 ESD 이벤트에 의한 펄스 듀레이션 시간보다 더 길다. ESD 이벤트에 의한 펄스 듀레이션 시간은 1us 정도 까지이나 EOS 이벤트에 의한 펄스 듀레이션 시간은 50us 정도이므로 EOS 이벤트에 의한 전하를 충분히 방전하기 위하여는 클램프 디바이스의 온 타임을 더 길게 늘려야 한다.
이러한 온 타임을 더 길게 하기 위해서 온 타임 유지회로(400)는 피드백 구 조의 제1 피드백 회로(410)와 제2 피드백 회로(420)를 포함한다.
VDD 패드로 EOS 이벤트에 의한 전하가 유입되는 경우에 N1 노드는 RC 라이징 타임동안 논리 하이 상태를 유지하게 된다. RC 라이징 타임 시간의 경과 후에 N1 노드가 논리 하이에서 논리 로우로 변하더라도 N2 노드는 제1 피드백 트랜지스터(440)로 인하여 바로 논리 하이로 변하지 않는다. 제1 피드백 트랜지스터(440)의 서브-트레스홀드(sub-threshold) 리키지에 의하여 제2 인버터(430)의 엔모스 기생 커패시턴스에 차징되는 시간만큼(즉, 제1 인버터(420)의 출력인 N2 노드가 논리 하이가 도는 시간만큼)의 온 타임 딜레이가 생기게 된다. 이런 작용은 제2 피드백 회로(450)에서도 발생하게 되므로 원하는 시간만큼, 클램프 디바이스(500)의 엔모스 트랜지스터(510)의 게이트를 온 시킬 수 있게 된다.
여기서 중요한 것은, EOS 펄스를 디텍션하기 위하여는 EOS 스트레스의 라이징 타임(~1.2us)이상을 갖도록 스트레스 검출회로(300)의 C(310)와 R(320)을 구성해야 한다.
온 타임 유지회로(400)를 구성하는 제1 피드백 회로(410)와 제2 피드백 회로(450)를 직렬로 연결하여 온 타임을 길게 할 수 있다. 제1 피드백 회로(410)에서 약 10us의 온 타임을 확보하고, 다시 제2 피드백 회로(450)에 의하여 온 타임을 조절함으로써 EOS이벤트에 의한 전하가 방전될 때까지 클램프 디바이스(500)의 클램프 엔모스 트랜지스터(510)를 턴 온 시킬 수 있게 된다. 온 타임 유지회로(400)의 출력 신호, 즉 N5 노드의 신호가 클램핑 신호이다.
도 7a는 제1 피드백 회로(410)의 각 노드에서 EOS 특성을 나타내는 시뮬레이 션도이다.
도 7b는 제2 피드백 회로(450)의 각 노드에서 EOS 특성을 나타내는 시뮬레이션 도이다.
도 7a를 참조하면, N1 노드가 로직 하이에서 로직 로우로 변하더라도 N2 노드는 제1 피드백 트랜지스터(440)의 작용으로 인하여 온 타임 딜레이후 로직 로우에서 로직 하이로 변하는 것을 알 수 있다.
도 7b를 참조하면, 제2 피드백 트랜지스터(480)의 작용으로 인하여 N4 노드의 로직 트랜지션 시간보다는 N5 노드의 로직 트랜지션 시간이 더 긴 것을 알 수 있다. 즉 N1 노드는 로직 하이에서 로직 로우로 트랜지션 하는데 10us 정도의 시간이 걸리는데 반하여 N5 노드는 온 타임 유지회로(400)의 작용으로 로직 하이에서 로직 로우로 변하는데 50us 정도의 시간이 걸린다. 따라서 본 발명의 실시예에 따른 하이브리드 정전기 방전 보호회로는 EOS 스트레스에 의한 전하를 충분히 방전하여 내부 코어 회로를 보호할 수 있다.
도 8a와 도 8b는 제1 피드백 회로(410)와 제2 피드백 회로(450)의 ESD HBM 특성을 나타내는 시뮬레이션도이다.
도 8a와 도 8b를 참조하면, N1 노드가 로직하이에서 로직 로우로 트랜지션하는데 걸리는 시간은 1.0us 정도 걸리나, N5 노드가 로직 로우로 트랜지션 하는 시간은 1.5us 정도 걸리는 것을 알 수 있다. 따라서 ESD HBM의 듀레이션 시간동안 클램프 디바이스(500)를 통하여 전하를 방전할 수 있다.
도 9a 와 도 9b는 제1 피드백 회로(410)와 제2 피드백 회로(450)의 ESD MM 특성을 나타내는 시뮬레이션도이다.
도 9a와 도 9b를 참조하면, N1 노드가 로직 하이에서 로직 로우로 트랜지션 하는 시간동안 N5 노드도 로직 하이에서 로직 로우로 트랜지션 하는 것을 알 수 있다. 따라서 따라서 ESD MM의 듀레이션 시간동안 클램프 디바이스(500)를 통하여 전하를 방전할 수 있다.
도 10a와 도 10b는 제1 피드백 회로(410)와 제2 피드백 회로(450)의 DC 특성을 나타내는 시뮬레이션도이다.
도 10c는 VDD 패드에 DC가 인가되었을 경우의 클램프 디바이스(500)를 이루는 엔모스 트랜지스터(510)를 통하여 흐르는 전류를 나타내는 시뮬레이션도이다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 하이브리드 정전기 방전 보호 회로는 온 타임을 길게 유지하여 ESD 이벤트나 EOS 이벤트에 의해 발생한 전하들을 충분히 방전하여 내부 코어 회로를 보호할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 전원 전압 라인과 접지 전압 라인 사이에 연결되고, 양의 ESD 이벤트나 EOS 이벤트 발생시 활성화 되는 검출신호를 출력하는 스트레스 검출회로;
    상기 전원 전압 라인과 상기 접지 전압 라인 사이에 연결되고, 음의 ESD 이벤트나 EOS 이벤트 발생시 상기 음의 ESD 이벤트나 EOS 이벤트에 의한 전하를 상기 접지 라인으로 방전하고, 상기 양의 ESD 이벤트나 EOS 이벤트 발생시 활성화 된 클램핑 신호에 의하여 상기 양의 ESD이벤트나 EOS 이벤트에 의한 전하를 방전하는 클램프 디바이스; 및
    상기 전원 전압 라인과 상기 접지 전압 라인 사이에 연결되고, 상기 검출신호를 입력받고, 상기 클램핑 신호를 출력하며, 상기 양의 ESD이벤트나 상기 EOS 이벤트에 의한 전하가 방전될 때까지 상기 클램핑 신호의 활성화 상태를 유지하는 온 타임 유지회로를 포함하는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  2. 제1 항에 있어서, 상기 스트레스 검출회로는,
    상기 전원 전압 라인에 일단이 연결되고 타단은 제1 노드에 연결되는 커패시터; 및
    일단은 상기 제1 노드에 연결되고 타단은 상기 접지 전압 라인에 연결되는 저항을 포함하는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  3. 제 2 항에 있어서, 상기 커패시터는 게이트는 상기 저항에 연결되고 소스와 드레인과 바디는 상기 전원 전압 라인에 연결되는 모스 커패시터로 구성되는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  4. 제 2 항에 있어서, 상기 저항은 복수개의 직렬 연결된 엔모스 트랜지스터로 구성되고, 상기 복수개의 엔모스 트랜지스터 각각의 게이트는 상기 전원 전압 라인에 연결되고, 각각의 바디는 상기 접지 전압 라인에 연결되는 것을 특징으로 하는 정전기 방전 보호회로.
  5. 제 2 항에 있어서, 상기 검출신호의 활성화 시간은 상기 커패시터와 상기 저항에 의하여 결정되는 것을 특징으로 하는 정전기 방전 보회회로.
  6. 제 1 항에 있어서, 상기 온 타임 유지회로는 피드백 구조에 의하여 상기 클램핑 신호의 온 타임을 유지하는 제1 피드백 회로 및 제2 피드백 회로를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
  7. 제 6 항에 있어서, 상기 제1 피드백 회로는,
    상기 스트레스 검출 신호를 반전하는 제1 인버터;
    상기 제1 인버터의 출력신호를 반전하는 제2 인버터; 및
    상기 제2 인버터의 출력신호를 상기 제1 인버터에 바이어싱하는 제1 피드백 트랜지스터를 포함하는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  8. 제 7 항에 있어서,
    상기 제1 인버터는,
    소스는 상기 제1 피드백 트랜지스터의 드레인에 연결되고, 게이트는 상기 제1 노드와 연결되고, 바디는 상기 전원 전압 라인에 연결되고, 드레인은 제2 노드에 연결되는 제1 피모스 트랜지스터; 및
    소스와 바디는 상기 접지 전압 라인에 연결되고, 게이트는 상기 제1 노드에 연결되고, 드레인은 상기 제2 노드와 연결되는 제1 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  9. 제 8 항에 있어서, 상기 제2 인버터는,
    소스와 바디가 상기 전원 전압 라인에 연결되고, 게이트는 상기 제2 노드에 연결되고, 드레인은 제3 노드에 연결되는 제2 피모스 트랜지스터; 및
    소스와 바디가 상기 접지 전압 라인에 연결되고, 게이트는 상기 제2 노드에 연결되고, 드레인은 상기 제3 노드에 연결되는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전 보회회로.
  10. 제 9 항에 있어서, 상기 제1 피드백 트랜지스터는,
    소스와 바디가 상기 접지 전압 라인에 연결되고, 드레인은 상기 제1 피모스 트랜지스터의 소스에 연결되고, 게이트는 상기 제3 노드에 연결되는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  11. 제 10 항에 있어서, 상기 제2 피드백 회로는,
    상기 제2 인버터의 출력 신호를 반전하는 제3 인버터;
    상기 제3 인버터의 출력 신호를 반전하여 클램핑 신호로 출력하는 제4 인버터; 및
    상기 클램핑 신호를 상기 제3 인버터에 바이어싱하는 제2 피드백 트랜지스터를 포함하는 것을 특징으로 하는 하이브리드 정전기 방전 보호 회로.
  12. 제 11 항에 있어서,
    상기 제3 인버터는,
    소스는 상기 제2 피드백 트랜지스터의 드레인에 연결되고, 게이트는 상기 제3 노드와 연결되고, 바디는 상기 전원 전압 라인에 연결되고, 드레인은 제4 노드에 연결되는 제3 피모스 트랜지스터; 및
    소스와 바디는 상기 접지 전압 라인에 연결되고, 게이트는 상기 제3 노드에 연결되고, 드레인은 상기 제4 노드와 연결되는 제3 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 하이브리드 정전기 방전 보회회로.
  13. 제 12 항에 있어서, 상기 제4 인버터는,
    소스와 바디가 상기 전원 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 제5 노드에 연결되는 제4 피모스 트랜지스터; 및
    소스와 바디가 상기 접지 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 상기 제5 노드에 연결되는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 정전기 방전 보호회로.
  14. 제 13항에 있어서, 상기 제2 피드백 트랜지스터는,
    소스와 바디가 상기 접지 전압 라인에 연결되고, 드레인은 상기 제3 피모스 트랜지스터의 소스에 연결되고, 게이트는 상기 제5 노드에 연결되는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  15. 제 1 항에 있어서, 상기 클램핑 디바이스는,
    게이트로는 상기 클램핑 신호를 인가받고, 드레인은 상기 전원 전압 라인에 연결되고, 소스와 바디는 상기 접지 전압 라인에 연결되는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  16. 제 15 항에 있어서, 상기 음의 ESD 이벤트나 EOS 이벤트 발생시 상기 클램핑 디바이스는 순방향 다이오드 역할을 하여 상기 음의 ESD 이벤트나 EOS 이벤트에 의한 전하를 상기 접지 전압 라인으로 방전하는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  17. 전원 전압 라인에 일단이 연결되고, 타단은 제1 노드에 연결되는 커패시터;
    일단은 상기 제1 노드에 연결되고, 타단은 접지 전압 라인에 연결되는 저항;
    게이트는 상기 제1 노드에 연결되고, 바디는 상기 전원 전압 라인에 연결되고 드레인은 제2 노드에 연결되는 제1 피모스 트랜지스터;
    게이트는 상기 제1 노드에 연결되고, 바디와 소스가 상기 접지 전압 라인에 연결되고, 드레인은 상기 제2 노드에 연결되는 제1 엔모스 트랜지스터;
    소스와 바디가 상기 전원 전압 라인에 연결되고, 게이트는 상기 제2 노드에 연결되고, 드레인은 제3 노드에 연결되는 제2 피모스 트랜지스터;
    소스와 바디가 상기 접지 전압 라인에 연결되고, 게이트는 상기 제2 노드에 연결되고, 드레인은 상기 제3 노드에 연결되는 제2 엔모스 트랜지스터;
    소스와 바디는 상기 전원 전압 라인에 연결되고, 게이트는 상기 제3 노드에 연결되고, 드레인은 상기 제1 피모스 트랜지스터의 소스에 연결되는 제3 피모스 트랜지스터;
    게이트는 상기 제3 노드에 연결되고, 바디는 상기 전원 전압 라인에 연결되고, 드레인은 제4 노드에 연결되는 제4 피모스 트랜지스터;
    소스와 바디는 상기 접지 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 상기 제4 노드에 연결되는 제 3 엔모스 트랜지스터;
    소스와 바디는 상기 전원 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 제5 노드에 연결되는 제5 피모스 트랜지스터;
    소스와 바디는 상기 접지 전압 라인에 연결되고, 게이트는 상기 제4 노드에 연결되고, 드레인은 상기 제5 노드에 연결되는 제4 엔모스 트랜지스터;
    소스와 바디는 상기 전원 전압 라인에 연결되고, 드레인은 상기 제4 엔모스 트랜지스터의 소스에 연결되고, 게이트는 상기 제5 노드에 연결되는 제6 피모스 트랜지스터; 및
    게이트는 상기 제5 노드에 연결되고, 드레인은 상기 전원 전압 라인에 연결되고, 소스는 상기 접지 전압 라인에 연결되는 클램프 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  18. 제 17 항에 있어서, 상기 커패시터는 게이트는 상기 저항에 연결되고 소스와 드레인과 바디는 상기 전원 전압 라인에 연결되는 모스 커패시터로 구성되는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  19. 제 17 항에 있어서, 상기 저항은 복수개의 직렬 연결된 엔모스 트랜지스터로 구성되고, 상기 복수개의 엔모스 트랜지스터 각각의 게이트는 상기 전원 전압 라인에 연결되고, 각각의 바디는 상기 접지 전압 라인에 연결되는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  20. 제 17 항에 있어서, 양의 ESD 이벤트나 EOS 이벤트 발생시 상기 제1 노드가 로직 하이로 유지되는 시간은 상기 커패시터와 상기 저항에 의하여 결정되는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
  21. 제 20 항에 있어서, 상기 제3 피모스 트랜지스터와 제6 피모스 트랜지스터는 상기 제1 노드가 로직 하이에서 로직 로우로 변하더라도 상기 제5 노드를 상기 양의 ESD 이벤트나 EOS 이벤트 발생에 의한 전하가 상기 클램프 엔모스 트랜지스터의 채널을 통하여 방전될 때까지 상기 제5 노드를 로직 하이로 유지하는 것을 특징으로 하는 하이브리드 정전기 방전 보회회로.
  22. 제 17 항에 있어서, 음의 ESD 이벤트나 EOS 이벤트 발생시에 발생하는 전하들은 상기 클램프 엔모스 트랜지스터가 순방향 다이오드 역할을 하여 상기 접지 전압 라인으로 방전되는 것을 특징으로 하는 하이브리드 정전기 방전 보호회로.
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