JP2003510827A - Ｅｏｓ／ｅｓｄストレスの中のｎｍｏｓ出力ドライバの動的なターンオフのための回路 - Google Patents

Ｅｏｓ／ｅｓｄストレスの中のｎｍｏｓ出力ドライバの動的なターンオフのための回路

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JP2003510827A
JP2003510827A JP2001526857A JP2001526857A JP2003510827A JP 2003510827 A JP2003510827 A JP 2003510827A JP 2001526857 A JP2001526857 A JP 2001526857A JP 2001526857 A JP2001526857 A JP 2001526857A JP 2003510827 A JP2003510827 A JP 2003510827A
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gate
output driver
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JP2001526857A
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コーアン， ジェラード， マリア ヴァーハージェ，
レスリー， ロナルド アヴェリー，
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サーノフ コーポレイション
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    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

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Abstract

(57)【要約】 ＥＯＳ／ＥＳＤストレス中の出力ドライバＮＭＯＳトランジスタの保護のための回路。ゲートが合わせて接続された、ＶｓｓラインとＶｄｄラインとの間に直列接続された出力ドライバＰＭＯＳトランジスタと出力ＮＭＯＳドライバトランジスタを有する。Ｉ／Ｏパッドは、出力ドライバトランジスタのジャンクションに接続される。プレドライバＮＭＯＳトランジスタとプレドライバＰＭＯＳトランジスタが、ＶｓｓラインとＶｄｄラインとの間に直列接続され、出力ドライバトランジスタのゲートが合わせて接続され、プレドライバトランジスタの出力が出力ドライバトランジスタのゲートに接続される。ゲートクランプが、ＶｓｓラインとＩ／Ｏパッドとの間に接続され、プレドライバトランジスタと出力ドライバＮＭＯＳトランジスタのゲートとの間のジャンクションに接続される。ＥＳＤクランプは、Ｉ／Ｏパッド、Ｖｓｓラインとゲートクランプとの間に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本出願は、１９９９年８月６日に出願のアメリカ仮出願第６０／１４８，０９
８号の利益を主張する。
【０００２】
【技術分野】
本発明は、電気的オーバストレス（ＥＯＳ）又は静電放電（ＥＳ）ストレスか
らＭＯＳ出力ドライブを保護するための回路に関する。より詳しくは、本発明は
ＥＯＳ／ＥＳＤストレス中のＮＭＯＳ出力ドライバの動的なターンオフのための
回路に関する。
【０００３】
【発明の背景】
ＮＭＯＳ出力ドライバは、ＥＯＳ／ＥＳＤストレスを受けるときに、損害を受
ける。これまで、Ｉ／ＯパッドのＥＯＳ／ＥＳＤ保護のため、両方のＮＭＯＳ出
力ドライバが、セルフプロテクトするためにデザインされているか、電気ＥＯＳ
／ＥＳＤクランプが、ＮＭＯＳ出力ドライバと並列に加えられていた。さまざま
な理由のために、電気ＥＯＳ／ＥＳＤクランプの使用は、この目的のために好ま
れる。しかし、電気ＥＯＳ／ＥＳＤクランプが加えられるときに、ＥＯＳ又はＥ
ＳＤストレスがＩ／Ｏパッドに印加される場合、問題が起こりうる。Ｉ／Ｏパッ
ドでの一時的過電圧ストレスの印加の結果のような、いくつかのストレス状況が
存在し、回路又は回路の部分は、動的にパワーアップされる。このような状況で
、プレドライバ回路は、最終出力ドライバのゲートで、高い又は低い状態を強制
するが、それは望ましくない。
【０００４】
【発明の開示】
ＥＯＳ／ＥＳＤストレス中の、出力ドライバＮＭＯＳトランジスタの保護のた
めの回路は、以下を含む。すなわち、ＶｄｄラインとＶｓｓラインとの間に直列
に接続される出力ドライバＰＭＯＳトランジスタと出力ドライバＮＭＯＳトラン
ジスタ。出力ドライバトランジスタのゲートは、合わせて接続される。Ｉ／Ｏパ
ッドは、出力ドライバトランジスタとの間のジャンクションに接続される。プレ
ドライバステージは、ＶｓｓラインとＶｄｄラインとの間に直列に接続されたＰ
ＭＯＳトランジスタと、ＮＭＯＳトランジスタとを含み、プレドライバトランジ
スタのゲートは合わせて接続されている。プレドライバステージの出力は、出力
ドライバトランジスタのゲートに接続される。ゲートクランプは、Ｖｓｓライン
への第１の接続部と、プレドライバトランジスタとの間のジャンクションへの第
２の接続部と、Ｉ／Ｏパッドへの第３の接続部と、出力されたドライバＮＭＯＳ
トランジスタのゲートへの第４の接続部とを有する。ＥＳＤクランプは、Ｉ／Ｏ
パッドとＶｓｓラインとの間に接続され、ゲートクランプの第３の接続部に接続
している。
【０００５】
【好ましい実施形態の詳細な説明】
図１を、初めに参照する。本発明の回路を、１０として全般的に示す。 回路１０は、以下を有する。Ｖｄｄライン１６とＶｓｓライン１８との間に直列
の、出力ドライバＮＭＯＳトランジスタ１２と出力ドライバＰＭＯＳトランジス
タ１４。ＮＭＯＳトランジスタ１２は、保護される出力ドライバである。出力ド
ライバＮＭＯＳトランジスタ１２のゲート２０は、出力ドライバＰＭＯＳトラン
ジスタ１４のゲート２２に、電気的に接続される。プレドライバＮＭＯＳトラン
ジスタ２４とプレドライバＰＭＯＳトランジスタ２６が、Ｖｄｄライン１６とＶ
ｓｓライン１８との間に直列に電気的に接続される。プレドライバＮＭＯＳトラ
ンジスタ２４のゲート２８は、プレドライバＰＭＯＳトランジスタ２６のゲート
３０に、電気的に接続される。出力ドライバＮＭＯＳトランジスタ１２と出力ド
ライバＰＭＯＳトランジスタ１４のゲート２０と２２は、プレドライバＮＭＯＳ
トランジスタ２４とプレドライバＰＭＯＳトランジスタ２６との間のジャンクシ
ョンに、ライン３２及びレジスタ３４を通して電気的に接続される。
【０００６】 Ｉ／Ｏパッド３６は、ライン３７によって出力レジスタ３８を通して、出力ド
ライバＮＭＯＳトランジスタ１２と出力ドライバＰＭＯＳトランジスタ１４との
間にジャンクションに電気的に接続されている。ＥＳＤクランプ４０は、ライン
３７とＶｓｓライン１８との間に電気的に接続される。動的なトリガ装置４２が
、ライン３７とＥＳＤクランプ４０との間に接続される。ゲートクランプ４４が
、ライン３２とＶｓｓライン１８との間に電気的に接続される。ゲートクランプ
４４は、また、出力ドライバＮＭＯＳトランジスタ２０のゲート２０とＥＳＤク
ランプ４０に接続される。
【０００７】 回路１０で、ＣＭＯＳ出力ドライバ回路（出力ドライバＮＭＯＳトランジスタ
１２と出力ドライバＰＭＯＳトランジスタ１４）は、プレドライバトランジスタ
２４と２６によって駆動される。動的なトリガ装置４２は、ＥＳＤクランプ４０
をトリガするために用いる。出力レジスタ３８は、出力ドライバと保護回路（Ｅ
ＳＤクランプ４０）との間を切り離すレジスタであって、回路において任意であ
る。ゲートクランプ４４は、過電圧ストレス状況の現象の下で出力ドライバＮＭ
ＯＳトランジスタ１２のゲート２０を接地する。回路１０において、出力ドライ
バＮＭＯＳトランジスタ１２は、ＥＯＳ／ＥＳＤストレス（プレドライバの状態
（高いか低い）から独立している）中、ターンオフされている。このように、Ｅ
ＳＤストレスは並列ＥＳＤクランプにそらされることができ、ＥＯＳ／ＥＳＤ能
力が達成される。クランプ４０はＥＳＤクランプと呼ばれるが、また、ＥＯＳク
ランプとしても機能する。
【０００８】 図２を参照する。本発明の保護回路の他の形を、４６として全般的に示す。保
護回路４６は、ダイオード４２の位置とゲートクランプの形を除いて図１に表示
する回路１０と構造的に同じものである。保護回路４６において、トリガ装置は
、レジスタ５０と直列のコンデンサ４８を有する。このＲＣ回路は、出力ドライ
バＮＭＯＳトランジスタ１２と出力ドライバＰＭＯＳトランジスタ１４との間の
ジャンクションと、Ｖｓｓライン１８との間に接続される。ゲートクランプは、
トランジスタ５２とＰＭＯＳトランジスタ５４で形成されるインバータを有する
。ＲＣ回路の出力は、インバータに接続される。インバータのＮＭＯＳトランジ
スタ５２とＰＭＯＳトランジスタ５４は、Ｖｓｓライン１８とライン３２との間
に直列にあり、出力ドライブトランジスタのゲートにプレドライブトランジスタ
の出力を接続する。インバータトランジスタ５２と５４のゲート５６と５８は、
コンデンサ４８との間のジャンクションとＲＣ回路のレジスタ５０に接続される
。インバータの出力は、出力ドライバＮＭＯＳトランジスタ１２のゲート２６に
接続される。
【０００９】 図２に表示する回路４６は、図１に表示する回路１０と、同様に作動する。し
かし、回路４６において、ＲＣ回路は、インバータ、ＮＭＯＳトランジスタ５２
とＰＭＯＳトランジスタ５４を駆動するために用いられる。このインバータは、
プレドライバ回路、プレドライバＮＭＯＳトランジスタ２４とプレドライバＰＭ
ＯＳトランジスタ２６の出力によってパワーアップされる。インバータの出力は
、出力ＮＭＯＳトランジスタ１２のゲートに接続される。ＲＣ回路の定数は、通
常の動作の下、ＮＭＯＳトランジスタ５２がＯＦＦでＰＭＯＳトランジスタ５４
がＯＮであるように、十分に小さい値が選択され、インバータが、プレドライバ
と出力ドライバ回路の通常の動作を乱さないようになっている。通常の作動状態
の下で、ＰＭＯＳトランジスタ５４のＯＮ−状態は、レジスタ３４に持続するバ
ラスト抵抗を低減する。ＲＣ回路の時定数は、また、インバータが、有効に出力
ＮＭＯＳトランジスタ１２のゲートを接地するために、インバータＰＭＯＳトラ
ンジスタ５４のＯＦＦとインバータＮＭＯＳトランジスタ５２のＯＮを駆動する
ＥＯＳ／ＥＳＤ条件の下、十分に大きくなるように選ばれる。レジスタ３４とイ
ンバータＮＭＯＳトランジスタ５２との間の電圧分割は、ＮＭＯＳトランジスタ
１２のゲート電圧をその閾値電圧より低く保つように選択されることができる。
レジスタ３４の存在のため、ドライブレジスタを省略する場合よりも、インバー
タＮＭＯＳトランジスタ５２の寸法はより小さくすることができる。
【００１０】 図３を参照する。全般的に５６として示す、本発明の回路の第３の形を表示す
る。それは、選択肢として又は補足として、最終的な出力ＮＭＯＳトランジスタ
１２の開閉を駆動するための追加のプレドライバステージを提供する。図３に示
すように、第１のプレドライバＮＭＯＳトランジスタ２４と第１のプレドライバ
ＰＭＯＳトランジスタ２６に加えて回路５６は、Ｖｄｄライン１６とＶｓｓライ
ン１８との間に直列で接続された第２のプレドライバＮＭＯＳトランジスタ５９
と第２のプレドライバＰＭＯＳトランジスタ６０を含む。第１のプレドライバＮ
ＭＯＳトランジスタ２４と第１のプレドライバＰＭＯＳトランジスタ２６のゲー
ト２６と３０は、第２のプレドライバＮＭＯＳトランジスタ５９と第２のプレド
ライバＰＭＯＳトランジスタ６０との間のジャンクションに接続される。第２の
ゲートクランプ６２と第２のドライブレジスタ６４は、第２のプレドライバトラ
ンジスタ５９と６０に、ゲートクランプ４４とレジスタ３４が出力トランジスタ
１２と１４に接続される方法と同様の方法で接続される。第３のプレドライバＮ
ＭＯＳトランジスタ６６と第３のプレドライバＰＭＯＳトランジスタ６８が、Ｖ
ｄｄライン１６とＶｓｓライン１８との間に直列に接続される。第３のプレドラ
イバトランジスタ６６と６８との間のジャンクションは、第２のレジスタ６４を
通して第２のプレドライバトランジスタ５９と６０のゲートに接続される。
【００１１】 図３に表示する回路５６は、ゲートクランプに対してより小さいサイズの使用
をでき、前のプレドライバ回路も、より小さくされうる。出力ドライバが第１の
ドライバ回路としてカウントされると、次に、第２のゲートクランプは、奇数の
番号を付されたドライバ回路のゲートと偶数の番号が付されたドライバ回路の出
力に接続されなければならない。実際、最良の技術は、最後のゲートクランプと
プレドライバステージを結合することである。図３に表示する回路５６は、図１
に表示する回路１０と異なる時定数を使用して作動する。図１に表示する回路１
０の時定数は小さく、一方、図３に表示する回路５６の時定数はいくぶん大きく
、集積回路の全体又は一部の動的パワーアップに依存しており、ゲートクランプ
をパワーアップする。
【００１２】 図４を参照する。本発明の回路の更に別の形を表示し、それは、７０として全
般的に示される。回路７０は、トリガ装置の構造を除いて、図２に表示する回路
４６と同じものである。回路７０では、回路４６のＲＣ回路のレジスタ５０は、
記憶コンデンサ７２と置換され、漏洩経路は、ＭＯＳトランジスタ７４の形で置
換されている。記憶コンデンサ７２は、Ｖｓｓライン１８とインバータＮＭＯＳ
とＰＭＯＳトランジスタ５２と５４のゲートとの間に接続される。ＭＯＳトラン
ジスタ７４は、記憶コンデンサ７２と並列で、Ｖｄｄ１６にゲート７６が接続さ
れている。図２の回路４６のＲＣ回路のコンデンサ４８は、ゼナーダイオード７
８で置換され、該ゼナーダイオードは、Ｉ／Ｏパッド３６と、インバータＮＭＯ
ＳとＰＭＯＳトランジスタ５２と５４のゲートとの間に接続される。 ゼナーダイオード７８は、Ｉ／Ｏパッド３６とインバータＮＭＯＳトランジスタ
５２のゲートとの間にゼナーダイオードがブレークダウンしない限り容量結合を
提供する。
【００１３】 回路７０は、図２に表示する回路４６と、同様に作動する。最初の段階で、回
路７０のトリガ回路は、回路４６のトリガ回路として、いくらかの電荷が、今、
直列接続コンデンサ７２とゼナーダイオード７８との間にチャージされるという
例外があるが、同様に作動する。ＭＯＳトランジスタ７４によって提供される漏
洩経路は、インバータＮＭＯＳトランジスタ５２のゲートとＶｓｓライン１８と
の間のコンデンサ７２をゆっくりと放出する。全ＥＯＳ／ＥＳＤパルスがＩ／Ｏ
パッド３６をヒットするときに、ＥＳＤクランプを横切る電圧は、最終的にはゼ
ナー破壊電圧より上に上がり、ゼナーダイオード７８は伝導する。これは、イン
バータＮＭＯＳトランジスタ５２のゲートとＶｓｓライン１８との間の記憶コン
デンサ７２をチャージアップし、更に、ゲートクランプがＮＭＯＳ出力ドライバ
ゲートを接地していることを確実にする。代表的な機械モデル放電パルスのよう
な交互の極性パルスに対して、ゼナー７８、記憶コンデンサ７２と、（適切にデ
ザインされた時定数を有する）漏洩経路ＭＯＳトランジスタ７４を備えた上記ト
リガ回路は、ＮＭＯＳ出力ドライブが次の負と正の極性変更の間、離れて残るこ
とを確実にする解決である。
【００１４】 図５を参照する。本発明の回路の第５の形を、８０として全般的に示す。回路
８０は、図２に表示する回路４６と、インバータ回路（ＮＭＯＳトランジスタ５
２とＰＭＯＳトランジスタ５４）が単一のＮＭＯＳトランジスタ８２によって置
換されるということを除いて同じものである。ＮＭＯＳトランジスタ８２のゲー
ト８４は、ＲＣ回路によって制御される。代わりに図５に表示するＲＣ回路は、
図４に表示するゼナーダイオード、コンデンサとＮＭＯＳ回路によって置換され
ることができる。回路８０で、ＥＯＳ／ＥＳＤ状況の下、出力ドライブＮＭＯＳ
トランジスタ１２のゲートはＮＭＯＳトランジスタ８２によって接地される。そ
の結果、出力ドライバＮＭＯＳトランジスタ１２はオフになる。
【００１５】 このように、電気的オーバストレス（ＥＯＳ）と静電ストレス（ＥＳＤ）中、
出力ドライバＮＭＯＳトランジスタを保護するための本発明回路が提供される。
回路は、ストレス中、出力ドライブＮＭＯＳトランジスタをオフにするための手
段を含む。これは、ＥＯＳ／ＥＳＤストレス中、動的にトリガするクランプによ
って達成され、出力ドライバＮＭＯＳトランジスタのゲートを接地する。
【図面の簡単な説明】
【図１】 本発明の回路の略回路図である。
【図２】 図１に表示する本発明の回路の１つのバージョンの回路図である。
【図３】 本発明の回路の他のバージョンの回路図である。
【図４】 本発明の回路の更に別のバージョンの回路図である。
【図５】 本発明の回路の更なるバージョンの回路図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH01 BH02 BH03 BH05 BH13 BH15 DF01 EZ08 EZ20 5F048 AA02 AC10 CC01 CC05 CC06 CC09 5J032 AA06 AB02 AC18

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ＥＯＳ／ＥＳＤストレス中の、出力ドライバＮＭＯＳトラン
    ジスタの保護のための回路であって、 ＶｄｄラインとＶｓｓとの間に直列において接続される出力ドライバＮＭＯＳ
    トランジスタと出力ドライバＰＭＯＳトランジスタと、 ２つの出力ドライバトランジスタとの間のジャンクションに接続されるＩ／Ｏ
    パッドと、 ＶｄｄラインとＶｓｓラインとの間に直列に接続されるＰＭＯＳトランジスタ
    とＮＭＯＳトランジスタを含むプレドライバステージと、 プレドライバトランジスタの間のジャンクションに接続された出力ドライバト
    ランジスタのゲートと、 Ｖｓｓラインへの第１の接続と、プレドライバトランジスタと間のジャンクシ
    ョンへの第２の接続と、Ｉ／Ｏパッドへの第３の接続と、出力ドライバＮＭＯＳ
    トランジスタのゲートへの第４の接続と、を有するゲートクランプと、 Ｉ／ＯパッドとＶｓｓラインとの間に接続され、ゲートクランプの第３の接続
    に接続を有するＥＳＤクランプと、 を備えた回路。
  2. 【請求項２】 Ｉ／Ｏパッドと、ゲートクランプの第３の接続とＥＳＤクラ
    ンプの間に動的なトリガ回路を含む請求項１記載の回路。
  3. 【請求項３】 出力ドライバトランジスタのゲートとプレドライバトランジ
    スタとの間のジャンクションとの間に接続されるレジスタを更に備えている請求
    項２記載の回路。
  4. 【請求項４】 Ｉ／Ｏパッドと出力ドライバトランジスタとの間にジャンク
    ションとの間に接続される出力レジスタを更に備えている請求項３記載の回路。
  5. 【請求項５】 ゲートクランプが、トリガ回路とインバータ回路を有する請
    求項１記載の回路。
  6. 【請求項６】 トリガ回路が、Ｖｓｓラインと出力ドライバトランジスタと
    の間のジャンクションとの間に直列に接続されるコンデンサとレジスタを有する
    請求項５記載の回路。
  7. 【請求項７】 ゲートクランプが、ＶｓｓラインとＩ／Ｏパッドとの間に接
    続されるＲＣ回路と、Ｖｓｓラインと出力ドライバトランジスタのゲートとの間
    に接続されるＮＭＯＳトランジスタと、を有する請求項１記載の回路。
  8. 【請求項８】 ＲＣ回路は、直列に接続されるレジスタとコンデンサを有し
    、ゲート又はＭＯＳトランジスタが、コンデンサとレジスタとの間のジャンクシ
    ョンに接続される請求項７記載の回路。
  9. 【請求項９】 ＶｓｓラインとＶｄｄラインとの間に直列に接続されるＮＭ
    ＯＳトランジスタとＰＭＯＳトランジスタを含む各々のプレドライバ状態を有す
    る複数のプレドライバステージを更に備え、 各々のステージのトランジスタのゲートが合わせて、隣接したステージのプレ
    ドライバトランジスタとの間のジャンクションに接続されており、プレドライバ
    ステージの出力は、出力ドライバトランジスタのゲートに接続される請求項１記
    載の回路。
  10. 【請求項１０】 ステージの１つのプレドライバトランジスタのうち１つに
    接続される第２のゲートクランプを更に備えている請求項９記載の回路。
JP2001526857A 1999-08-06 2000-08-04 Ｅｏｓ／ｅｓｄストレスの中のｎｍｏｓ出力ドライバの動的なターンオフのための回路 Withdrawn JP2003510827A (ja)

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