JP3825777B2 - 半導体装置 - Google Patents
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Description
ただし、上記Ihはスナップバック後の電流の極小値である。一般に、Iesd>>Ihであるから、
Ron≒(Vclamp−Vh)/Iesd・・・(1)
となる。
Vclamp<BVox・・・(2)
Vh>Vddmax・・・(3)
である。
Ron<(BVox−Vddmax)/Iesd
となる。
Ron<(4V−1.2V)/2.7A=1.0Ω
となる。
Vclamp+Iesd*(R1+R2)<BVox
となる。
Vclamp<BVox−Iesd*(R1+R2)・・・(4)
となる。
Ron+R1+R2<(BVox−Vddmax)/Iesd
となる。
Christian C.Russ et al.,"GGSCRs:GGNMOS Triggered Silicon Controlled Rectifiers for ESD Protection in Deep Sub−Micron CMOS Processes",ELECTRICAL OVERSTRESS/ELECTROSTATIC DISCHARGE SYMPOSIUM PROCEEDINGS 2001(23th).
図1は、この発明の第1の実施形態にしたがった、ESD(Electrostatic Discharge)保護回路の構成例を示すものである。ここでは、同一基板上に保護対象となる半導体集積回路(たとえば、MOS(Metal Oxide Semiconductor)集積回路)とともに集積化されて、上記半導体集積回路のゲート酸化膜を保護する保護回路として用いられる、ACトリガー切断型サイリスタを例に説明する。なお、図10と同一部分には同一符号を付し、詳しい説明は割愛する。
ただし、上記Ihはスナップバック後に電圧が極小となる点(Vh)での電流値である。一般に、Iesd>>Ihであるから、
Ron≒(Vclamp−Vh)/Iesd・・・(1)
となる。
Vclamp<BVox・・・(2)
である。
Ron<(BVox−Vh)/Iesd
となる。
Ron≒BVox/Iesd
となる。
Ron<4V/2.7A=1.5Ω
となる。
図6は、この発明の第2の実施形態にしたがった、ESD保護回路の構成例を示すものである。ここでは、同一基板上に保護対象となる半導体集積回路(たとえば、MOS集積回路)とともに集積化されて、上記半導体集積回路のゲート酸化膜を保護する保護回路として用いられる、ACトリガー切断型サイリスタを例に説明する。なお、図1と同一部分には同一符号を付し、詳しい説明は割愛する。
図7は、この発明の第3の実施形態にしたがった、ESD保護回路の構成例を示すものである。ここでは、同一基板上に保護対象となる半導体集積回路(たとえば、MOS集積回路)とともに集積化されて、上記半導体集積回路のゲート酸化膜を保護する保護回路として用いられる、ACトリガー切断型サイリスタを例に説明する。なお、図6と同一部分には同一符号を付し、詳しい説明は割愛する。
図8は、この発明の第4の実施形態にしたがった、ESD保護回路の構成例を示すものである。ここでは、同一基板上に保護対象となる半導体集積回路(たとえば、MOS集積回路)とともに集積化されて、上記半導体集積回路のゲート酸化膜を保護する保護回路として用いられる、ACトリガー切断型サイリスタを例に説明する。なお、図7と同一部分には同一符号を付し、詳しい説明は割愛する。
Claims (6)
- 半導体集積回路を静電放電から保護するための保護回路を備えた半導体装置であって、
前記保護回路が、
前記静電放電を検知する検知回路と、
前記検知回路の出力にもとづいてトリガー信号を生成するトリガー回路と、
前記半導体装置の第1の端子にエミッタが接続されたPNPトランジスタと、前記半導体装置の第2の端子にエミッタが接続され、前記PNPトランジスタのベースにコレクタが接続されたNPNトランジスタとを有し、前記トリガー回路からの前記トリガー信号により動作するサイリスタ部と、
前記PNPトランジスタおよび前記NPNトランジスタ間の接続を、前記検知回路の出力に応じて制御するスイッチング素子と
を具備して構成されていることを特徴とする半導体装置。 - 前記検知回路は、前記半導体装置の第1の端子と第2の端子との間に接続され、その中間端子より前記出力が取り出される、抵抗素子とMOS(Metal Oxide Semiconductor)キャパシタとからなることを特徴とする請求項1に記載の半導体装置。
- 前記トリガー回路は、前記半導体装置の第1の端子にソースが接続された第1のMOS(Metal Oxide Semiconductor)トランジスタと、前記半導体装置の第2の端子にソースが接続され、前記第1のMOSトランジスタとドレインが共通接続された第2のMOSトランジスタとから構成され、各ゲートには前記検知回路からの出力が入力されるインバータ回路であり、前記共通接続されたドレインから前記トリガー信号を前記NPNトランジスタのベースに供給することを特徴とする請求項1に記載の半導体装置。
- 前記トリガー回路は、前記半導体装置の第1の端子にソースが接続された第1のMOS(Metal Oxide Semiconductor)トランジスタと、前記半導体装置の第2の端子にソースが接続され、前記第1のMOSトランジスタとドレインが共通接続された第2のMOSトランジスタとから構成され、各ゲートには前記検知回路からの出力が入力される第1のインバータ回路と、前記半導体装置の第1の端子にソースが接続された第3のMOSトランジスタと、前記半導体装置の第2の端子にソースが接続され、前記第3のMOSトランジスタとドレインが共通接続された第4のMOSトランジスタとから構成され、各ゲートには前記第1のインバータ回路における共通接続されたドレインからの出力が入力される第2のインバータ回路とを備え、
前記第2のインバータ回路における共通接続されたドレインから前記トリガー信号を前記PNPトランジスタのベースに供給することを特徴とする請求項1に記載の半導体装置。 - 前記トリガー回路は、前記半導体装置の第1の端子にソースが接続された第1のMOS(Metal Oxide Semiconductor)トランジスタと、前記半導体装置の第2の端子にソースが接続され、前記第1のMOSトランジスタとドレインが共通接続された第2のMOSトランジスタとから構成され、各ゲートには前記検知回路からの出力が入力される第1のインバータ回路と、前記半導体装置の第1の端子にソースが接続された第3のMOSトランジスタと、前記半導体装置の第2の端子にソースが接続され、前記第3のMOSトランジスタとドレインが共通接続された第4のMOSトランジスタとから構成され、各ゲートには前記第1のインバータ回路における共通接続されたドレインからの出力が入力される第2のインバータ回路とを備え、
前記第2のインバータ回路における共通接続されたドレインから前記トリガー信号を前記NPNトランジスタのベースに供給することを特徴とする請求項1に記載の半導体装置。 - 前記トリガー回路は、前記半導体装置の第1の端子にソースが接続された第1のMOS(Metal Oxide Semiconductor)トランジスタと、前記半導体装置の第2の端子にソースが接続され、前記第1のMOSトランジスタとドレインが共通接続された第2のMOSトランジスタとから構成され、各ゲートには前記検知回路からの出力が入力されるインバータ回路であり、前記共通接続されたドレインから前記トリガー信号を前記PNPトランジスタのベースに供給することを特徴とする請求項1に記載の半導体装置。
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