CN1180479C - 静电放电防护电路 - Google Patents

Abstract

本发明公开了一种静电放电防护电路，利用基体触发技术对高低压输出入电路进行静电放电防护，该静电放电防护电路包含：一堆叠式NMOS晶体管，具有第一NMOS晶体管与第二NMOS晶体管；一寄生的旁侧双载流子晶体管；一触发电流产生电路；以及一寄生的基板电阻；本发明可提高高低电压共容的输出入电路的静电放电防护能力。

Description

静电放电防护电路

技术领域

本发明涉及集成电路的静电防护领域，特别是利用基体触发技术的高低压输出入电路的一种静电放电防护电路。

背景技术

为了构成高电路集积密度并达到预期的功能，缩小尺寸的金属氧化物半导体场效晶体管(MOSFET)已使用于先进的集成电路技术中。但为了符合固定的场比(field scaling)需求，在许多集成电路技术中亦将工作电压(power supplyvoltage)按比例地降低。因此，在电脑结构中需具备界面(interface)来连接具有不同工作电压的半导体晶片(semiconductor chip)或子系统(sub-system)。由于具有混合的工作电压，晶片之间界面的I/O电路必须具备避免电压过高(overstress)以及防止不宜的漏电流路径(current leakage path)的功能。静电放电防护(electrostatic discharge，ESD)电路亦必须满足相同的界面状态与限制。其中一个限制是高低电压共容的I/O电路必须能够承受超过栅极氧化层(gate oxide)可靠度限制的电压。

图1为美国第5,932,918号“ESD protection clamp for mixed voltageI/O stages using NMOS transistors”专利。如图1所示，该专利揭示出利用堆叠的NMOS晶体管122、126来限制I/O接点(Pad)111的电压，进而保护内部电路112。NMOS晶体管122的漏极34连接于I/O接点111；而NMOS晶体管126的源极132接地。该堆叠的NMOS晶体管122、126在CMOS制程上的实现方式如图2所示，晶体管122的源极与晶体管126的漏极共用中间的N+扩散，而在此种结构中，有一寄生的旁侧双载流子晶体管。图3为单一NMOS元件与堆叠NMOS元件的电压电流崩溃特性图。如图3所示，该堆叠的NMOS晶体管122、126的崩溃区工作电压几乎是单一NMOS晶体管的两倍大。当相同的静电放电电流通过该堆叠的晶体管元件时，在该堆叠NMOS元件上产生的热能(Power＝I*V)会是一般单一NMOS元件的两倍大。因此，使该堆叠NMOS元件容易因ESD而烧毁。即该堆叠NMOS元件的ESD耐受能力大幅下降。

发明内容

本发明的目的是提供一种静电放电防护电路，它利用基体触发技术的高低电压共容的输出入电路进行静电放电防护，从而提高高低电压共容的输出入电路的静电放电防护能力。

本发明的静电放电防护电路，利用基体触发技术对高低电压共容的输出入电路进行静电放电防护。该静电放电防护电路包含：一堆叠式NMOS晶体管，具有堆叠的第一NMOS晶体管与第二NMOS晶体管，该第一NMOS晶体管的漏极连接于I/O接点，且该第一NMOS晶体管的栅极连接于一电源电压，该第一NMOS晶体管的源极连接于该二NMOS晶体管的漏极，且该第二NMOS晶体管的栅极连接于一内部电路，以及该第二NMOS晶体管的源极接地；一寄生的旁侧双载流子晶体管，该旁侧双载流子晶体管的集电极连接于第一NMOS晶体管的漏极，而发射极连接于第二NMOS晶体管的源极；一触发电流产生电路，第一端连接于I/O接点，第二端接地，以及第三端连接于旁侧双载流子晶体管的基极，借以在I/O接点的电压高于一设定值时，从第三端送出一触发电流；以及一寄生的基板电阻，一端连接于双载流子晶体管的基极，另一端接地，借以利用触发电流产生一偏压给双载流子晶体管。

本发明采用基体触发技术对高低电压共容的输出入电路进行静电放电防护，可使堆叠式的NMOS元件不易因静电放电而烧毁，从而大大提高高低电压共容的输出入电路的静电放电防护能力。

附图说明

图1为现有技术的静电放电防护电路；

图2为现有技术的静电放电防护电路的剖面图；

图3为图1的晶体管的漏极与源极电压以及漏极电流的关系图；

图4为本发明静电放电防护电路的第一实施例；

图5显示本发明应用于混合型电压的ESD保护电路的具有触发电流产生电路的堆叠NMOS晶体管结构的剖面图；

图6显示SPICE模拟的二极管数目与触发电流的关系图；

图7显示SPI CE模拟的PMOS晶体管的宽度与触发电流的关系图；

图8为本发明静电放电防护电路的第二实施例；

图9显示4种静电放电的型态；

图10为应用本发明静电放电防护电路的电路。

图中元件符号参数说明：

10 静电放电防护电路         11 I/O接点

12 内部电路                 13 提升PMOS晶体管

20 堆叠NMOS晶体管           21 上侧NMOS晶体管

22 下侧NMOS晶体管           30 旁侧双载流子晶体管

40 触发电流产生电路         50 寄生基板电阻

具体实施方式

图4为本发明静电放电防护电路的第一实施例。如该图所示，本发明的静电放电防护电路10系包含一堆叠的NMOS晶体管20、一旁侧双载流子晶体管30、一寄生基板电阻Rsub、以及一触发电流产生电路40。该堆叠的NMOS晶体管20可将I/O接点的电压嵌制在预设电压范围内，而触发电流产生电路40是用来产生触发电流Itrig。当触发电流Itrig超过一临界电流值时，经由寄生基板电阻Rsub所产生的压降，来提早触发旁侧双载流子晶体管30，借以排除静电放电的电流，以提升该保护电路的ESD耐压度。

该堆叠的NMOS晶体管20包含上侧NMOS晶体管21与下侧NMOS晶体管22。上侧晶体管21的漏极(drain)连接到一I/O接点(pad)11，栅极(gate)连接至电源电压Vdd。下侧晶体管22的漏极连接至上侧晶体管21的源极(source)，栅极连接至内部电路12，而源极连接至Vss，亦即接地。需注意到，上侧晶体管21的源极与下侧晶体管22的漏极亦形成共用扩散区域(shareddifffusion)。而且，下侧晶体管22的栅极系连接于内部电路12，而非接地。

双载流子晶体管30的集电极(collector electrode)连接于上侧晶体管21的漏极，亦即连接于I/O接点11。而双载流子晶体管30的发射极(emitterelectrode)连接于下侧晶体管22的源极，亦即接地。寄生基板电阻Rsub连接于双载流子晶体管30的基极(bas electrode)与第二工作电压Vs s之间。因此，当触发电流Itrig大于一临界值时Ith时，亦即大于双载流子晶体管30的基极-发射极接面顺向偏压时，该双载流子晶体管30会导通，借以将静电放电电流从I/O接点11引导至第二作电压Vss，亦即接地。

触发电流产生电路40用来产生触发电流Itrig。如图4所示，触发电流产生电路40包含一串联二极管D1、D2、...、Dm、一PMOS晶体管42、一NMOS晶体管43、以及一电阻Rd。串联二极管D1、D2、...、Dm的正端连接至I/O接点11，而负端连接至PMOS晶体管42的第一电流极(first current electrode)。NMOS晶体管43的漏极连接至PMOS晶体管42的第二电流极，且源极接地。PMOS晶体管42与NMOS晶体管43的栅极(gate electrode)经过电阻Rd连接至电源电压Vdd。触发电流Itrig即从I/O接点11经过串联二极管D1、D2、...、Dm、PMOS晶体管42后输出。NMOS晶体管43的作用是避免在正常工作情形下，有大的漏电电流触发双载流子晶体管30而使其导通(turn on)。电阻Rd可使用具有寄生(parasitic)p-sub/n+的二极管的n+扩散电阻。该寄生(parasitic)p-sub/n+的二极管可作为天线二极管(antenna diode)，借以解决在制造过程时的天线效应(antenna effect)。

在正常的情形下，ESD电路是保持在不导通的状态，因此不会影响(interfere)I/O接点11的电压准位。当I/O接点11作为输入缓冲器(inputbuffer)时，内部电路12的前驱动器(未图示)会输出逻辑0至下侧晶体管22的栅极，因此不会有泄漏电流流过堆叠的NMOS晶体管20。跨过串联二极管D1、D2、...、Dm的电压Vstring可以用式(1)表示：

$\mathrm{Vstring}\left(I\right)=m{V}_D\left(I\right)-n{V}_r\left[\frac{m(m-1)}{2}\right]\×\ln (\mathrm{\β}+1)---\left(1\right)$

其中，m为二极管的数目、n为理想因素、以及β为寄生PNP晶体管的β增益。

当I/O接点11的电压Vpad大于Vstring+|Vtp|+Vdd时，触发电流产生电路40即会产生触发电流Itrig。该触发电流产生电路40可根据在工作温度下的所需的泄漏电流调整串联二极管D1、D2、...、Dm的长度，以及触发电流产生电路40动作的电压，以维持ESD电路在正常工作情形下不导通的状态。

当发生ESD的情形时，由于电源电压Vdd的de-coupling电容使得PMOS晶体管42的栅极近似接地。所以在Vpad≥Vstring+|Vtp|时，触发电流产生电路40导通，且电流会流过串联二极管D1、D2、...、Dm以及PMOS晶体管42至基板(substrate)。因此，一适当的寄生基板电阻Rsub，使得该寄生基板电阻Rsub的压降Vsub大于0.6V，使双载流子晶体管30导通。图5显示本发明应用于高低电压共容的ESD保护电路的具有触发电流产生电路的堆叠NMOS晶体管结构的剖面图。

图6显示SPICE模拟的二极管数目与触发电流Itrig的关系，其中I/O接点11的电压在0V至8V的上升时间为10ns，以模拟ESD情形(堆叠NMOS晶体管20的崩溃电压约接近10V)。从该图可了解到，二极管的数目与触发电流Itrig成反比的关系。图7显示SPICE模拟的PMOS晶体管42的宽度与触发电流Itrig的关系，其中二极管的数目为5且PMOS晶体管42的长度为3μm。从该图可了解到，PMOS晶体管42的宽度与触发电流Itrig成正比的关系。可根据图6、7的SPICE模拟结果来调整二极管数目及PMOS晶体管42的宽度，以使在ESD情形下，在堆叠NMOS晶体管20尚未崩溃前，有足够的电流Itrig来及早触发寄生的旁侧双载流子晶体管30。

图8显示本发明静电放电防护电路的第二实施例。如该图所示，静电放电防护电路10′的结构与第一实施例的静电放电防护电路10相同，唯一不同点为串联二极管D1、D2、...、Dm的正端连接于一提升PMOS晶体管13的浮接(floating)的n-阱(n-well)，且该PMOS晶体管13为输出缓冲器的一部份。在ESD情形下，电流最初流过PMOS晶体管13的寄生p+/n-阱二极管以及触发电流产生电路40借以产生触发电流Itrig来快速导通包含于堆叠NMOS晶体管20的寄生旁侧双载流子晶体管30，而将ESD电流排除(Shunt)。第二实施例的目的是提供一嵌制结构以确保I/O接点11不会产生额外的输入电容。此结构对于类比集成电路尤其重要。

图9显示四种静电放电的型态。如该图所示，由于在ESD测试下对于I/O接点11会产生相对于电源电压Vdd与第二工作电压Vss的正电压或负电压，因此会有四种静电放电的型态。在该等ESD型态下，ESD电压会相对于电源电压Vdd与第二工作电压Vss而灌入I/O接点11，但其他的接点为浮接状态。所以，ESD保护电路必须将ESD电流旁路(bypass)至电源电压Vdd与第二工作电压Vss。以下下参考图10分别说明本发明电路在四种静电放电的型态的工作方式：

1.相对于第二工作电压Vss产生正电压输入。在此PS-型态下，高输入电压会使触发电流产生电路40动作并导通堆叠NMOS晶体管的ESD保护电路，而将大部分的ESD电流旁路至第二工作电压Vss。

2.相对于电源电压Vdd产生正电压输入。在此NS-型态下，高输入电压会使触发电流产生电路40动作并导通堆叠NMOS晶体管的ESD保护电路，而将大部分的ESD电流旁路至第二工作电压Vss。同时，因为第二工作电压作Vss的电压增加，迫使寄生二极管Dw导通，而将ESD电流旁路至电源电压Vdd。而寄生二极管Dw是由P型基板与n-阱所形成。

3.相对于第二工作电压Vss产生负电压输入。在此PD-型态下，高负输入电压会使寄生二极管Dn导通，而将ESD电流旁路至第二工作电压Vss。而寄生二极管Dn是由P型基板与n+区域所形成。

4.相对于电源电压Vdd产生负电压输入。在此ND-型态下，高负输入电压会使寄生二极管Dn导通，而将ESD电流经由寄生二极管Dn与轨(Rail)钳制电路旁路至电源电压Vdd。

所以，本发明的静电放电防护电路可有效达到静电放电防护的效果。

以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明的要旨，该领域技术人员可进行各种变形或变更。

Claims (10)

1、一种静电放电防护电路，其特征是，该静电放电防护电路包含：

一堆叠式NMOS晶体管，具有堆叠的第一NMOS晶体管与第二NMOS晶体管，该第一NMOS晶体管的漏极连接于一I/O接点，且该第一NMOS晶体管的栅极连接于一电源电压，该第一NMOS晶体管的源极连接于该第二NMOS晶体管的漏极，且该第二NMOS晶体管的栅极连接于一内部电路，以及该第二NMOS晶体管的源极接地；

一旁侧双载流子晶体管，该旁侧双载流子晶体管的集电极连接于前述第一NMOS晶体管的漏极，而发射极连接于第二NMOS晶体管的源极；

一触发电流产生电路，第一端连接于前述I/O接点，第二端接地，以及第三端连接于前述旁侧双载流子晶体管的基极，所述的I/O接点的电压高于一设定值时，从所述的第三端送出一触发电流；

一基板电阻，一端连接于前述双载流子晶体管的基极，另一端接地，由所述的触发电流产生一偏压给所述的双载流子晶体管。

2、根据权利要求1所述的静电放电防护电路，其特征在于，所述的触发电路产生电路包含：

一串联二极管，该串联二极管的正端为所述触发电流产生电路的前述的第一端；

一PMOS型晶体管，该PMOS型晶体管的源极连接于所述的串联二极管的负端；

一NMOS型晶体管，该NMOS型晶体管的漏极连接于所述PMOS型晶体管的漏极并作为该触发电流产生电路的前述第三端，且该NMOS型晶体管的源极作为该触发电流产生电路的前述的第二端；

其中所述的PMOS型晶体管与NMOS型晶体管的栅极经由一电阻连接至所述的电源电压。

3、如权利要求1所述的静电放电防护电路，其特征在于，还包含一提升PMOS，漏极连接于前述的I/O接点，源极连接于前述电源电压，栅极连接于前述的内部电路。

4、如权利要求1所述的静电放电防护电路，其特征在于，所述的基板电阻为寄生电阻。

5、如权利要求1所述的静电放电防护电路，其特征在于，所述的旁侧双载流子晶体管为寄生双载流子晶体管。

6、一种静电放电防护电路，其特征是，该静电放电防护电路包含：

一堆叠式NMOS晶体管，具有堆叠的第一NMOS晶体管与第二NMOS晶体管，该第一NMOS晶体管的漏极连接于一I/O接点，且该第一NMOS晶体管的栅极连接于一电源电压，该第一NMOS晶体管的源极连接于该第二NMOS晶体管的漏极，且该第二NMOS晶体管的栅极连接于一内部电路，以及该第二NMOS晶体管的源极接地；

一旁侧双载流子晶体管，该旁侧双载流子晶体管的集电极连接于前述第一NMOS晶体管的漏极，而发射极连接于前述第二NMOS晶体管的源极；

一触发电流产生电路，第一端连接于一提升PMOS晶体管的浮接的n-阱，第二端接地，以及第三端连接于前述旁侧双载流子晶体管的基极，所述的I/O接点的电压高于一设定值时，从所述的第三端送出一触发电流；

一基板电阻，一端连接于前述双载流子晶体管的基极，另一端接地，所述的触发电流产生一偏压给所述的双载流子晶体管。

7、.如权利要求6所述的静电放电防护电路，其特征是：其中前述触发电流产生电路还包含：

一串联二极管，该串联二极管的正端为该触发电流产生电路的前述第一端；

一PMOS型晶体管，该PMOS型晶体管的源极连接于所述的串联二极管的负端；

一NMOS型晶体管，该NMOS型晶体管的漏极连接于所述PMOS型晶体管的漏极并作为该触发电流产生电路的前述第三端，且该NMOS型晶体管的源极作为该触发电流产生电路的前述的第二端；

其中所述的PMOS型晶体管与NMOS型晶体管的栅极经由一电阻连接至所述的电源电压。

8、如权利要求6所述的静电放电防护电路，其特征是：它还包含一提升PMOS，漏极连接于前述I/O接点，源极连接于前述电源电压，栅极连接于前述内部电路。

9、如权利要求6所述的静电放电防护电路，其特征是：其中前述基板电阻为寄生电阻。

10、如权利要求6所述的静电放电防护电路，其特征是：其中前述旁侧双载流子晶体管为寄生双载流子晶体管。

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