KR102140734B1

KR102140734B1 - 정전 보호 회로를 포함하는 반도체 장치 및 그것의 동작 방법

Info

Publication number: KR102140734B1
Application number: KR1020140057863A
Authority: KR
Inventors: 고재혁; 고민창; 김한구
Original assignee: 삼성전자주식회사
Priority date: 2014-05-14
Filing date: 2014-05-14
Publication date: 2020-08-04
Also published as: US20150333508A1; US9875975B2; TW201607197A; CN105097786A; JP2015220757A; TWI681602B; JP6712121B2; CN105097786B; KR20150131451A

Abstract

본 발명에 따른 반도체 장치는, 구동 신호에 따라 패드(Pad)를 제 1 전원 전압으로 풀업하는 제 1 드라이버, 상기 구동 신호에 따라 상기 패드(Pad)를 제 2 전원 전압으로 풀다운하는 제 2 드라이버, 스위치 제어 신호에 따라 상기 패드(Pad)와 상기 제 2 드라이버 사이의 저항치를 가변하는 스위치 보호 저항, 그리고 상기 제 1 전원 전압 또는 상기 제 2 전원 전압의 레벨을 검출하여 상기 스위치 제어 신호를 생성하는 ESD 검출기를 포함한다.

Description

정전 보호 회로를 포함하는 반도체 장치 및 그것의 동작 방법{SEMICONDUCTOR DEVICE INCLUDING ELECTROSTATIC DISCHARGE CIRCUIT AND OPERATION METHOD THEREOF}

본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 정전 보호 회로를 포함하는 반도체 장치 및 그것의 동작 방법에 관한 것이다.

모바일 기기나 전자 장치에는 다양한 반도체 집적 회로들이 실장된다. 반도체 집적 회로들은 미세화 또는 고집적화됨에 따라 정전기에 대한 강화된 보호 기능이 요구되고 있다. 반도체 칩이나 회로를 정전기로부터 보호하기 위한 회로를 일반적으로 정전 방전(ElectroStatic Discharge: 이하, ESD) 회로라 한다. ESD는 정전기에 의한 방전현상을 의미한다. 즉, ESD는 정전기 현상에 의해 발생한 고전압이 회로의 절연파괴전압을 넘어 방전되는 현상을 말한다. ESD가 반도체 장치에서 발생 될 경우 소자의 파괴를 유발할 수 있다. 입력 또는 출력 회로와 연결되어 있는 입출력 패드에 순간적으로 발생된 고전압의 정전기는 반도체 장치 특히 모스(MOS) 트랜지스터의 게이트 절연막을 파괴시킬 수 있다.

일반적으로 ESD 회로는 반도체 장치의 입출력 패드에 구비되어 ESD에 의해 발생된 과전류를 신속하게 우회시킴으로 반도체 장치를 보호한다. 특히, ESD 회로에는 입출력 패드(Pad)를 구동하는 구동 회로가 연결되고, 구동 회로를 보호하는 보호 저항이 구비된다. 그러나 이 보호 저항의 레벨은 다양한 성능 조건을 만족시키기 위해서 허용되는 범위가 지극히 제한적이다. 특히, 고해상도의 영상 신호를 구동하는 반도체 장치에서나, 고속의 데이터 전송이 필요한 반도체 장치에서 보호 저항의 레벨이 감소되어야 타이밍 요구 조건을 만족시킬 수 있다. 따라서, 보호 저항의 레벨 결정에 있어서 ESD 보호를 위한 요구 조건과 데이터 신뢰성을 위한 요구 조건이 상충하는 문제가 발생한다.

본 발명의 목적은 회로에 대한 높은 보호 기능을 제공하면서, 타이밍 조건을 만족시킬 수 있는 정전 보호 회로 및 그것을 포함하는 반도체 장치를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치는, 구동 신호에 따라 패드(Pad)를 제 1 전원 전압으로 풀업하는 제 1 드라이버, 상기 구동 신호에 따라 상기 패드(Pad)를 제 2 전원 전압으로 풀다운하는 제 2 드라이버, 스위치 제어 신호에 따라 상기 패드(Pad)와 상기 제 2 드라이버 사이의 저항치를 가변하는 스위치 보호 저항, 그리고 상기 제 1 전원 전압 또는 상기 제 2 전원 전압의 레벨을 검출하여 상기 스위치 제어 신호를 생성하는 ESD 검출기를 포함한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치는, 구동 신호에 따라 패드(Pad)를 제 1 전원 전압 또는 제 2 전원 전압으로 구동하는 드라이버, 스위치 제어 신호에 따라 상기 패드(Pad)와 상기 드라이버 사이에 보호 저항을 연결하거나 상기 보호 저항을 바이패스 시키는 스위치 보호 저항, 그리고 상기 제 1 전원 전압 또는 상기 제 2 전원 전압을 모니터링하고, ESD 이벤트가 발생하는 경우 상기 보호 저항이 상기 패드(Pad)와 상기 드라이버 사이에 연결되도록 상기 스위치 제어 신호를 생성하는 ESD 검출기를 포함한다.

상기 목적을 달성하기 위한 패드와, 상기 패드를 구동하는 드라이브를 포함하는 반도체 장치의 정전 보호 회로의 동작 방법은, 상기 반도체 장치의 전원 전압의 교류 성분을 검출하는 단계, 상기 교류 성분이 특정 레벨 이상으로 상승하는 경우, 상기 교류 성분을 처리하여 상기 패드와 상기 드라이브 사이의 전기 저항치를 높이기 위한 스위치 제어 신호를 생성하는 단계, 그리고 상기 스위치 제어 신호에 따라 상기 패드와 상기 드라이브 사이에 보호 저항이 연결되도록 스위칭하는 단계를 포함한다.

이상과 같은 본 발명의 실시 예에 따르면, ESD 이벤트에서는 구동 회로의 보호 저항으로서 동작하면서, 정상 동작시에는 타이밍 조건을 충족할 수 있는 레벨의 저항치로 조정될 수 있는 보호 저항을 제공할 수 있다. 이러한 본 발명의 실시 예에 따르면, 높은 ESD 보호 효과를 가지면서도 신호에 대해서 타이밍 요구 조건을 충족시킬 수 있는 반도체 장치를 제공할 수 있다. 게다가, ESD 보호 회로의 설계시 보호 저항의 레벨 선택에 대한 자유도도 높아질 수 있다.

도 1은 본 발명의 실시 예에 따른 정전 보호 회로를 구비하는 반도체 장치를 보여주는 블록도이다.
도 2는 도 1의 스위치 보호 저항의 다른 실시 예를 보여주는 회로도이다.
도 3은 도 1의 반도체 장치의 정전 보호 회로를 보여주는 회로도이다.
도 4a 및 도 4b는 각각 도 3의 제 1 드라이버(210) 및 제 2 드라이버(215)의 다른 예들을 보여주는 회로도들이다.
도 5는 도 3의 회로도에 대해 정상 동작시와 ESD 이벤트 시에 형성되는 전류 경로를 보여주는 회로도이다.
도 6a 및 도 6b는 각각 도 5의 회로에서 정상 동작시와 ESD 이벤트 시의 전원 전압과 노드들의 전압을 보여주는 타이밍도 들이다.
도 7은 본 발명의 제 2 실시 예의 정전 보호 회로를 보여주는 회로도이다.
도 8은 본 발명의 제 3 실시 예의 정전 보호 회로를 보여주는 회로도이다.
도 9a 및 도 9b는 각각 도 8의 정전 보호 회로의 동작을 보여주는 도면이다.
도 10은 본 발명의 제 4 실시 예에 따른 정전 보호 회로를 보여주는 회로도이다.
도 11은 도 10에 도시된 제 2 드라이버의 전류-전압 특성 곡선이다.
도 12는 본 발명의 실시 예에 따른 반도체 장치의 구성을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 디스플레이 장치를 보여주는 블록도이다.
도 14는 본 발명의 실시 예가 적용된 저장 장치를 보여주는 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 반도체 장치 또는 반도체 칩이 본 발명의 특징 및 기능을 설명하기 위한 단위의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명의 실시 예에 따른 정전 보호 회로를 구비하는 반도체 장치를 보여주는 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 패드(Pad)에 구동 신호를 제공하는 드라이버(110, 115), 스위치 보호 저항(120), ESD 검출기(130), 클램프 회로(140) 그리고 내부 회로(150)를 포함한다. 여기서, 스위치 보호 저항(120), ESD 검출기(130), 클램프 회로(140), 다이오드(D1, D2) 등은 정전 보호 회로로 통칭할 수 있음은 잘 이해될 것이다.

패드(Pad)에는 드라이버(110, 115), 스위치 보호 저항(120)과 다이오드들(D1, D2)이 연결된다. 제 1 다이오드(D1)는 패드(Pad)와 제 1 전원 전압(VDD1)이 제공되는 전원 라인 사이에 순방향으로 연결된다. 제 2 다이오드(D2)는 패드(Pad)와 제 2 전원 전압(VDD2)이 제공되는 전원 라인 사이에 역방향으로 연결된다. 여기서, 제 1 전원 전압(VDD1)은, 예를 들면, 양의 전압일 수 있다. 반면, 제 2 전원 전압(VDD2)은 접지 레벨이거나 음의 전압(Negative voltage)으로 제공될 수 있을 것이다.

패드(Pad)를 통해서 대량의 양전하들이 유입되는 경우, 제 1 다이오드(D1)가 턴온됨에 따라 유입된 양전하들은 제 1 전원 전압(VDD1)이 제공되는 전원 라인으로 전달될 것이다. 그러면, 클램프 회로(140)와 같은 정전 보호 회로에 의해서 양전하는 제 2 전원 전압(VDD2) 라인으로 방전될 수 있다. 패드(Pad)를 통해서 대량의 음전하들이 유입되는 경우에는 반대로 제 2 다이오드(D2)가 턴온되어, 정전기로 인한 충격으로부터 내부 회로(150)가 보호될 수 있다.

드라이버(110, 115)는 구동 신호(DRV)에 응답하여 패드(Pad)의 전압 레벨을 풀업(Pull-up) 또는 풀다운(Pull-down)하는 구조로 제공될 수 있다. 하지만, 드라이버(110, 115)는 패드(Pad)를 통해서 데이터를 전송하는 방식에 따라 다양한 구조로 제공될 수 있음은 잘 이해될 것이다. 즉, 반도체 장치(100)의 신호 방식이 싱글 레벨 신호(CMOS Signal) 방식인지, 또는 저전압 차분 신호(LVDS)와 같은 차분 신호 방식(Differential Signal) 방식인지에 따라 드라이버(110, 115)의 구조는 달라질 수 있을 것이다.

최근의 고해상도의 모바일 디스플레이를 구동하는 디스플레이 드라이버 IC(DDI)에서는 신호의 레벨이 낮아지는 반면, 높은 잡음 마진이 요구되고 있다. 즉, 상대적으로 낮은 전압으로 신호가 전송되지만, 신호의 눈열림(Eye Opening)은 향상되어야 한다. 따라서, 전달되는 신호의 신뢰성 향상을 위해서 신호의 타이밍 조건에 해당하는 슬루 레이트(Slew Rate) 요구 조건은 엄격해지고 있다. 즉, 신호의 전달시에 패드(Pad)의 종단 임피던스에 대한 요구 조건이 엄격해지고 있다.

스위치 보호 저항(120)은 패드(Pad)와 제 2 드라이버(115) 사이에 제공된다. 스위치 보호 저항(120)은 크게 스위치 소자(Switch Element)와 보호 저항(Protect Resistor)으로 구성될 수 있다. 스위치 소자는 예를 들면 보호 저항(Rp)과 병렬로 연결되는 고전압 트랜지스터(High Voltage Transistor)일 수 있다. 이하, 스위치 소자를 스위치 트랜지스터(Switch Transistor)라 칭하기로 한다. 예시적으로 도면에서는 스위치 트랜지스터(MN_S)는 NMOS 트랜지스터인 것으로 설명하기로 한다. 하지만, 스위치 트랜지스터(MN_S)는 PMOS 트랜지스터이거나 다양한 스위칭 기능을 구비하는 적어도 하나의 소자로 구성될 수 있다.

보호 저항(Rp)은 ESD 이벤트가 발생하면, 제 2 드라이버(115)에 유입되는 전류의 양을 제어할 수 있다. 예를 들면, 보호 저항(Rp)은 제 2 드라이버(115)의 NMOS 트랜지스터에 유입되는 전류의 양을 제한할 수 있다. 보호 저항(Rp)의 레벨은 제 2 드라이버(115)의 전류 또는 전압의 한계치를 참조하여 결정될 수 있을 것이다.

ESD 검출기(130)는 패드(Pad)를 통해서 발생하는 ESD 이벤트를 감지하여 스위치 보호 저항(120)을 제어하기 위한 스위치 제어 신호(RSW)를 생성한다. 정상 동작(Normal Operation)시, ESD 검출기(130)는 스위치 보호 저항(120)의 스위치 트랜지스터(MN_S)를 턴온 상태로 유지할 것이다. 따라서, 정상 상태에서 보호 저항(Rp)은 스위치 트랜지스터(MN_S)에 의해서 바이패스(Bypass)된다. 하지만, ESD 검출기(130)는 정전기에 의한 대량의 전하 유입시, 제 1 전원 전압(VDD1)의 전위 상승을 감지한다. 그리고 제 1 전원 전압(VDD1)의 상승 레벨이 기준치 이상으로 증가하는 시점에 스위치 보호 저항(120)의 스위치 트랜지스터(MN_S)를 턴오프(Turn-Off)시킨다. 즉, ESD 검출기(130)는 ESD 이벤트가 발생하면 스위치 제어 신호(RSW)를 통해서 패드(Pad)와 제 2 드라이버(115) 사이에는 보호 저항(Rp)이 연결되도록 스위치 트랜지스터(MN_S)를 스위칭한다.

클램프 회로(140)는 ESD 이벤트에 의해서 발생하는 전원 전압(VDD1, VDD2) 단의 비정상적 변화를 감지하여, 방전 경로를 형성하거나 또는 차단한다. 클램프 회로(140)는 예를 들면, 전원 전압(VDD1, VDD2)의 레벨이 비정상적으로 높아지거나 낮아지는 경우, 전원 전압 라인들 사이에 제공되는 스위치를 턴온(Turn-On) 할 수 있다. 이러한 클램프 회로(140)의 동작에 의해서 내부 회로(150)에 가해질 전압 또는 전류 충격을 클램프 회로(140)가 우회시켜 내부 회로(150)를 보호할 수 있다.

내부 회로(150)는 실질적으로 반도체 장치(100)의 내부 연산을 통해서 데이터를 생성하거나, 외부로부터 제공되는 데이터를 처리하는 회로이다. 즉, 내부 회로(150)는 다양한 연산을 통해서 출력되는 데이터를 외부로 전달하기 위해서 구동 신호(DRV)를 생성할 것이다. 하지만, 내부 회로(150)의 특성과 본 발명과의 관련성은 적으므로 내부 회로(150)에 대한 구체적인 설명은 생략하기로 한다.

이상에서 설명된 스위치 보호 저항을 구비하는 반도체 장치(100)에 따르면, 패드(Pad)를 구동하기 위한 제 2 드라이버(115)에 대한 보호 기능이 강화될 수 있다. 정상 동작시에는, 보호 저항(Rp)은 스위치 트랜지스터(MN_S)에 의해서 바이패스(Bypass)될 수 있다. 하지만, ESD 이벤트 시에는 스위치 트랜지스터(MN_S)가 차단되고 보호 저항(Rp)이 패드(Pad)와 제 2 드라이버(115) 사이에 연결된다. 따라서, 제 2 드라이버(115)에 유입되는 전류의 양이 제한될 수 있어 높은 보호 성능을 제공할 수 있다.

더불어, 정상 동작시에는 보호 저항(Rp)이 선택되지 않을 수 있어 보호 저항(Rp)의 크기는 전체적인 종단 저항에 영향을 주지 않는다. 따라서, 보호 저항(Rp)의 크기는 ESD 보호 기능에 초점을 두고 충분히 크게 제조될 수 있다.

도 2는 도 1의 스위치 보호 저항의 다른 실시 예를 간략히 보여주는 회로도이다. 도 2를 참조하면, 스위치 보호 저항(120')은 트랜지스터(MN_S), 제 1 보호 저항(Rp_0), 그리고 제 2 보호 저항(Rp_1)을 포함할 수 있다.

제 1 보호 저항(Rp_0)은 정상 동작시 최적의 동작 조건을 제공하는 레벨로 설정될 수 있다. 즉, 반도체 장치(100, 도 1 참조)의 정상 동작시, 스위치 제어 신호(RSW)는 활성화되고, 스위치 트랜지스터(MN_S)는 턴온될 것이다. 그러면, 실질적으로 패드(Pad)와 제 2 드라이버(115) 사이에는 제 1 보호 저항(Rp_0)만이 전기적인 경로를 형성할 것이다. 제 1 보호 저항(Rp_0)은 제 2 드라이버(115)의 구동 조건을 최적화한 레벨로 제공될 것이다. 또는, 제 1 보호 저항(Rp_0)은 패드(Pad)의 종단 저항치를 최적화하는 값으로 제공될 수도 있을 것이다. 도시되지는 않았지만, 패드(Pad)에는 종단 저항치를 설정하는 회로가 연결될 수도 있을 것이다. 이때, 제 1 보호 저항(Rp_0)의 크기는 설정된 종단 저항치와 조합되어 최적의 구동 조건을 제공하기 위한 레벨로 제공될 수 있을 것이다.

제 2 보호 저항(Rp_1)은 ESD 이벤트의 발생 시에 스위치 제어 신호(RSW)에 의해서 스위치 트랜지스터(MN_S)가 턴오프됨에 따라 선택된다. 그러면, 패드(Pad)와 제 2 드라이버(115) 사이에는 제 1 보호 저항(Rp_0)과 제 2 보호 저항(Rp_1)이 직렬로 연결된다. 따라서, ESD 이벤트 시에 패드(Pad)에서 제 2 드라이버(115)로 유입되는 충격 전류의 크기를 대폭 줄일 수 있다. 제 2 보호 저항(Rp_1)의 크기는 정상 동작에서의 조건을 고려할 필요가 없다. 따라서, 제 2 드라이버(115)를 구성하는 소자의 보호에 초점을 두고 제 2 보호 저항(Rp_1)의 크기를 설정할 수 있다.

스위치 제어 신호(RSW)에 의해서 스위치 트랜지스터(MN_S)는 제 2 보호 저항(Rp_1)을 선택하거나 바이패스 시킬 수 있다. 즉, 정상 동작시에는 스위치 제어 신호(RSW)는 스위치 트랜지스터(MN_S)를 턴온시켜 패드(Pad)와 제 2 드라이버(115) 사이를 최적 저항치인 제 1 보호 저항(Rp_0)이 연결되도록 설정한다. 반면, ESD 이벤트에서 스위치 제어 신호(RSW)는 스위치 트랜지스터(MN_S)를 턴오프시켜 패드(Pad)와 제 2 드라이버(115) 사이를 합성 저항치(Rp_0 + Rp_1)가 연결되도록 설정한다.

이상에서는 스위치 보호 저항(120')의 다른 실시 예가 설명되었으나, 스위치 보호 저항(120)의 구성은 도시된 회로에만 국한되지 않는다. 즉, 스위치 보호 저항(120)은 스위치 제어 신호(RSW)에 따라서 저항치가 가변하는 다양한 가변 저항 소자들을 포함할 수 있을 것이다. 즉, 스위치 보호 저항(120)은 스위치 제어 신호(RSW)에 따라 이상적으로는 제로 저항(0Ω)으로부터 제 2 드라이버(115)에 대한 보호 기능이 보장되는 충분히 큰 저항치로 가변되는 다양한 구성으로 제공될 수 있을 것이다.

도 3은 도 1의 반도체 장치의 정전 보호 회로의 구성을 구체적으로 보여주는 회로도이다. 도 3을 참조하면, 반도체 장치(200)는 패드(Pad)에 구동 신호를 제공하는 드라이버(210, 215), 스위치 보호 저항(220), 그리고 ESD 검출기(230)를 포함한다. 패드(Pad)와 다이오드(D1, D2)는 앞서 설명된 도 1의 그것들과 동일하다. 따라서, 이것들에 대한 구체적인 설명은 생략하기로 한다.

드라이버(210, 215)는 구동 신호(DRV)에 응답하여 패드(Pad)의 전압 레벨을 풀업(Pull-up) 또는 풀다운(Pull-down)하는 고전압 트랜지스터(High Voltage Transistor)로 제공될 수 있다. 제 1 드라이버(210)는 구동 신호(DRV)에 따라 제 1 전원 전압(VDD1)으로 패드(Pad)를 풀업한다. 예를 들면, 제 1 드라이버(210)는 PMOS 타입으로 형성되는 트랜지스터(MP1)일 수 있다. 제 2 드라이버(215)는 구동 신호(DRV)에 따라 제 2 전원 전압(VDD2)으로 패드(Pad)를 풀다운(Pull-down) 할 수 있다. 예를 들면, 제 2 드라이버(215)는 NMOS 타입으로 형성되는 트랜지스터(MN1)일 수 있다. 하지만, 제 1 드라이버(210)와 제 2 드라이버(215)의 트랜지스터 타입은 상술한 예에만 국한되지 않는다.

스위치 보호 저항(220)은 패드(Pad)와 제 2 드라이버(215) 사이에 제공된다. 스위치 보호 저항(220)은 보호 저항(Rp)과, 보호 저항(Rp)에 병렬로 연결되는 고전압 트랜지스터(NMOS Transistor)를 포함할 수 있다. 예시적으로, 도면에서는 스위치 트랜지스터(MN_S)는 NMOS 트랜지스터인 것으로 설명하기로 한다. 하지만, 스위치 트랜지스터(MN_S)는 PMOS 트랜지스터이거나 다양한 스위칭 기능을 구비하는 구성으로 제공될 수 있다.

보호 저항(Rp)은 ESD 이벤트가 발생하면, 제 2 드라이버(215)에 유입되는 전류의 양을 제어할 수 있다. 예를 들면, 보호 저항(Rp)은 제 2 드라이버(215)의 NMOS 트랜지스터(MN1)에 유입되는 전류의 양을 제한할 수 있다. 보호 저항(Rp)의 레벨은 제 2 드라이버(215)의 전류 또는 전압의 한계치를 참조하여 결정될 수 있을 것이다.

ESD 검출기(230)는 패드(Pad)를 통해서 발생하는 ESD 이벤트를 감지하여 스위치 보호 저항(220)을 제어하기 위한 스위치 제어 신호(RSW)를 생성한다. ESD 검출기(230)는 제 1 전원 전압(VDD1)의 레벨 상승시 지연된 시점에 검출 신호(/RSW)를 생성하기 위한 RC 회로(R1, C1), PMOS 트랜지스터(MP3), 제 2 저항(R2)을 포함한다. 그리고 ESD 검출기(230)는 검출 신호(/RSW)를 반전하여 스위치 제어 신호(RSW)로 생성하는 인버터(Inverter)로 동작하는 트랜지스터들(MP2, MN2)을 포함한다.

ESD 검출기(230)는 제 1 전원 전압(VDD1)의 비정상적인 전압 상승을 검출하여 스위치 트랜지스터(MN_S)를 차단한다. 이러한 기능을 위해서 ESD 검출기(230)는 제 1 저항(R1)과 제 1 커패시터(C1)가 직렬로 연결되는 RC 회로를 포함한다. RC 회로는 제 1 전원 전압(VDD1)의 급격한 전위 상승에 대해서 시정수(τ=R1×C1)에 대응하는 지연된 전위를 PMOS 트랜지스터(MP3)의 게이트에 제공한다. 즉, RC 회로는 저역 필터(Low Pass Filter)의 역할을 수행하여, 급격한 전위 상승에 대해 지연 효과를 제공할 수 있다.

정상 동작시, ESD 검출기(230)는 스위치 트랜지스터(MN_S)를 턴온시키는 스위치 제어 신호(RSW)를 생성한다. 직류로 간주되는 제 1 전원 전압(VDD1)에 의해서 제 1 커패시터(C1)는 차단 상태로 모델링된다. 따라서, PMOS 트랜지스터(MP3)는 턴오프 상태를 유지할 것이다. 그러면, PMOS 트랜지스터(MP3)의 소스단 전압에 대응하는 검출 신호(/RSW)는 로우 레벨을 유지한다. 검출 신호(/RSW)의 반전 신호에 대응하는 스위치 제어 신호(RSW)는 하이 레벨로 제공됨에 따라 스위치 트랜지스터(MN_S)는 턴온 상태를 유지할 것이다.

ESD 이벤트 시에 제 1 전원 전압(VDD1)의 급격한 전위 상승에 대해, PMOS 트랜지스터(MP3)는 최초 일정 구간 동안 턴온 상태를 유지하게 될 것이다. 그리고 MOS 트랜지스터(MP3)는 게이트에 전달되는 전위가 일정 레벨 이상으로 증가하면, 턴오프된다. 그러면 검출 신호(/RSW)는 0V 또는 접지 레벨로 감소하게 된다.

상술한 바와 같이 검출 신호(/RSW)가 상승하는 구간에서 반전된 스위치 제어 신호(RSW)가 접지 레벨로 유지되는 구간이 발생하게 된다. 이때, 스위치 트랜지스터(MN_S)는 턴오프되고, 보호 저항(Rp)이 패드(Pad)와 제 2 드라이버(215) 사이에 연결될 것이다. 즉, ESD 이벤트가 발생하고 제 1 전원 전압(VDD1)의 레벨이 급격히 상승하는 시점에 스위치 트랜지스터(MN_S)가 턴오프되어 제 2 드라이버(215)에 유입되는 급격한 충격 전류를 제한할 수 있다. 이러한 ESD 검출기(230) 및 스위치 트랜지스터(MN_S)의 동작은 후술하는 도 5 내지 도 6에서 상세히 설명될 것이다.

이상에서, 본 발명의 ESD 검출기(230)는 RC 회로에 의한 지연 구간 동안 스위치 트랜지스터(MN_S)를 턴오프시킬 수 있는 제어 신호(RSW)를 생성할 수 있다. 따라서, 제 1 전원 전압(VDD1)의 레벨이 급격히 상승하는 ESD 이벤트의 초기에 보호 저항(Rp)에 의한 제 2 드라이버(215)의 보호가 가능하다.

도 4a 및 도 4b는 각각 도 3의 제 1 드라이버(210) 및 제 2 드라이버(215)의 다른 예들을 보여주는 회로도들이다.

도 4a를 참조하면, 다른 실시 예에 따른 제 1 드라이버(210')는 드레인-소스 단들이 직렬로 연결되는 복수의 PMOS 트랜지스터들(MP1_1~MP1_i)로 구성될 수 있다. 복수의 PMOS 트랜지스터들(MP1_1~MP1_i) 각각의 게이트는 구동 신호(DRV)와 연결될 것이다. 이러한 구조는 패드(Pad)로 출력되는 풀업 전압의 레벨을 제어하기 위해서 사용될 수 있다. 즉, 제 1 드라이버(210')는 적어도 2개의 PMOS 트랜지스터로 구성될 수 있음을 보여준다.

도 4b를 참조하면, 다른 실시 예에 따른 제 2 드라이버(215')는 드레인-소스 단들이 직렬로 연결되는 복수의 NMOS 트랜지스터들(MN1_1~MN1_j)로 구성될 수 있다. 복수의 NMOS 트랜지스터들(MN1_1~MN1_j) 각각의 게이트는 구동 신호(DRV)에 의해서 제어된다. 즉, 제 2 드라이버(215')는 적어도 2개의 NMOS 트랜지스터로 구성될 수 있음을 보여준다.

여기서, 제 1 드라이버(210') 및 제 2 드라이버(215')를 구성하는 복수의 PMOS 트랜지스터들(MP1_1~MP1_i) 또는 복수의 NMOS 트랜지스터들(MN1_1~MN1_j)은 고전압 트랜지스터(High voltage transistor)로 구성될 수 있을 것이다.

도 5는 도 3의 회로도에 대해 정상 동작시 그리고 ESD 이벤트 시에 형성되는 전류 경로를 보여주는 회로도이다. 도 5를 참조하면, 정상 동작시에는 스위치 트랜지스터(MN_S)를 경유하여 패드(Pad)와 제 2 드라이버(215)를 구성하는 NMOS 트랜지스터(MN1)가 연결된다. 그리고 ESD 이벤트가 발생하면, 보호 저항(Rp)에 의해서 패드(Pad)와 제 2 드라이버(215)를 구성하는 NMOS 트랜지스터(MN1)가 연결된다.

먼저, 정상 동작시, 전원 전압(VDD1, VDD2)은 일정한 레벨로 유지될 것이다. 따라서, 드라이버(210, 215)에 의해서 셋업되는 패드(Pad)의 전위는 제 1 전원 전압(VDD1)보다 낮고 제 2 전원 전압(VDD2)보다는 높을 수밖에 없다. 이러한 조건에서 패드(Pad)와 전원 전압(VDD1, VDD2) 라인 사이에 위치하는 다이오드들(D1, D2)은 역방향 바이어스를 유지하게 될 것이다.

상술한 정상 동작 조건 하에서, ESD 검출기(230)는 하이 레벨(High Level)의 스위치 제어 신호(RSW)를 출력할 것이다. 좀더 자세히 설명하면 다음과 같다. 제 1 전원 전압(VDD1)의 일단에 연결되는 제 1 저항(R1)과 제 1 커패시터(C1)로 구성되는 RC 회로에 의해서 제 1 노드(N1)의 전압은 제 1 전원 전압(VDD1)으로 유지된다. 직류 바이어스 상태에서 제 1 커패시터(C1)는 차단 상태로 간주될 수 있기 때문이다. 따라서, PMOS 트랜지스터(MP3)는 턴오프(Turn-off) 상태로 유지될 것이다. 결국, PMOS 트랜지스터(MP3)의 드레인 단에 해당하는 제 2 노드(N2)의 레벨은 제 2 전원 전압(VDD2)과 동일 레벨로 유지될 것이다.

PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)로 구성되는 인버터 회로에 의해서 제 2 노드(N2)의 논리 레벨은 반전될 것이다. 그리고 반전된 논리 레벨은 스위치 제어 신호(RSW)로 출력된다. 결국, 스위치 제어 신호(RSW)는 정상 동작시 하이 레벨(High level)을 유지하게 될 것이다.

스위치 제어 신호(RSW)가 하이 레벨로 제공됨에 따라, 스위치 트랜지스터(MN_S)는 턴온 상태를 유지하게 된다. 결국, 정상 동작시에 보호 저항(Rp)에 의한 경로는 차단되고, 스위치 트랜지스터(MN_S)에 의한 경로만 활성화된다. 정상 동작시, 패드(Pad)와 제 2 드라이버(215) 사이에는 실질적으로 저항이 존재하지 않게 된다. 이러한 정상 동작시 패드(Pad)와 제 2 드라이버(215) 사이의 전류 경로는 인용부호 ①로 표시되어 있다.

반면, ESD 이벤트 시에는 패드(Pad)를 통해서 유입되는 정전기에 의해서 패드 전위가 제 1 전원 전압(VDD1)보다 높아진다. 따라서, 제 1 다이오드(D1)가 턴온되고, 급격한 전하가 패드(Pad)로부터 제 1 전원 전압(VDD1) 라인으로 유입될 것이다. 이러한 ESD 이벤트시에 발생하는 유입 전류가 인용부호 ②로 표시되어 있다. 따라서, 제 1 전원 전압(VDD1)의 레벨은 급격히 상승할 것이다.

이러한 ESD 이벤트 상황에서, 제 1 전원 전압(VDD1)의 전위가 급격히 상승하는 시점에 ESD 검출기(230)는 로우 레벨(Low Level)의 스위치 제어 신호(RSW)를 출력할 것이다. 즉, ESD 검출기(230)는 급격히 상승하는 제 1 전원 전압(VDD1)의 레벨을 검출하여 일정 구간 동안 스위치 트랜지스터(MN_S)를 턴오프시킬 것이다. 좀더 자세히 설명하면 다음과 같다.

ESD 이벤트 상황시, 서지(Surge)와 같은 형태로 제 1 전원 전압(VDD1)이 상승할 것이다. 이때, 제 1 저항(R1)과 제 1 커패시터(C1)로 구성되는 RC 회로에 의해서 제 1 전원 전압(VDD1)이 일정 시간(예를 들면, 시정수) 동안 지연된 형태로 제 1 노드(N1)의 전압이 셋업된다. 즉, 일정 시간 동안 제 1 노드(N1)의 전압은 로우 레벨로 유지되다가 상승하게 될 것이다. 제 1 노드(N1)의 로우 레벨 구간 동안, PMOS 트랜지스터(MP3)는 턴온 상태로 유지된다.

그러면, 제 2 노드(N2)의 전압은 PMOS 트랜지스터(MP3)가 턴온되는 구간 동안, 하이 레벨로 상승할 것이다. 결국, 제 2 노드(N2)의 전압이 하이 레벨로 존재하는 시간 동안 스위치 제어 신호(RSW)는 로우 레벨로 유지될 것이다. 즉, ESD 이벤트의 트리거 시점으로부터 일정 시간 동안 스위치 제어 신호(RSW)는 로우 레벨로 유지되고, 스위치 트랜지스터(MN_S)는 턴오프된다. 그러면, 스위치 제어 신호(RSW)가 로우 레벨로 유지되는 일정 시간 동안, 패드(Pad)와 제 2 드라이버(215) 사이에는 보호 저항(Rp)이 존재하게 된다. 따라서, 제 2 드라이버를 구성하는 NMOS 트랜지스터(MN1)에 유입되는 충격 전류의 양을 획기적으로 줄일 수 있다. 이러한 충격 전류가 흐르는 전류 경로가 인용부호 ③으로 도시되어 있다.

도 6a 및 도 6b는 각각 도 5의 회로에서 정상 동작시와 ESD 이벤트 시의 전원 전압과 노드들의 전압을 보여주는 타이밍도 들이다.

도 6a를 참조하면, 정상 동작시 제 1 전원 전압(VDD1)은 일정한 레벨(VDD_max)로 유지될 것이다. 따라서, 제 1 전원 전압(VDD1)의 일단에 연결되는 제 1 저항(R1)과 제 1 커패시터(C1)로 구성되는 RC 회로에 의해서 제 1 노드(N1)의 전압은 제 1 전원 전압(VDD1)과 동일한 레벨(VDD_max)로 유지될 것이다. 직류 바이어스 상태에서 제 1 커패시터(C1)는 차단 상태로 간주될 수 있기 때문이다. 따라서, PMOS 트랜지스터(MP3)는 턴오프(Turn-off) 상태로 유지될 것이다. 결국, PMOS 트랜지스터(MP3)의 드레인 단에 해당하는 제 2 노드(N2)의 레벨은, 제 2 전원 전압(VDD2)과 동일 레벨로 유지될 것이다.

PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)로 구성되는 인버터 회로에 의해서 제 2 노드(N2)의 논리 레벨은 반전될 것이다. 그리고 반전된 논리 레벨은 스위치 제어 신호(RSW)로 출력된다. 결국, 스위치 제어 신호(RSW)는 정상 동작시 제 1 전원 전압단(VDD1)에 형성되는 전압(VDD_max)에 PMOS 트랜지스터(MP2)의 드레인-소스(Drain-Source)의 전압 강하(ΔV)를 제한 만큼의 전위에 대응하게 된다. 결국, 스위치 트랜지스터(MN_S)는 턴온 상태를 유지할 것이다.

도 6b를 참조하여 ESD 이벤트 상황에서 본 발명의 ESD 보호 회로의 동작이 설명될 것이다.

T0 시점에서, 패드(Pad)를 통해서 대용량의 정전하가 반도체 장치로 유입되는 것으로 가정하자. 그러면, 패드(Pad)와 제 1 전원 전압(VDD1) 라인 사이에 구비되는 제 1 다이오드(D1)가 턴온된다. 그러면, 제 1 전원 전압(VDD1)을 공급하는 라인의 전위도 동반하여 급격히 상승하게 된다. 이러한 제 1 전원 전압(VDD1)의 전위 상승의 형태가 도시된 타이밍도에 나타나 있다. 제 1 전원 전압(VDD1)의 상승에도 불구하고 제 1 노드(N1)의 전위는 일정 지연된 T2 시점부터 상승할 것이다. 왜냐하면, 제 1 저항(R1)과 제 1 커패시터(C1)로 구성되는 RC 회로에 의해서 제 1 전원 전압(VDD1)이 일정 시간(예를 들면, 시정수 τ) 동안 지연되어 제 1 노드(N1)의 전압으로 셋업된다. 즉, 일정 시간(시정수 τ) 동안 제 1 노드(N1)의 전압은 로우 레벨로 유지되다가 상승하게 될 것이다. 제 1 노드(N1)의 레벨이 로우 레벨로 유지되는 T0 시점에서 T2 시점까지는 결국 PMOS 트랜지스터(MP3)는 턴온 상태로 유지된다. 따라서, 제 2 노드(N2)의 전위는 T0 시점부터 상승하게 된다. 하지만, 제 2 노드(N2)의 전위는 T1 시점에 도달해서 하이 레벨로 간주되는 것으로 가정하기로 한다. 즉, 인버터의 PMOS 트랜지스터(MP2)는 게이트 전압이 V2 이상에서 턴오프되는 것으로 가정하기로 하자. 그러면, T0 시점부터 T1 시점까지는 PMOS 트랜지스터(MP3, MP2)가 동시에 턴온되고, 결과적으로 스위치 트랜지스터(MN_S)도 턴온될 수 있다. 하지만, T0 시점부터 T1 시점까지의 과도 상태 동안, 스위치 제어 신호(RSW)의 레벨이 충분히 셋업되지 않아서, 스위치 트랜지스터(MN_S)는 턴오프 상태로 유지될 수도 있음은 잘 이해될 것이다. 이러한 동작 조건은 RC 회로의 시정수 크기에 따라서 조정될 수 있을 것이다.

T1 시점에서, 제 2 노드(N2)의 레벨이 PMOS 트랜지스터(MP2)를 차단 가능한 레벨(V2)에 도달한다. 그러면, PMOS 트랜지스터(MP2)가 턴오프되고, 스위치 제어 신호(RSW)는 로우 레벨로 유지될 것이다. 스위치 제어 신호(RSW)가 로우 레벨로 유지되는 구간은 PMOS 트랜지스터(MP2)가 차단 상태로 유지되는 T3 시점까지이다. PMOS 트랜지스터(MP2)가 턴오프되는 구간 동안(T1~T3), 스위치 트랜지스터(MN_S)도 턴오프 상태로 유지될 것이다. 따라서, T1 시점에서 T3 시점까지, 보호 저항(Rp)이 패드(Pad)와 제 2 드라이버(215) 사이에 연결된다. 결국, 패드(Pad)로 유입되는 정전기로 인한 큰 전류는 보호 저항(Rp)에 의해서 어느 정도 제한될 수 있다. 따라서, 제 2 드라이버(215)를 구성하는 NMOS 트랜지스터(MN1)의 보호 기능이 활성화된다.

T2 시점부터 제 1 노드(N1)의 전위가 상승할 수 있다. 그리고 제 1 노드(N1)의 전위는 T3 시점에 PMOS 트랜지스터(MP3)를 턴오프 시킬 수 있는 레벨(V1)에 도달한다. 여기서, 전압의 레벨들(V1, V2)는 동일한 레벨일 수도 있고 다를 수도 있음은 잘 이해될 것이다. PMOS 트랜지스터(MP3)가 턴오프되면, 제 2 노드(N2)의 전위는 접지 레벨로 하강한다. 그러면, 다시 스위치 제어 신호(RSW)의 레벨은 상승하고 스위치 트랜지스터(MN_S)는 턴온될 수 있다. 하지만, 이 시점부터는 클램프 회로(140, 도 1 참조)와 같은 보호 장치들이 활성화되어 패드(Pad)를 통해서 유입된 전하들에 대한 방전이 시작될 것이다.

이상에서 정상 동작시 그리고 ESD 이벤트시 본 발명의 ESD 검출기(230) 및 스위치 트랜지스터(MN_S)의 동작이 간략히 설명되었다.

도 7은 본 발명의 제 2 실시 예에 따른 정전 보호 회로를 보여주는 회로도이다. 도 7을 참조하면, 정전 보호 회로(300)는 도 3의 정전 보호 회로(200)와 스위치 보호 저항(220)의 위치를 제외하고는 동일하다. 즉, 정전 보호 회로(300)의 스위치 보호 저항(220)은 도시된 것과 같이 패드(Pad)와 드라이버(310, 315) 사이에 위치할 수도 있다.

정상 동작시, ESD 검출기(330)에 의해서 스위치 제어 신호(RSW)는 하이 레벨로 출력될 것이다. ESD 검출기(330)의 동작은 앞서 설명된 도 3의 ESD 검출기(230)의 동작과 동일하다. 따라서, 정상 동작시에는 스위치 트랜지스터(MN_S)는 턴온된다. 반면, 패드(Pad)를 통해서 정전기가 유입되는 ESD 이벤트 시에, 스위치 트랜지스터(MN_S)는 턴오프될 수 있다. 따라서, 패드(Pad)의 전위가 급격히 상승하는 시점에서 보호 저항(Rp)에 의해서 제 2 드라이버(315)에 유입되는 전류는 제한될 수 있다.

도 8은 본 발명의 제 3 실시 예에 따른 정전 보호 회로를 보여주는 회로도이다. 도 8을 참조하면, 본 발명의 정전 보호 회로(400)는 고역 필터(High Pass Filter) 형태로 RC 회로가 구성되는 ESD 검출기(430)를 포함한다. 여기서, 드라이버(410, 415), 스위치 보호 저항(420), 패드(Pad) 그리고 다이오드(D1, D2)의 구성은 도 3의 그것들과 실질적으로 동일하다. 따라서, 이것들에 대한 설명은 생략하기로 한다.

ESD 검출기(430)는 고역 필터로 동작하는 RC 회로를 포함한다. RC 회로의 제 1 저항(R1)은 제 2 전원 전압(VDD2) 측에 연결되고, 제 1 커패시터(C1)는 제 1 전원 전압(VDD1) 측에 연결된다. 따라서, 제 3 노드(N3) 측에는 제 1 전원 전압(VDD1)의 교류 성분이 제공되는 것으로 간주할 수 있다. 즉, ESD 검출기(430)는 제 1 전원 전압(VDD1)의 교류 성분을 제 3 노드(N3)로 전달하여 NMOS 트랜지스터(MN3)를 제어할 것이다.

정상 동작시 제 3 노드(N3)의 전압은 제 2 전원 전압(VDD2)의 레벨로 유지될 것이다. 왜냐하면, 정상 동작시 일정한 레벨로 유지되는 제 1 전원 전압(VDD1)은 제 1 커패시터(C1)에 의해서 제 3 노드(N3)로의 전달은 차단되는 것으로 간주되기 때문이다. 따라서, 정상 동작시 NMOS 트랜지스터(MN3)가 턴오프 상태를 유지한다. 결과적으로, 제 1 전원 전압(VDD1)은 제 2 저항(R2)을 경유하여 하이 레벨의 스위치 제어 신호(RSW)로 제공될 것이다. 스위치 트랜지스터(MN_S)는 정상 동작 모드에서 항상 턴온 상태를 유지하게 될 것이다. 정상 동작시, 보호 저항(Rp)은 전류 경로를 형성할 수 없게 된다. 정상 동작시, 패드(Pad)와 제 2 드라이버(415) 사이에는 실질적으로 저항이 존재하지 않게 된다.

반면, ESD 이벤트 시에 ESD 검출기(430)는 제 1 전원 전압(VDD1)의 급격한 상승을 감지한다. 그리고 제 1 전원 전압(VDD1)의 교류 성분을 필터링하여 NMOS 트랜지스터(MN3)를 턴온시킬 것이다. NMOS 트랜지스터(MN3)가 턴온되면, 스위치 제어 신호(RSW)는 로우 레벨로 설정된다. 결국, 스위치 트랜지스터(MN_S)는 ESD 이벤트가 발생하는 시점에서 턴오프 될 것이다. 따라러, ESD 이벤트 시점에서, 패드(Pad)와 제 2 드라이버(415) 사이에는 보호 저항(Rp)에 의한 전류 경로만 형성될 것이다.

상술한 제 3 실시 예에 따르면, ESD 검출기(430)는 고역 필터로 구성될 수 있다. 따라서, 급격히 증가하는 제 1 전원 전압(VDD1)에 따라 로우 레벨로 생성되는 스위치 제어 신호(RSW)에 의해서 스위치 트랜지스터(MN_S)가 차단된다. 따라서, ESD 이벤트 시에 패드(Pad)로 유입되는 정전기에 의한 충격 전류로부터 제 2 드라이버(415)를 보호할 수 있다.

도 9a 및 도 9b는 각각 도 8의 정전 보호 회로(400)의 동작을 간략히 보여주는 도면이다. 도 9a는 정상 동작시 정전 보호 회로(400)의 각 노드들의 전압을, 도 9b는 ESD 이벤트 시의 전원 전압과 노드들의 전압을 보여주는 타이밍도들이다.

도 9a를 참조하면, 정상 동작시 제 1 전원 전압(VDD1)은 일정한 레벨(VDD_max)로 유지될 것이다. 제 3 노드(N3)의 레벨은 제 2 전원 전압(VDD2)인 레벨(VDD_min)로 유지될 것이다. 따라서, 로우 레벨의 제 3 노드(N3)의 전위에 의해서 NMOS 트랜지스터(MN3)는 턴오프된다. 결국, 스위치 제어 신호(RSW)는 제 1 전원 전압으로 제공될 수 있을 것이다. 이러한 조건에서 정상 동작시, 스위치 트랜지스터(MN_S)는 항상 턴온 상태를 유지한다.

도 9b를 참조하여 ESD 이벤트 상황에서 본 발명의 정전 보호 회로(400)의 동작이 설명될 것이다.

T0 시점에서, 패드(Pad)를 통해서 대용량의 정전하가 반도체 장치로 유입될 것이다. 그러면, 패드(Pad)와 제 1 전원 전압(VDD1) 라인 사이에 구비되는 제 1 다이오드(D1)가 턴온된다. 이때, 제 1 전원 전압(VDD1)을 공급하는 라인의 전위도 동반하여 급격히 상승하게 된다. 이러한 제 1 전원 전압(VDD1)의 전위 상승의 형태가 도시된 타이밍도에 나타나 있다. 제 1 전원 전압(VDD1)의 상승에도 불구하고 제 3 노드(N3)의 전위는 일정 지연된 T1 시점부터 상승할 것이다. 왜냐하면, 제 1 저항(R1)과 제 1 커패시터(C1)로 구성되는 RC 회로에 의해서 제 1 전원 전압(VDD1)이 일정 시간(예를 들면, 시정수 τ) 동안 지연되어 제 3 노드(N3)의 전압으로 셋업된다. 즉, 일정 시간(시정수 τ) 동안 제 3 노드(N3)의 전압은 로우 레벨로 유지되다가 상승하게 될 것이다.

제 3 노드(N3)의 레벨이 로우 레벨로 유지되는 T0 시점에서 T1 시점까지는 결국, NMOS 트랜지스터(MN3)는 턴오프 상태로 유지된다. 따라서, 스위치 제어 신호(RSW)는 제 1 전원 전압(VDD1)의 레벨 상승에 동반하여 하이 레벨로 상승한다. 따라서, T0 시점에서 T1 시점까지는 스위치 트랜지스터(MN_S)는 턴온될 수 있다.

T1 시점에서, 제 3 노드(N3)의 전압 레벨이 증가하게 될 것이다. 그러면, NMOS 트랜지스터(MN3)가 턴온된다. NMOS 트랜지스터(MN3)의 턴온 시점과 함께, 스위치 트랜지스터(MN_S)는 턴오프된다. 따라서, 보호 저항(Rp)이 패드(Pad)와 제 2 드라이버(415) 사이에 연결된다. 결국, 패드(Pad)로 유입되는 정전기로 인한 큰 전류는 보호 저항(Rp)에 의해서 어느 정도 제한될 수 있다. 따라서, 제 2 드라이버(415)를 구성하는 NMOS 트랜지스터(MN1)의 보호 기능이 활성화된다.

이상에서 정상 동작시와 ESD 이벤트시 본 발명의 ESD 검출기(430) 및 스위치 트랜지스터(MN_S)의 동작이 간략히 설명되었다.

도 10은 본 발명의 제 4 실시 예에 따른 정전 보호 회로를 보여주는 회로도이다. 도 7을 참조하면, 정전 보호 회로(500)는 도 8의 정전 보호 회로(400)와 스위치 보호 저항(520)의 위치를 제외하고는 동일하다. 즉, 정전 보호 회로(500)의 스위치 보호 저항(520)은 도시된 것과 같이 패드(Pad)와 드라이버(510, 515) 사이에 위치할 수도 있다.

정상 동작시, ESD 검출기(530)에 의해서 스위치 제어 신호(RSW)는 하이 레벨로 출력될 것이다. ESD 검출기(530)의 동작은 앞서 설명된 도 8의 ESD 검출기(430)의 동작과 동일하다. 따라서, 정상 동작시에는 스위치 트랜지스터(MN_S)는 턴온된다. 반면, 패드(Pad)를 통해서 정전기가 유입되는 ESD 이벤트시에, 스위치 트랜지스터(MN_S)는 턴오프 될 수 있다. 따라서, 패드(Pad)의 전위가 급격히 상승하는 시점에서 보호 저항(Rp)에 의해서 제 2 드라이버(515)에 유입되는 전류는 제한될 수 있다.

도 11은 도 10의 제 2 드라이버의 특성을 간략히 보여주는 전류-전압 특성 곡선이다. 도 11을 참조하면, 제 2 드라이버(515)를 구성하는 NMOS 트랜지스터(MN1)는 패드(Pad)에 가해지는 ESD 전압에 의해서 강한 스냅백(Strong Snapback) 특성을 가진다. 따라서, NMOS 트랜지스터(MN1)는 ESD 이벤트 시에 보호 저항이 없이는 열화되거나 파괴될 수 있다.

보호 저항이 없는 상황에서 패드(Pad)를 통해서 ESD 전압이 인가되면, NMOS 트랜지스터(MN1)의 드레인-소스 단의 전압(V) 및 전류(I)는 증가하기 시작한다. 하지만, NMOS 트랜지스터(MN1)의 드레인-소스 전압(V)이 트리거 전압(V_T)에 도달하면, 전류(I)는 다소 증가하지만, 전압(V)은 감소한다. 이러한 현상을 스냅백(Snapback) 현상이라고 한다. 그리고 스냅백 현상이 발생한 후에, 드레인-소스 단의 전압(V)이 홀드 전압(V_H)까지 감소하면, 래치-업(Latch-up)이 발생하여 전류(I)는 급격히 증가하게 된다. 이러한 현상은 곡선(C1)으로 나타나 있다. 이때, 패드(Pad)에 인가된 ESD 전압이 홀드 전압(V_H)보다 높다면, 급격한 충격 전류에 의해서 NMOS 트랜지스터(MN1)에 손상이 발생할 것이다.

하지만, ESD 이벤트 시에 패드(Pad)와 NMOS 트랜지스터(MN1)의 드레인단 사이에 상대적으로 큰 보호 저항(Rp)이 삽입되면, 상대적으로 낮은 전압이 NMOS 트랜지스터(MN1)에 인가될 것이다. 게다가, NMOS 트랜지스터(MN1)의 채널에 흐르는 충격 전류도 감소하게 될 것이다. 이러한 본 발명의 실시 예에 따른 보호 저항(Rp)의 스위칭에 의해서 전류(I)가 감소되는 효과는 곡선(C2)으로 도시되어 있다.

도 12는 본 발명의 실시 예에 따른 반도체 장치의 구성을 간략히 보여주는 블록도이다. 도 12를 참조하면, 반도체 장치(1000)는 패드(Pad)와 ESD 전류를 방전하기 위한 다이오드들(D1, D2), ESD 회로(1200), 그리고 내부 회로(1100)를 포함할 수 있다.

정상 동작시, 내부 회로(1100)는 다양한 연산의 결과를 출력하기 위하여 출력 패드(Pad)를 풀업 또는 풀다운하기 위한 구동 신호(DRV)를 출력할 것이다. 이때, ESD 보호 회로(1200)에 포함되는 구동 회로(Driver)는 구동 신호(DRV)에 응답하여 패드(Pad)를 풀업 또는 풀다운 한다.

ESD 회로(1200)는 ESD 이벤트를 검출하는 ESD 검출기(1220) 및 스위치 보호 저항(1240)을 포함한다. 스위치 보호 저항(1240)은 스위치 소자와 보호 저항(Rp)을 포함한다. 스위치 보호 저항(1240)은 ESD 검출기(1220)의 제어에 따라 패드(Pad)와 구동 회로(Driver) 사이에 보호 저항(Rp)을 삽입하거나 바이패스 시킬 수 있다. 정상 동작시, ESD 검출기(1220)는 제 1 전원 전압(VDD1) 또는 제 2 전원 전압(VDD2)의 레벨을 검출하여 보호 저항(Rp)이 바이패스 되도록 스위치 보호 저항(1240)을 제어한다. ESD 이벤트 시에, ESD 검출기(1220)는 제 1 전원 전압(VDD1) 또는 제 2 전원 전압(VDD2)의 레벨을 검출하여 패드(Pad)와 구동 회로(Driver) 사이에 보호 저항(Rp)이 연결되도록 스위치 보호 저항(1240)을 제어한다.

도 13은 본 발명의 실시 예에 따른 디스플레이 장치를 간략히 보여주는 블록도이다. 도 13을 참조하면, 디스플레이 장치(2000)는 디스플레이 구동 IC(2100)와 디스플레이 패널(2200)을 포함할 수 있다.

디스플레이 구동 IC(2100)는 영상 데이터(IMG Data)를 제공받아, 패널의 게이트 드라이버나 소스 드라이버를 구동하기 위한 구동 신호를 생성한다. 하지만, 사이즈의 대형화 및 고해상도의 화질 구현이라는 모바일 트랜드에 따라 패널의 구동 신호에 대한 타이밍 조건이 점점 엄격해지고 있다. 특히, 슬루 레이트(Slew rate)에 대한 요구 조건이 엄격해짐에 따라 출력 패드(Pad)의 종단 임피던스 조정이 어려워지고 있다. 특히, 디스플레이 패널(2200)의 게이트 드라이버를 구동하기 위한 게이트 구동 신호(GDRV)는 고전압이 사용되어야 한다. 따라서, 출력 패드(Pad)를 풀업 또는 풀다운하기 위한 드라이버는 고전압 트랜지스터를 사용할 수밖에 없고, 보호 저항 없이는 ESD 전압에 대한 보호 기능을 구비할 수 없을 것이다.

본 발명의 디스플레이 구동 IC(2100)는 ESD 검출기(2120) 및 스위치 보호 저항(2140)을 포함한다. ESD 검출기(2120)는 앞서 설명된 도 3 또는 도 8의 ESD 검출기들(230, 430)과 동일하게 구성될 수 있다. 즉, 정상 동작시에 ESD 검출기(2120)의 제어에 따라 스위치 보호 저항(2140)은 패드(Pad)와 드라이버 사이의 전기 저항을 거의 0에 가깝게 유지할 수 있다. 그리고 ESD 이벤트 시에는 ESD 검출기(2120)의 제어에 따라 스위치 보호 저항(2140)은 패드(Pad)와 드라이버 사이의 보호 저항(Rp)이 연결되도록 제어된다. 따라서, 정상 동작시에는 보호 저항(Rp)이 크기를 고려할 필요가 없으므로 보호 능력을 극대화할 수 있는 레벨로 보호 저항(Rp)을 설정할 수 있다. 더불어, 정상 동작시에 패드(Pad)의 종단 임피던스는 최소화될 수 있어, 본 발명의 디스플레이 구동 IC(2100)는 높은 신뢰도의 게이트 구동 신호(GDRV)를 출력할 수 있다.

도 14는 본 발명의 실시 예가 적용되는 데이터 저장 장치(3000)를 보여준다. 도 14를 참조하면, 데이터 저장 장치(3000)는 메모리 컨트롤러(3100)와 메모리 장치(3300) 및 신호 라인들로 구성되는 채널들(3210, 3220, 3330)을 포함한다.

메모리 컨트롤러(3100)는 호스트(Host)의 읽기/쓰기 요청에 응답하여 데이터를 기입 또는 읽도록 메모리 장치(3300)를 제어한다. 메모리 컨트롤러(3100)는 메모리 장치(3300)와의 데이터의 교환시에 고속의 데이터 전송을 위해서 스트로브 신호(DQS)를 사용할 수 있다.

메모리 장치(3300)는 휘발성 또는 불휘발성 저장 장치를 포함할 수 있다. 메모리 장치(3300)는 메모리 컨트롤러(3100)와 스트로브 신호(이하, DQS 신호) 및 입출력 데이터(I/O Data)를 교환할 수 있다. DQS 신호는 DQS 채널(3220)을 통해서, 입출력 데이터는 데이터 채널(3330)을 통해서 메모리 장치(3300)와 메모리 컨트롤러(3100) 사이에서 교환된다. DQS 신호는 입출력 데이터(I/O data)의 논리값을 결정하기 위한 기준 시점을 제공하기 위한 신호이다. 고속의 데이터 교환시, 입출력 데이터(I/O Data)의 정확한 판별 시점을 DQS 신호를 통해서 제공할 수 있다.

본 발명의 데이터 저장 장치(3000)에서도 고속의 데이터 전송을 위해서 스트로브 신호(DQS)를 사용한다. 그리고 이러한 신호의 타이밍 요구 조건이 점점 엄격해지고 있다. 즉, 메모리 컨트롤러(3100)의 출력 패드(Pad)에 보호 저항의 크기를 감소시킬 필요성이 대두된다.

본 발명의 메모리 컨트롤러(3100)는 ESD 검출기(3120)와 스위치 보호 저항(3140)을 포함한다. ESD 검출기(3120)는 앞서 설명된 도 3 또는 도 8의 ESD 검출기들(230, 430)과 동일하게 구성될 수 있다. 즉, 정상 동작시에 ESD 검출기(3120)의 제어에 따라 스위치 보호 저항(3140)은 패드(Pad)와 드라이버 사이의 전기 저항을 거의 0에 가깝게 유지할 수 있다. 그리고 ESD 이벤트 시에는 ESD 검출기(3120)의 제어에 따라 스위치 보호 저항(3140)은 패드(Pad)와 드라이버 사이의 보호 저항(Rp)이 연결되도록 제어된다. 따라서, 정상 동작시에는 보호 저항(Rp)이 크기를 고려할 필요가 없으므로 보호 능력을 극대화할 수 있는 레벨로 보호 저항(Rp)을 설정할 수 있다. 더불어, 정상 동작시에 패드(Pad)의 종단 임피던스는 최소화될 수 있어, 본 발명의 메모리 컨트롤러(3100)는 높은 신뢰도의 신호들을 출력할 수 있다.

ESD 검출기(3120)와 스위치 보호 저항(3140)을 포함하는 메모리 컨트롤러(3100)에 의하여 채널들(3210, 3220, 3330)로의 신호의 로딩(Loading)이 명확해질 수 있다. 따라서, 데이터 전송에 요구되는 슬루 레이트(Slew rate)와 같은 타이밍 요구를 충족시킬 수 있다.

본 발명에 따른 반도체 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100 : 반도체 장치
110, 210, 310, 410, 510 : 제 1 드라이버
115, 215, 315, 415, 515 : 제 2 드라이버
120, 220, 320, 420, 520: 스위치 보호 저항
130, 230, 330, 430, 530 : ESD 검출기
140 : 클램프 회로
150 : 내부 회로
200, 300, 400, 500 : 정전 보호 회로
1100 : 내부 회로
1200 : ESD 회로
1220 : ESD 검출기
1240 : 스위치 보호 저항
2000 : 디스플레이 장치
2100 : 디스플레이 구동 IC
2120 : ESD 검출기
2140 : 스위치 보호 저항
2200 : 디스플레이 패널
3000 : 데이터 저장 장치
3100 : 메모리 컨트롤러
3120 : ESD 검출기
3140 : 스위치 보호 저항
3200 : 메모리 장치

Claims

구동 신호에 따라 패드(Pad)를 제 1 전원 전압으로 풀업하는 제 1 드라이버;
상기 구동 신호에 따라 상기 패드(Pad)를 제 2 전원 전압으로 풀다운하는 제 2 드라이버;
스위치 제어 신호에 따라 상기 패드(Pad)와 상기 제 2 드라이버 사이의 저항치를 가변하는 스위치 보호 저항; 그리고
상기 제 1 전원 전압 또는 상기 제 2 전원 전압의 레벨을 검출하여 상기 스위치 제어 신호를 생성하는 ESD 검출기를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 스위치 보호 저항은:
상기 패드(Pad)와 상기 제 2 드라이버 사이에 연결되는 보호 저항; 그리고
상기 보호 저항에 병렬로 연결되며, 상기 스위치 제어 신호에 따라 상기 보호 저항을 바이패스 시키는 스위치 트랜지스터를 포함하는 반도체 장치.
제 2 항에 있어서,
상기 스위치 트랜지스터는 NMOS 형태의 고전압 트랜지스터를 포함하는 반도체 장치.
제 2 항에 있어서,
상기 ESD 검출기는 상기 제 1 전원 전압의 레벨이 기준치 이상으로 증가하는 시점에 상기 스위치 트랜지스터를 차단하도록 상기 스위치 제어 신호를 생성하는 반도체 장치.
제 4 항에 있어서,
상기 ESD 검출기는 상기 제 1 전원 전압의 레벨이 허용된 기준 전압 이내일 경우에는 상기 스위치 트랜지스터를 턴온시키도록 상기 스위치 제어 신호를 생성하는 반도체 장치.
제 2 항에 있어서,
상기 ESD 검출기는, 상기 제 1 전원 전압의 교류 성분에 응답하여 상기 스위치 제어 신호를 생성하는 고역 필터를 포함하는 반도체 장치.
제 6 항에 있어서,
상기 ESD 검출기는:
상기 제 1 전원 전압의 교류 성분을 통과시키는 RC 회로; 그리고
상기 교류 성분의 레벨에 따라 상기 제 1 전원 전압 또는 상기 제 2 전원 전압을 상기 스위치 제어 신호로 전달하는 NMOS 트랜지스터를 포함하는 반도체 장치.
제 2 항에 있어서,
상기 ESD 검출기는, 상기 제 1 전원 전압의 직류 성분에 응답하여 상기 스위치 제어 신호를 생성하는 저역 필터를 포함하는 반도체 장치.
제 8 항에 있어서,
상기 ESD 검출기는:
상기 제 1 전원 전압의 교류 성분을 특정 시간 지연시키는 RC 회로; 그리고
상기 지연된 특정 시간 동안 상기 스위치 트랜지스터를 턴오프시키는 스위치 제어 신호를 생성하는 PMOS 트랜지스터 및 인버터를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제 1 드라이버는 상기 구동 신호에 응답하여 상기 제 1 전원 전압으로 상기 패드(Pad)를 풀업시키는 적어도 하나의 PMOS 트랜지스터를 포함하고,
상기 제 2 드라이버는 상기 구동 신호에 응답하여 상기 제 2 전원 전압으로 상기 패드(Pad)를 풀다운시키는 적어도 하나의 PMOS 트랜지스터를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 스위치 보호 저항은:
상기 제 1 드라이버의 PMOS 트랜지스터와 상기 제 2 드라이버의 NMOS 트랜지스터의 공통 드레인과 상기 패드 사이에 연결되는 보호 저항; 그리고
상기 보호 저항에 병렬로 연결되며, 상기 스위치 제어 신호에 따라 상기 보호 저항을 바이패스 시키는 스위치 트랜지스터를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 스위치 보호 저항은:
상기 패드에 연결되는 제 1 보호 저항;
상기 제 1 보호 저항과 상기 제 1 드라이버 사이에 연결되는 제 2 보호 저항; 그리고
상기 제 1 보호 저항에 병렬로 연결되며, 상기 스위치 제어 신호에 따라 상기 제 1 보호 저항을 바이패스 시키는 스위치 트랜지스터를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 스위치 보호 저항은 상기 스위치 제어 신호에 응답하여 상기 보호 저항의 저항치가 가변되는 반도체 장치.
구동 신호에 따라 패드(Pad)를 제 1 전원 전압 또는 제 2 전원 전압으로 구동하는 드라이버;
스위치 제어 신호에 따라 상기 패드(Pad)와 상기 드라이버 사이에 보호 저항을 연결하거나 상기 보호 저항을 바이패스 시키는 스위치 보호 저항; 그리고
상기 제 1 전원 전압 또는 상기 제 2 전원 전압을 모니터링하고, ESD 이벤트가 발생하는 경우 상기 보호 저항이 상기 패드(Pad)와 상기 드라이버 사이에 연결되도록 상기 스위치 제어 신호를 생성하는 ESD 검출기를 포함하는 반도체 장치.
제 14 항에 있어서,
상기 ESD 검출기는 상기 제 1 전원 전압 또는 상기 제 2 전원 전압이 일정 레벨 이하로 유지되는 정상 동작 모드시에는 상기 보호 저항이 바이패스 되도록 상기 스위치 제어 신호를 생성하는 반도체 장치.
제 14 항에 있어서,
상기 스위치 보호 저항은:
상기 패드(Pad)와 상기 드라이버 사이에 연결되는 보호 저항; 그리고
상기 보호 저항에 병렬로 연결되며, 상기 스위치 제어 신호에 따라 상기 보호 저항을 바이패스 시키는 스위치 트랜지스터를 포함하는 반도체 장치.
제 14 항에 있어서,
상기 드라이버는 상기 구동 신호에 응답하여 상기 제 2 전원 전압으로 상기 패드(Pad)를 풀다운시키는 NMOS 트랜지스터를 포함하는 반도체 장치.
제 14 항에 있어서,
상기 ESD 검출기는 상기 제 1 전원 전압의 교류 성분을 필터링하여 상기 스위치 제어 신호로 제공하는 고역 필터를 포함하는 반도체 장치.
제 14 항에 있어서,
상기 ESD 검출기는 상기 제 1 전원 전압의 직류 성분을 필터링하고, 필터링된 직류 성분을 반전하여 상기 스위치 제어 신호로 제공하는 저역 필터를 포함하는 반도체 장치.
패드와, 상기 패드를 구동하는 드라이브를 포함하는 반도체 장치의 정전 보호 회로의 동작 방법에 있어서:
상기 반도체 장치의 전원 전압의 교류 성분을 검출하는 단계;
상기 교류 성분이 특정 레벨 이상으로 상승하는 경우, 상기 교류 성분을 처리하여 상기 패드와 상기 드라이브 사이의 전기 저항치를 높이기 위한 스위치 제어 신호를 생성하는 단계; 그리고
상기 스위치 제어 신호에 따라 상기 패드와 상기 드라이브 사이에 보호 저항이 연결되도록 스위칭하는 단계를 포함하는 동작 방법.