JP2000260948A - 半導体装置 - Google Patents
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- 238000010586 diagram Methods 0.000 description 9
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- 230000001681 protective effect Effects 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、入力部に設けられた静電破壊保護回
路において、回路動作速度の低下を招くことなく、静電
破壊に対する十分な耐性を持たせることができるように
することを最も主要な特徴とする。 【解決手段】たとえば、入力パッド１１と、これにつな
がる入力回路１２との間に、静電破壊保護回路１３とし
て、保護素子部１３-1を介して、保護抵抗Ｒ１と、この
保護抵抗Ｒ１に並列に接続された抵抗Ｒ２と、この抵抗
Ｒ２に直列に接続されたスイッチＳ１とからなる保護抵
抗部１３-2を設ける。そして、動作モード時には、制御
信号によってスイッチＳ１をオンさせて保護抵抗部１３
-2の抵抗値を下げ、非動作モード時には制御信号によっ
てスイッチＳ１をオフさせて保護抵抗部１３-2の抵抗値
を上げることにより、抵抗値の切り換えが状況に応じて
可能な構成となっている。
路において、回路動作速度の低下を招くことなく、静電
破壊に対する十分な耐性を持たせることができるように
することを最も主要な特徴とする。 【解決手段】たとえば、入力パッド１１と、これにつな
がる入力回路１２との間に、静電破壊保護回路１３とし
て、保護素子部１３-1を介して、保護抵抗Ｒ１と、この
保護抵抗Ｒ１に並列に接続された抵抗Ｒ２と、この抵抗
Ｒ２に直列に接続されたスイッチＳ１とからなる保護抵
抗部１３-2を設ける。そして、動作モード時には、制御
信号によってスイッチＳ１をオンさせて保護抵抗部１３
-2の抵抗値を下げ、非動作モード時には制御信号によっ
てスイッチＳ１をオフさせて保護抵抗部１３-2の抵抗値
を上げることにより、抵抗値の切り換えが状況に応じて
可能な構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、入／出力回路の静電破壊防止のため
に用いられる静電破壊保護回路を備える半導体装置に関
するものである。
するもので、特に、入／出力回路の静電破壊防止のため
に用いられる静電破壊保護回路を備える半導体装置に関
するものである。
【０００２】
【従来の技術】従来、入／出力回路の静電破壊防止に用
いられる静電破壊保護回路は、静電破壊に対する耐性を
考慮して、保護抵抗の大きさ（抵抗値）が決められるよ
うになっている。
いられる静電破壊保護回路は、静電破壊に対する耐性を
考慮して、保護抵抗の大きさ（抵抗値）が決められるよ
うになっている。
【０００３】図９は、従来の静電破壊保護回路の概略構
成を、半導体装置の入力部に適用した場合を例に示すも
のである。
成を、半導体装置の入力部に適用した場合を例に示すも
のである。
【０００４】この場合、入力回路１０１の入力段を構成
するＣＭＯＳインバータの、ｐチャネルＭＯＳトランジ
スタ１０１ａおよびｎチャネルＭＯＳトランジスタ１０
１ｂの各ゲート酸化膜を静電破壊から保護するために、
該入力回路１０１と入力パッド１０２との間に静電破壊
保護回路１０３が設けられている。
するＣＭＯＳインバータの、ｐチャネルＭＯＳトランジ
スタ１０１ａおよびｎチャネルＭＯＳトランジスタ１０
１ｂの各ゲート酸化膜を静電破壊から保護するために、
該入力回路１０１と入力パッド１０２との間に静電破壊
保護回路１０３が設けられている。
【０００５】静電破壊保護回路１０３は、たとえば、電
源ＶＤＤと入力パッド１０２との間に設けられたｐチャ
ネルＭＯＳトランジスタ１０３ａ、および、接地ＧＮＤ
と入力パッド１０２との間に設けられたｎチャネルＭＯ
Ｓトランジスタ１０３ｂからなる保護素子１０３-1と、
保護抵抗１０３-2とを有して構成されている。
源ＶＤＤと入力パッド１０２との間に設けられたｐチャ
ネルＭＯＳトランジスタ１０３ａ、および、接地ＧＮＤ
と入力パッド１０２との間に設けられたｎチャネルＭＯ
Ｓトランジスタ１０３ｂからなる保護素子１０３-1と、
保護抵抗１０３-2とを有して構成されている。
【０００６】このような構成の静電破壊保護回路１０３
においては、保護抵抗１０３-2を大きくすることによ
り、静電破壊に対する十分な耐性を持たせることができ
る。
においては、保護抵抗１０３-2を大きくすることによ
り、静電破壊に対する十分な耐性を持たせることができ
る。
【０００７】しかしながら、保護抵抗１０３-2を大きく
すると、面積が増大するばかりか、入力信号遅延などと
いった、入力信号の伝達速度に影響を及ぼすという問題
があった。
すると、面積が増大するばかりか、入力信号遅延などと
いった、入力信号の伝達速度に影響を及ぼすという問題
があった。
【０００８】
【発明が解決しようとする課題】上記したように、従来
においては、保護抵抗を大きくすることによって静電破
壊に対する十分な耐性を持たせることができるものの、
保護抵抗を大きくすると、回路動作速度の低下を招くと
いう問題があった。
においては、保護抵抗を大きくすることによって静電破
壊に対する十分な耐性を持たせることができるものの、
保護抵抗を大きくすると、回路動作速度の低下を招くと
いう問題があった。
【０００９】そこで、この発明は、回路動作速度の低下
を招くことなく、しかも、静電破壊に対する十分な耐性
を持たせることが可能な半導体装置を提供することを目
的としている。
を招くことなく、しかも、静電破壊に対する十分な耐性
を持たせることが可能な半導体装置を提供することを目
的としている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、外部端子と、
この外部端子につながる内部回路と、この内部回路と前
記外部端子との間に設けられ、通常動作時には抵抗値が
下がり、非動作時には抵抗値が上がるように制御される
抵抗部を備えてなる静電破壊保護回路とから構成されて
いる。
めに、この発明の半導体装置にあっては、外部端子と、
この外部端子につながる内部回路と、この内部回路と前
記外部端子との間に設けられ、通常動作時には抵抗値が
下がり、非動作時には抵抗値が上がるように制御される
抵抗部を備えてなる静電破壊保護回路とから構成されて
いる。
【００１１】この発明の半導体装置によれば、状況に応
じて抵抗値を切り換え制御できるようになる。これによ
り、動作時と非動作時とでそれぞれ最適な抵抗値を得る
ことが可能となるものである。
じて抵抗値を切り換え制御できるようになる。これによ
り、動作時と非動作時とでそれぞれ最適な抵抗値を得る
ことが可能となるものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１３】（第１の実施形態）図１は、本発明の第１
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
【００１４】すなわち、この入力部は、たとえば、入力
パッド（外部端子）１１と、これにつながる入力回路
（内部回路）１２との間に、静電破壊保護回路１３が設
けられてなる構成とされている。
パッド（外部端子）１１と、これにつながる入力回路
（内部回路）１２との間に、静電破壊保護回路１３が設
けられてなる構成とされている。
【００１５】静電破壊保護回路１３は、たとえば、上記
入力パッド１１側に設けられた保護素子部１３-1と、上
記入力回路１２側に設けられ、通常動作モード時には抵
抗値が下がり、非動作モード（静電破壊防止モード）時
には抵抗値が上がるように制御される保護抵抗部１３-2
とからなっている。
入力パッド１１側に設けられた保護素子部１３-1と、上
記入力回路１２側に設けられ、通常動作モード時には抵
抗値が下がり、非動作モード（静電破壊防止モード）時
には抵抗値が上がるように制御される保護抵抗部１３-2
とからなっている。
【００１６】この場合、保護素子部１３-1は、電源ＶＤ
Ｄと上記入力パッド１１との間に設けられたｐチャネル
ＭＯＳトランジスタ１３ａ、および、接地ＧＮＤと上記
入力パッド１１との間に設けられたｎチャネルＭＯＳト
ランジスタ１３ｂを有して構成されている。
Ｄと上記入力パッド１１との間に設けられたｐチャネル
ＭＯＳトランジスタ１３ａ、および、接地ＧＮＤと上記
入力パッド１１との間に設けられたｎチャネルＭＯＳト
ランジスタ１３ｂを有して構成されている。
【００１７】保護抵抗部１３-2は、たとえば、保護抵抗
（第１の抵抗）Ｒ１と、この保護抵抗Ｒ１に並列に接続
された抵抗（第２の抵抗）Ｒ２と、この抵抗Ｒ２に直列
に接続されたスイッチ（ＳＷ）Ｓ１とから構成されてい
る。
（第１の抵抗）Ｒ１と、この保護抵抗Ｒ１に並列に接続
された抵抗（第２の抵抗）Ｒ２と、この抵抗Ｒ２に直列
に接続されたスイッチ（ＳＷ）Ｓ１とから構成されてい
る。
【００１８】この場合、保護抵抗Ｒ１は、上記入力回路
１２の入力段を構成するＣＭＯＳインバータの、ｐチャ
ネルＭＯＳトランジスタ１２ａおよびｎチャネルＭＯＳ
トランジスタ１２ｂの各ゲート酸化膜を静電破壊から保
護するために、該静電破壊に対する十分な耐性（抵抗
値）を持っている。
１２の入力段を構成するＣＭＯＳインバータの、ｐチャ
ネルＭＯＳトランジスタ１２ａおよびｎチャネルＭＯＳ
トランジスタ１２ｂの各ゲート酸化膜を静電破壊から保
護するために、該静電破壊に対する十分な耐性（抵抗
値）を持っている。
【００１９】一方、抵抗Ｒ２は、合成抵抗値（Ｒ１・Ｒ
２／（Ｒ１＋Ｒ２））が回路速度に適した抵抗値となる
値となっている。
２／（Ｒ１＋Ｒ２））が回路速度に適した抵抗値となる
値となっている。
【００２０】このような構成において、たとえば、チッ
プ内部を動作状態／非動作状態とするイネーブル信号を
制御信号とし、非動作モード時には、上記スイッチＳ１
をオフする。これにより、保護抵抗部１３-2の総入力抵
抗は、保護抵抗Ｒ１による静電破壊に対する耐性を十分
に満足したものとなる。
プ内部を動作状態／非動作状態とするイネーブル信号を
制御信号とし、非動作モード時には、上記スイッチＳ１
をオフする。これにより、保護抵抗部１３-2の総入力抵
抗は、保護抵抗Ｒ１による静電破壊に対する耐性を十分
に満足したものとなる。
【００２１】その結果、非動作モード時にあっては、入
力回路１２の入力段を構成するＣＭＯＳインバータの、
ｐチャネルＭＯＳトランジスタ１２ａおよびｎチャネル
ＭＯＳトランジスタ１２ｂの各ゲート酸化膜を静電破壊
から保護できる。
力回路１２の入力段を構成するＣＭＯＳインバータの、
ｐチャネルＭＯＳトランジスタ１２ａおよびｎチャネル
ＭＯＳトランジスタ１２ｂの各ゲート酸化膜を静電破壊
から保護できる。
【００２２】これに対し、動作モード時には、制御信号
によって上記スイッチＳ１をオンさせる。これにより、
保護抵抗部１３-2の総入力抵抗は、保護抵抗Ｒ１と抵抗
Ｒ２との並列接続による合成抵抗によって、保護抵抗Ｒ
１よりも小さく、回路動作速度に適したものとすること
ができる。
によって上記スイッチＳ１をオンさせる。これにより、
保護抵抗部１３-2の総入力抵抗は、保護抵抗Ｒ１と抵抗
Ｒ２との並列接続による合成抵抗によって、保護抵抗Ｒ
１よりも小さく、回路動作速度に適したものとすること
ができる。
【００２３】したがって、動作モード時にあっては、入
力信号遅延などといった、入力信号の伝達速度に対する
影響を排除できる結果、快適な回路動作速度を達成でき
る。
力信号遅延などといった、入力信号の伝達速度に対する
影響を排除できる結果、快適な回路動作速度を達成でき
る。
【００２４】（第２の実施形態）図２は、本発明の第２
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
【００２５】この場合、上記入力パッド１１と上記入力
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、保護抵抗（第１の抵抗）Ｒ１
と、この保護抵抗Ｒ１にそれぞれ並列に接続された複数
の抵抗（第２の抵抗）Ｒ２ａ，Ｒ２ｂ，〜と、それぞれ
の抵抗Ｒ２ａ，Ｒ２ｂ，〜に直列に接続された各スイッ
チＳ１ａ，Ｓ１ｂ，〜とからなる保護抵抗部１３-21 を
設けた構成となっている。
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、保護抵抗（第１の抵抗）Ｒ１
と、この保護抵抗Ｒ１にそれぞれ並列に接続された複数
の抵抗（第２の抵抗）Ｒ２ａ，Ｒ２ｂ，〜と、それぞれ
の抵抗Ｒ２ａ，Ｒ２ｂ，〜に直列に接続された各スイッ
チＳ１ａ，Ｓ１ｂ，〜とからなる保護抵抗部１３-21 を
設けた構成となっている。
【００２６】このような構成においては、たとえば、制
御信号によって上記スイッチＳ１ａ，Ｓ１ｂ，〜を選択
的にオン／オフさせることにより、上述した第１の実施
形態の場合と略同様の効果が期待できるとともに、特
に、動作モード時にあっては、抵抗値のより細かな切り
換え制御が可能となる。
御信号によって上記スイッチＳ１ａ，Ｓ１ｂ，〜を選択
的にオン／オフさせることにより、上述した第１の実施
形態の場合と略同様の効果が期待できるとともに、特
に、動作モード時にあっては、抵抗値のより細かな切り
換え制御が可能となる。
【００２７】（第３の実施形態）図３は、本発明の第３
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
【００２８】この場合、上記入力パッド１１と上記入力
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、保護抵抗（第１の抵抗）Ｒ１
と、この保護抵抗Ｒ１に直列に接続され、第１の制御信
号により制御されるスイッチ（第１のスイッチ）Ｓ１ａ
と、抵抗（第２の抵抗）Ｒ２と、この抵抗Ｒ２に直列に
接続され、第２の制御信号により制御されるスイッチ
（第２のスイッチ）Ｓ１ｂとを、互いに並列に接続して
なる保護抵抗部１３-22 を設けた構成となっている（た
だし、Ｒ１≧Ｒ２）。
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、保護抵抗（第１の抵抗）Ｒ１
と、この保護抵抗Ｒ１に直列に接続され、第１の制御信
号により制御されるスイッチ（第１のスイッチ）Ｓ１ａ
と、抵抗（第２の抵抗）Ｒ２と、この抵抗Ｒ２に直列に
接続され、第２の制御信号により制御されるスイッチ
（第２のスイッチ）Ｓ１ｂとを、互いに並列に接続して
なる保護抵抗部１３-22 を設けた構成となっている（た
だし、Ｒ１≧Ｒ２）。
【００２９】このような構成においては、上述した第１
の実施形態の場合と略同様に、たとえば、第１の制御信
号によって上記スイッチＳ１ａのみをオンさせた場合
（非動作モード時）には保護抵抗Ｒ１による静電破壊に
対する耐性を十分に満足した抵抗値が、また、第２の制
御信号によって上記スイッチＳ１ｂのみをオンさせた場
合（動作モード時）には抵抗Ｒ２による回路動作速度に
適した抵抗値が、それぞれ選択的に得られるようにな
る。
の実施形態の場合と略同様に、たとえば、第１の制御信
号によって上記スイッチＳ１ａのみをオンさせた場合
（非動作モード時）には保護抵抗Ｒ１による静電破壊に
対する耐性を十分に満足した抵抗値が、また、第２の制
御信号によって上記スイッチＳ１ｂのみをオンさせた場
合（動作モード時）には抵抗Ｒ２による回路動作速度に
適した抵抗値が、それぞれ選択的に得られるようにな
る。
【００３０】（第４の実施形態）図４は、本発明の第４
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
【００３１】この場合、上記入力パッド１１と上記入力
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、保護抵抗（第１の抵抗）Ｒ１
と、この保護抵抗Ｒ１に直列に接続され、制御信号によ
り反転制御されるスイッチ（第１のスイッチ）Ｓ１ａ
と、抵抗（第２の抵抗）Ｒ２と、この抵抗Ｒ２に直列に
接続され、上記制御信号により非反転制御されるスイッ
チ（第２のスイッチ）Ｓ１ｂとを、互いに並列に接続し
てなる保護抵抗部１３-23 を設けた構成となっている
（ただし、Ｒ１≧Ｒ２）。
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、保護抵抗（第１の抵抗）Ｒ１
と、この保護抵抗Ｒ１に直列に接続され、制御信号によ
り反転制御されるスイッチ（第１のスイッチ）Ｓ１ａ
と、抵抗（第２の抵抗）Ｒ２と、この抵抗Ｒ２に直列に
接続され、上記制御信号により非反転制御されるスイッ
チ（第２のスイッチ）Ｓ１ｂとを、互いに並列に接続し
てなる保護抵抗部１３-23 を設けた構成となっている
（ただし、Ｒ１≧Ｒ２）。
【００３２】このような構成においては、上述した第３
の実施形態の場合と略同様に、たとえば、制御信号によ
って上記スイッチＳ１ａ，Ｓ１ｂを選択的にオン／オフ
させることにより、非動作モード時には保護抵抗Ｒ１に
よる静電破壊に対する耐性を十分に満足した抵抗値が、
また、動作モード時には抵抗Ｒ２による回路動作速度に
適した抵抗値が、それぞれ得られるようになる。
の実施形態の場合と略同様に、たとえば、制御信号によ
って上記スイッチＳ１ａ，Ｓ１ｂを選択的にオン／オフ
させることにより、非動作モード時には保護抵抗Ｒ１に
よる静電破壊に対する耐性を十分に満足した抵抗値が、
また、動作モード時には抵抗Ｒ２による回路動作速度に
適した抵抗値が、それぞれ得られるようになる。
【００３３】（第５の実施形態）図５は、本発明の第５
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
【００３４】この場合、上記入力パッド１１と上記入力
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、可変抵抗Ｒからなる保護抵抗部
１３-24 を設けた構成となっている。
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、可変抵抗Ｒからなる保護抵抗部
１３-24 を設けた構成となっている。
【００３５】このような構成においては、たとえば、外
部からの指示にもとづいた制御信号によって上記可変抵
抗Ｒの抵抗値を切り換えることにより、非動作モード時
には静電破壊に対する耐性を十分に満足でき、また、動
作モード時には回路動作速度に適する、それぞれの抵抗
値を得ることができる。
部からの指示にもとづいた制御信号によって上記可変抵
抗Ｒの抵抗値を切り換えることにより、非動作モード時
には静電破壊に対する耐性を十分に満足でき、また、動
作モード時には回路動作速度に適する、それぞれの抵抗
値を得ることができる。
【００３６】（第６の実施形態）図６は、本発明の第６
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
の実施形態にかかる、半導体装置の概略構成を示すもの
である。なお、ここでは、静電破壊保護回路を、入力部
に適用した場合を例に示している。
【００３７】この場合、上記入力パッド１１と上記入力
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、保護抵抗（第１の抵抗）Ｒ１
と、これに直列に接続された抵抗（第２の抵抗）Ｒ２、
および、上記保護抵抗Ｒ１の両端を短絡するように設け
られたスイッチＳ１を有してなる保護抵抗部１３-25 を
設けた構成となっている。
回路１２との間に設けられる静電破壊保護回路１３の抵
抗部として、たとえば、保護抵抗（第１の抵抗）Ｒ１
と、これに直列に接続された抵抗（第２の抵抗）Ｒ２、
および、上記保護抵抗Ｒ１の両端を短絡するように設け
られたスイッチＳ１を有してなる保護抵抗部１３-25 を
設けた構成となっている。
【００３８】このような構成においては、上述した第５
の実施形態の場合と略同様に、たとえば、制御信号によ
って上記スイッチＳ１をオン／オフさせることにより、
非動作モード時には保護抵抗Ｒ１および抵抗Ｒ２の直列
接続による静電破壊に対する耐性を十分に満足した抵抗
値が、また、動作モード時には抵抗Ｒ２による回路動作
速度に適した抵抗値が、それぞれ得られるようになる。
の実施形態の場合と略同様に、たとえば、制御信号によ
って上記スイッチＳ１をオン／オフさせることにより、
非動作モード時には保護抵抗Ｒ１および抵抗Ｒ２の直列
接続による静電破壊に対する耐性を十分に満足した抵抗
値が、また、動作モード時には抵抗Ｒ２による回路動作
速度に適した抵抗値が、それぞれ得られるようになる。
【００３９】上記したように、状況に応じて抵抗値を切
り換え制御できるようにしている。
り換え制御できるようにしている。
【００４０】すなわち、非動作モード時には、静電破壊
に対する耐性を十分に満足できる抵抗値を、また、動作
モード時には、回路動作速度に適した抵抗値を、それぞ
れ設定できるようになる。これにより、動作モード時と
非動作モード時とで、それぞれ、最適な抵抗値を得るこ
とが可能となる。したがって、静電破壊保護回路とし
て、回路動作速度の低下を招くことなく、しかも、静電
破壊に対する十分な耐性を持たせられるようになるもの
である。
に対する耐性を十分に満足できる抵抗値を、また、動作
モード時には、回路動作速度に適した抵抗値を、それぞ
れ設定できるようになる。これにより、動作モード時と
非動作モード時とで、それぞれ、最適な抵抗値を得るこ
とが可能となる。したがって、静電破壊保護回路とし
て、回路動作速度の低下を招くことなく、しかも、静電
破壊に対する十分な耐性を持たせられるようになるもの
である。
【００４１】なお、上記した本発明の各実施形態におい
ては、いずれも、入力部に適用した場合を例に説明した
が、これに限らず、たとえば図７に示すように、出力パ
ッド２１に出力回路２２がつながった、出力部の静電破
壊保護回路１３としても適用できる。
ては、いずれも、入力部に適用した場合を例に説明した
が、これに限らず、たとえば図７に示すように、出力パ
ッド２１に出力回路２２がつながった、出力部の静電破
壊保護回路１３としても適用できる。
【００４２】すなわち、出力部に適用した場合には、た
とえば、出力回路２２の出力段を構成するＣＭＯＳイン
バータの、ｎチャネルＭＯＳトランジスタ２２ａおよび
ｐチャネルＭＯＳトランジスタ２２ｂの各ゲート酸化膜
を静電破壊から保護できる。
とえば、出力回路２２の出力段を構成するＣＭＯＳイン
バータの、ｎチャネルＭＯＳトランジスタ２２ａおよび
ｐチャネルＭＯＳトランジスタ２２ｂの各ゲート酸化膜
を静電破壊から保護できる。
【００４３】また、たとえば図８に示すように、入出力
パッド３１に入力回路１２および出力回路２２がつなが
った、入／出力部の静電破壊保護回路１３としても適用
できる。
パッド３１に入力回路１２および出力回路２２がつなが
った、入／出力部の静電破壊保護回路１３としても適用
できる。
【００４４】すなわち、入／出力部に適用した場合に
は、たとえば、入力回路１２の入力段を構成するＣＭＯ
Ｓインバータの、ｐチャネルＭＯＳトランジスタ１２ａ
およびｎチャネルＭＯＳトランジスタ１２ｂの各ゲート
酸化膜、並びに、出力回路２２の出力段を構成するＣＭ
ＯＳインバータの、ｎチャネルＭＯＳトランジスタ２２
ａおよびｐチャネルＭＯＳトランジスタ２２ｂの各ゲー
ト酸化膜を、それぞれ静電破壊から保護できる。
は、たとえば、入力回路１２の入力段を構成するＣＭＯ
Ｓインバータの、ｐチャネルＭＯＳトランジスタ１２ａ
およびｎチャネルＭＯＳトランジスタ１２ｂの各ゲート
酸化膜、並びに、出力回路２２の出力段を構成するＣＭ
ＯＳインバータの、ｎチャネルＭＯＳトランジスタ２２
ａおよびｐチャネルＭＯＳトランジスタ２２ｂの各ゲー
ト酸化膜を、それぞれ静電破壊から保護できる。
【００４５】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００４６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、回路動作速度の低下を招くことなく、しかも、静電
破壊に対する十分な耐性を持たせることが可能な半導体
装置を提供できる。
ば、回路動作速度の低下を招くことなく、しかも、静電
破壊に対する十分な耐性を持たせることが可能な半導体
装置を提供できる。
【図１】この発明の第１の実施形態にかかる半導体装置
の構成を、入力部を例に示す概略図。
の構成を、入力部を例に示す概略図。
【図２】この発明の第２の実施形態にかかる半導体装置
の構成を、入力部を例に示す概略図。
の構成を、入力部を例に示す概略図。
【図３】この発明の第３の実施形態にかかる半導体装置
の構成を、入力部を例に示す概略図。
の構成を、入力部を例に示す概略図。
【図４】この発明の第４の実施形態にかかる半導体装置
の構成を、入力部を例に示す概略図。
の構成を、入力部を例に示す概略図。
【図５】この発明の第５の実施形態にかかる半導体装置
の構成を、入力部を例に示す概略図。
の構成を、入力部を例に示す概略図。
【図６】この発明の第６の実施形態にかかる半導体装置
の構成を、入力部を例に示す概略図。
の構成を、入力部を例に示す概略図。
【図７】この発明にかかる半導体装置の構成を、出力部
を例に示す概略図。
を例に示す概略図。
【図８】この発明にかかる半導体装置の構成を、入／出
力部を例に示す概略図。
力部を例に示す概略図。
【図９】従来技術とその問題点を説明するために示す、
半導体装置の入力部の概略構成図。
半導体装置の入力部の概略構成図。
１１…入力パッド １２…入力回路 １２ａ…ｐチャネルＭＯＳトランジスタ １２ｂ…ｎチャネルＭＯＳトランジスタ １３…静電破壊保護回路 １３-1…保護素子部 １３-2，１３-21 ，１３-22 ，１３-23 ，１３-24 ，１
３-25 …保護抵抗部 １３ａ…ｐチャネルＭＯＳトランジスタ １３ｂ…ｎチャネルＭＯＳトランジスタ ２１…出力パッド ２２…出力回路 ２２ａ…ｎチャネルＭＯＳトランジスタ ２２ｂ…ｐチャネルＭＯＳトランジスタ ３１…入出力パッド Ｒ１…保護抵抗 Ｒ２，Ｒ２ａ，Ｒ２ｂ，〜…抵抗 Ｒ…可変抵抗 Ｓ１，Ｓ１ａ，Ｓ１ｂ，〜…スイッチ ＶＤＤ…電源 ＧＮＤ…接地
３-25 …保護抵抗部 １３ａ…ｐチャネルＭＯＳトランジスタ １３ｂ…ｎチャネルＭＯＳトランジスタ ２１…出力パッド ２２…出力回路 ２２ａ…ｎチャネルＭＯＳトランジスタ ２２ｂ…ｐチャネルＭＯＳトランジスタ ３１…入出力パッド Ｒ１…保護抵抗 Ｒ２，Ｒ２ａ，Ｒ２ｂ，〜…抵抗 Ｒ…可変抵抗 Ｓ１，Ｓ１ａ，Ｓ１ｂ，〜…スイッチ ＶＤＤ…電源 ＧＮＤ…接地
Claims (7)
- 【請求項１】 外部端子と、 この外部端子につながる内部回路と、 この内部回路と前記外部端子との間に設けられ、通常動
作時には抵抗値が下がり、非動作時には抵抗値が上がる
ように制御される抵抗部を備えてなる静電破壊保護回路
とを具備したことを特徴とする半導体装置。 - 【請求項２】 前記静電破壊保護回路は、さらに、電源
と前記外部端子との間に設けられたｐチャネルＭＯＳト
ランジスタ、または、接地と前記外部端子との間に設け
られたｎチャネルＭＯＳトランジスタの、少なくともい
ずれか一方からなる保護素子を有してなることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記抵抗部は、第１の抵抗と、この第１
の抵抗に並列に接続された第２の抵抗と、この第２の抵
抗に直列に接続されたスイッチとからなることを特徴と
する請求項１に記載の半導体装置。 - 【請求項４】 前記第２の抵抗および前記スイッチは、
前記第１の抵抗に対してそれぞれが並列に接続された複
数の抵抗と、それぞれの抵抗に直列に接続されたスイッ
チとからなることを特徴とする請求項３に記載の半導体
装置。 - 【請求項５】 前記抵抗部は、第１の抵抗と、この第１
の抵抗に直列に接続された第１のスイッチと、第２の抵
抗と、この第２の抵抗に直列に接続された第２のスイッ
チとが、並列に接続されてなることを特徴とする請求項
１に記載の半導体装置。 - 【請求項６】 前記抵抗部は、可変抵抗によって構成さ
れることを特徴とする請求項１に記載の半導体装置。 - 【請求項７】 前記抵抗部は、少なくとも、直列に接続
された第１の抵抗および第２の抵抗と、前記第１,第２
の抵抗のいずれか一方を短絡するように設けられたスイ
ッチとから構成されることを特徴とする請求項１に記載
の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11066301A JP2000260948A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置 |
| TW089104256A TW441084B (en) | 1999-03-12 | 2000-03-09 | Semiconductor apparatus |
| KR1020000012010A KR20000076814A (ko) | 1999-03-12 | 2000-03-10 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11066301A JP2000260948A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260948A true JP2000260948A (ja) | 2000-09-22 |
Family
ID=13311863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11066301A Pending JP2000260948A (ja) | 1999-03-12 | 1999-03-12 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000260948A (ja) |
| KR (1) | KR20000076814A (ja) |
| TW (1) | TW441084B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010117576A (ja) * | 2008-11-13 | 2010-05-27 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| JP2010256734A (ja) * | 2009-04-27 | 2010-11-11 | Renesas Electronics Corp | 表示パネルドライバ |
| US7872500B2 (en) | 2008-01-30 | 2011-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2012129570A (ja) * | 2012-04-03 | 2012-07-05 | Megica Corp | チップの製造方法 |
| JP2014053566A (ja) * | 2012-09-10 | 2014-03-20 | Toshiba Corp | 半導体装置 |
| US9875975B2 (en) | 2014-05-14 | 2018-01-23 | Samsung Electronics Co., Ltd. | Semiconductor device including electrostatic discharge circuit and operation method thereof |
| JP2021027056A (ja) * | 2019-07-31 | 2021-02-22 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004260139A (ja) * | 2003-02-06 | 2004-09-16 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2018198355A (ja) * | 2017-05-23 | 2018-12-13 | 株式会社村田製作所 | 電力増幅回路 |
-
1999
- 1999-03-12 JP JP11066301A patent/JP2000260948A/ja active Pending
-
2000
- 2000-03-09 TW TW089104256A patent/TW441084B/zh not_active IP Right Cessation
- 2000-03-10 KR KR1020000012010A patent/KR20000076814A/ko not_active IP Right Cessation
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| JP2010117576A (ja) * | 2008-11-13 | 2010-05-27 | Seiko Epson Corp | 集積回路装置、電気光学装置及び電子機器 |
| JP2010256734A (ja) * | 2009-04-27 | 2010-11-11 | Renesas Electronics Corp | 表示パネルドライバ |
| CN101930716A (zh) * | 2009-04-27 | 2010-12-29 | 瑞萨电子株式会社 | 显示面板驱动器 |
| US8570313B2 (en) | 2009-04-27 | 2013-10-29 | Renesas Electronics Corporation | Display panel driver |
| JP2012129570A (ja) * | 2012-04-03 | 2012-07-05 | Megica Corp | チップの製造方法 |
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| US9875975B2 (en) | 2014-05-14 | 2018-01-23 | Samsung Electronics Co., Ltd. | Semiconductor device including electrostatic discharge circuit and operation method thereof |
| JP2021027056A (ja) * | 2019-07-31 | 2021-02-22 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW441084B (en) | 2001-06-16 |
| KR20000076814A (ko) | 2000-12-26 |
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