JP4368790B2 - 高電圧振幅への耐性のある出力段を含む回路 - Google Patents

Description

本発明は電圧振幅に対する保護が改良された出力段に関する。特に、本発明はデジタル出力段とその保護に関する。

現代のＣＭＯＳ型ＩＣ（相補型金属酸化物半導体集積回路）製造技術の臨界幾何学的寸法が低下する間に、個別のトランジスタの最大許容電圧振幅と共に最大許容電源電圧が急激に低下している。その反面、ＣＭＯＳ装置の出力ポートにおける信号振幅は、互換性の理由のためこれらの電圧制限を超えなければならない。

この問題に対する現在の解決手法は、より高い電圧振幅で動作することができるトランジスタの製造を可能にする処理ステップによってＣＭＯＳ製造プロセスを向上させることである。このためには、一方で付加的で費用のかかる製造ステップが必要であり、他方で集積回路内部の電圧振幅に適合するために付加的な電源領域とレベルシフタが要求される。

特に現代のサブミクロンＣＭＯＳプロセスにおいて、最大電源電圧Ｖ_{ＤＤｍａｘ}は、標準的なデジタルゲートにトランジスタを適用するため信頼性を考慮することによって決められる。必要条件は、トランジスタノード間のあらゆる電圧差が或る上限Ｖ_ｍａｘを超えないことである。図１は、ｎチャネルトランジスタ１の関連した電圧が、たとえば、Ｖ_ＧＳ，Ｖ_ＤＳ，Ｖ_ＧＤ＜Ｖ_ｍａｘ であることを示す。デジタルゲートの場合、これは、Ｖ_ｍａｘがそのトランジスタを一部に含むチップ全体の最大許容電源電圧であることを要求する。バルクに対する電圧は同程度には制限されないことに注意する必要がある。

信号処理の場合、これは、信号振幅が最大許容電源電圧によって課される限界内に留まることを要求する。幾何学的形状の小型化の進行に伴って電源電圧がさらに低下することは、多くの場合にＶ_ｍａｘを超える信号振幅を回路の入力ポートで受け入れることに深刻な影響を与える。

従来のデジタル出力段は、典型的に、チップ電源電圧Ｖ_ＤＤが供給される二つのインバータを備える。静電放電（ＥＳＤ）保護素子が回路の出力に設けられている。ＥＳＤ保護は、超高感度出力段が放電事象の影響を受けるときに破壊されることを防ぐために利用される。放電事象は、たとえば、誰かがチップのピンに触れることにより電圧ピークが回路に誘起されるときに生じる。一般に、Ｖ_ＤＤはＶ_ｍａｘに近いであろう。製造技術によって決定された上限Ｖ_ｍａｘを超える出力段内の高電圧入力信号が印加された場合、出力ノードにおける電圧は上限を超え、破壊するか、又は、少なくとも耐用期間が著しく短縮するであろう。

上記のように、この問題に対する一つの可能性のある解決手法は、より高い電圧に耐えることができる回路素子を生産するため、製造ステップを追加することである。図２には対応する例が示されている。いわゆるプッシュプル型の標準的なデジタル出力段２が図２に示されている。ＥＳＤ保護素子Ｄ１およびＤ２を具備した出力段２が示されている。この場合では、出力段２のトランジスタｎｄ、ｎｏ、ｐｄおよびｐｏは、特殊かつ費用のかかるプロセスステップによってＶ_ｍａｘよりも高い電圧に対処するように構成された特殊な素子である。付加的な電源領域Ｖ_ＤＤＨおよびレベルシフタ５は、電圧をＶ_ＤＤ電圧領域の低レベルまでシフトするために必要とされることに注意すべきである。電圧Ｖ_ＤＤＨはＶ_ｍａｘの２倍の高さまで上昇し得る。電圧Ｖ_ＤＤはインバータＩ１のトランジスタの定格電源電圧である。Ｖ_ＤＤはＶ_ｍａｘ以下である。図２に示された設計の場合、トランジスタｎｄ、ｎｏ、ｐｄおよびｐｏと、レベルシフタ５は、Ｖ_ｍａｘよりも高い電圧に対処できるようにするために、特殊かつ費用のかかる製造ステップを必要とする。これは、たとえば、チャネル長さが増大し、ゲート酸化物の厚さが増加したトランジスタを設けることによって実現され得る。

出力段を具備する様々な回路は、日本国特許出願の特開２０００−２２８６２８号公報と特開平１１−３３０９４２号公報に取り扱われている。開示された出力段は、共通ノードを有する直列の二つのトランジスタを備える。この共通ノードはフローティング状態であり、ある種の環境下でトランジスタを破壊させる電位を持つようになる。

本発明の目的は、従来の装置の問題点を回避又は軽減する回路を提供すること、および、このような回路に基づく装置を提供することである。

本発明の別の目的は、出力における電圧振幅に対する耐性が改良された装置を提供することである。

本発明の別の目的は、電圧振幅耐性が改良されたオープンドレイン出力段を提供することである。

本発明の別の目的は、電圧振幅に対する耐性が改良されたプッシュ出力段を提供することである。

上記の目的およびその他の目的は請求項１に記載された回路によって達成される。このような回路は、入力信号を受信する信号入力と電源電圧で動作するように設計されたデジタル出力段とを備える。出力段は、直列の二つのｎチャネルＣＭＯＳトランジスタと、二つのｎチャネルＣＭＯＳトランジスタの間にある共通ノードと、出力ポートとを備える。アクティブ電圧制限手段が信号入力と共通ノードとの間に配置され、共通ノードにおける電圧を電圧上限（Ｖ_ｍａｘ）までに制限する。電圧制限手段は入力信号の状態によって制御可能である。

本発明は、製造技術のコストを削減し、システム設計の複雑さを軽減した回路を実現することを可能にする。

さらなる有利な実施形態は請求項２から請求項１０に記載されている。

本発明をより十分に説明するため、本発明のさらなる目的および効果について、以下の記述が添付図面と併せて参照される。

トランジスタ間のフローティング共通ノードはトランジスタノードのペアに掛かる電圧がそのトランジスタの設計における最大電圧を超える状況を引き起こす、ということを発見したことに各種の実施形態は基づく。次のステップとして、共通ノードを簡単に静的固定することはトランジスタを適切に保護するためには不十分であることが認識された。臨界状態は制御された電位を共通ノードに与えることによってのみ阻止される。本発明によれば、要求された電位の制御を可能にするアクティブ電圧制限手段が設けられる。本発明のより詳細は各種の実施形態に関連して記述される。

第１の実施形態は図３に示されている。回路１０は、デジタル入力信号ｓ（ｔ）を受信する信号入力１１（ＩＮ）と、電源電圧Ｖ_ＤＤで動作するように設計されたデジタル出力段１５とを備えるように示されている。回路１０は、たとえば、集積回路（ＩＣ）チップの出力段のｎチャネル部分でもよい。出力段１５は、複数のＣＭＯＳトランジスタｎｏ１，ｎｏ２と入力１８とを備える。本実施形態において、出力段１５は、直列の二つのｎチャネルＣＭＯＳトランジスタｎｏ１，ｎｏ２を備える。出力段１５は、外部プルアップ抵抗器Ｒ_ｐを具備したオープンドレイン出力１６を有する。プルアップ抵抗器Ｒ_ｐはトランジスタｎｏ２のドレイン１６を高電圧Ｖ_ＤＤＨまで引き上げる。トランジスタｎｏ１，ｎｏ２は電圧上限Ｖ_ｍａｘを超えるそれらのノードに掛かる電圧に敏感である。トランジスタのノードペアに掛かる高電圧からデジタル出力段１５を保護するため、電圧制限手段１４が信号入力１１（ＩＮ）と出力段１５との間に配置される。電圧制限手段１４は、共通ノード１７における電圧Ｖ_ＮＭを電源電圧Ｖ_ＤＤまでに制限する。これを実現可能にするため、電圧制限手段１４は、入力信号ｓ（ｔ）の状態によって制御可能である出力スイッチ（ｐｓｗｎ）を備える。図３のブロック図の全体をより簡単化するため、（たとえば、図２におけるダイオードＤ１およびＤ２のような）ＥＳＤ保護素子は図示されていない。

図３に示されるように、二つのｎチャネルトランジスタｎｏ１およびｎｏ２を直列にすることによって、アクティブ電圧制限手段１４がそれに従って設計されるならば、二つのトランジスタｎｏ１およびｎｏ２のそれぞれは、ノードペアの各ノードに掛かる最大電圧Ｖ_ＤＤだけの影響を受ける。トランジスタｎｏ２は、そのゲート１９を電圧Ｖ_ＤＤへ接続することにより常時オン状態にされる。しかし、トランジスタｎｏ１は、反転入力信号ｓ_ＩＮＶ（ｔ）によって切り替えられる（制御される）。トランジスタｎｏ１とｎｏ２の両方がオン状態であるならば、出力１６での電圧は零ボルトに近くなり、ゲート１９および１２は、安全状態であるＶ_ＤＤに接続される。トランジスタｎｏ１がオフ状態にされると、出力１６はＶ_ＤＤＨまで変化する。この場合、共通ノード１７における電圧Ｖ_ＮＭは、電圧制限手段１４の一部分であるスイッチトランジスタｐｓｗｎによってＶ_ＤＤへ切り替えられる。スイッチトランジスタｐｓｗｎは、出力段１５のトランジスタｎｏ１およびｎｏ２のすべてのノードペアの間の電圧が安全限界内に留まることを保証する。

本実施形態の効果は標準的な素子だけが使用される点である。図３に示された構成は、Ｖ_ｍａｘを超える高電圧から出力段１５を保護するためには充分である。

プルアップ抵抗器Ｒ_ｐがレベルシフタとしての役目を果たすので、電源領域Ｖ_ＤＤＨはチップ自体で利用できなくても構わないことに注意する必要がある。

図３に示された回路１０の動作は図４に記載されたグラフと併せて説明される。すべての例において、電源電圧Ｖ_ＤＤ＝Ｖ_ｍａｘは２ボルトにセットされ、Ｖ_ＤＤＨは４ボルトにセットされている。図４において、信号ｓ（ｔ）の信号振幅は２ボルトである。一番上のグラフはデジタル信号ｓ（ｔ）の電圧振幅を示す。出力１６における信号ｒ（ｔ）は図４の中央に示されている。信号ｒ（ｔ）は４ボルトに達する。しかし、電圧Ｖ_ＮＭは２ボルト未満に留まる。すなわち、トランジスタｎｏ１とｎｏ２のノードペアに掛かる電圧は臨界的な限界の範囲内に留まる。

オープンドレイン出力段（図３に示されるような出力段）の欠点は、出力信号ｒ（ｔ）が緩やかな立ち上がりエッジ４１を有することである。図２に示されるようなプッシュプル出力段の完全な機能を得るためには、ｐチャネル出力トランジスタ（図２のトランジスタｐｏ）のためのドライバを加えることが必要である。ドライバを含むこのようなプッシュ出力段の可能な実施形態は図５に関連して説明される。図５の回路２０は、デジタル出力段２５とｎチャネルドライバ部２１とを備える。出力段２５は、直列接続された二つのｐチャネルＣＭＯＳトランジスタｐｏ１およびｐｏ２を備える。トランジスタｐｏ１とｐｏ２との間の共通ノード２７がフローティング状態を維持している場合、トランジスタノードペアに掛かる電圧は、Ｖ_ｍａｘを超える電圧になり、トランジスタを破壊するかもしれない。図３において使用されたものと同様の電圧制限手段２４は、トランジスタｐｏ２の駆動電圧をＶ_ＤＤに能動的に制限するため使用される。電圧制限手段２４は、出力信号ｒ（ｔ）が低いときであっても、共通ノード２７における電圧をＶ_ＤＤ以下に維持することを可能にする。このことは、本発明によれば、ｎチャネルスイッチｎｖｐｍをレベルシフタ２２と組み合わせることによって実現される。問題は、アクティブ装置ｐｏ１のゲート電圧Ｖ_ＲがＶ_ＤＤを基準にして、レベルシフタ２２によって入力信号ｓ（ｔ）から生成されなければならない点である。この理由のため、レベルシフタ２２の入力２３は入力２８に接続される。その上、レベルシフタ２２はポート２９でＶ_ＤＤＨに接続される。レベルシフタ２２は出力３０にゲート電圧Ｖ_Ｒを与え、ノード３１で電圧Ｖ_ＤＤに接続される。

本発明によるレベルシフタ２２の一つの可能な実施形態が図６に示されている。レベルシフタ２２は以下のように動作する。第１ステップにおいて、電圧差Ｖ_ＬＳ＝Ｖ_ＤＤＨ−Ｖ_ＤＤが電流Ｉ_Ｒへ変換される。この変換はトランジスタｐｃ１と抵抗器Ｒ_１とによって実行される。トランジスタｐｃ１と抵抗器Ｒ_１は、電圧差Ｖ_ＬＳ＝Ｖ_ＤＤＨ−Ｖ_ＤＤを測定するように配置される。この電流Ｉ_Ｒは、トランジスタｐｃ２およびｐｃ１によって電流Ｉ_Ｒ２へ鏡映され、電流Ｉ_Ｒ２はトランジスタｐｃ３および抵抗器Ｒ_２を流れ、トランジスタｎｓｗ１がオン状態にされる。トランジスタｐｃ２とｐｃ３がトランジスタｐｃ１と同じ幾何学的特性を有し、抵抗器Ｒ_２が抵抗器Ｒ_１と同じ抵抗値を有するならば、ノード３０とＳＷ２との間の電圧はＶ_ＬＳ＝Ｖ_ＤＤＨ−Ｖ_ＤＤである。ここではグランドが基準にされる。この状態で、トランジスタｐｃ１がオン状態にされる。トランジスタｎｓｗ１がオフ状態に切り替えられたとき、トランジスタｐｃ３を流れる電流は停止し、ノード３０はＶ_ＤＤＨへ引っ張られ、かくして、トランジスタｐｃ１を遮断する。レベルシフタ２２は電圧Ｖ_ＬＳの複製を生じる。

本発明によれば、トランジスタｎｓｗ１およびｎｓｗ２の直列接続は、トランジスタｐｄｉｏと一体となって、全てのトランジスタノードペアに掛かる電圧をＶ_ｍａｘ以下に維持する。トランジスタｐｏ１は、本発明によれば、能動的に駆動される。トランジスタｐｏ１のゲートは、グラウンドの代わりに、Ｖ_ＤＤＨに関して切り替えられる。レベルシフタ２２は、トランジスタｐｏ１のゲート電圧Ｖ_Ｒを制御するように実現される。

レベルシフタ２２は、トランジスタｐｄｉｏおよびインバータＩＮＶ３により構成された補助回路を備える。補助回路は図３に関して説明した方法と同様にトランジスタｎｓｗ１，ｎｓｗ２を保護する。インバータＩＮＶ３はトランジスタｎｓｗ１，ｐｄｉｏを制御する。二つのトランジスタｎｓｗ１とｎｓｗ２との間の共通ノードＳＷ１における電位はＶ_ｍａｘ未満の値に維持される。

図６に記載された実施形態の欠点は、電流Ｉ_Ｒが常時流れることである。この電流Ｉ_Ｒは高速動作のためノード３０を充電できるようにするために大きくしなければならないことが不都合である。この欠点はブートストラップキャパシタＣ_ｂを追加することによって回避される。このブートストラップキャパシタＣ_ｂは随意的であることに注意する必要がある。キャパシタＣ_ｂはトランジスタｐｏ１のより高速なスイッチングを可能にする。ブートストラップキャパシタＣ_ｂを使用すると、入力２８における入力信号ｓ（ｔ）が「１」であるときに、ノード３０を適切な値まで一度だけ予備充電することが必要とされるので、電流は小さく（μＡのレンジに）することが可能である。したがって、この動的な挙動はブートストラップキャパシタＣ_ｂによって決められる。

結果的に、回路全体の電力消費が削減される。

図７には、信号ｓ（ｔ）、ｒ（ｔ）およびＶ_Ｒの信号振幅が示されている。図８は、内部ノードＳＷ１における電圧と、ノードＳＷ２とＳＷ１との間の差、すなわち、トランジスタｎｓｗ２のドレインとソースの間に掛かる電圧を表す。これらの二つの図において、電圧は、Ｖ_ＤＤＨ＝４Ｖであり、Ｖ_ＤＤ＝Ｖ_ｍａｘ＝２Ｖである。図に示されるように、全トランジスタのノードペアに掛かる電圧は上限Ｖ_ｍａｘ未満に維持される。

各種の実施形態は、出力段２５の保護をさらに改良するための過電圧保護手段を備えてもよい。

ここで提示された種々の回路は、デジタル出力パッドを、所与の製造技術での或るトランジスタに掛かる最大許容電圧の２倍まで適応させることができる。本発明によれば、利用される装置は、
・付加的な高電圧電源領域
・二つの電源領域をつなぐレベルシフタ
・高電圧に耐えるトランジスタを設けるための付加的な製造プロセスのステップ
を必要としない標準的な装置である。

この手法は、たとえば、ＣＭＯＳ（相補型金属酸化物半導体）およびＢｉＣＭＯＳ回路（単一チップ上でＣＭＯＳサブ回路と組み合わされたバイポーラ装置）を保護するために使用可能である。

図面および明細書には本発明の好適な実施形態が記載され、特定の用語が使用されているが、記載された内容は、一般的かつ解説的な意味だけで用語を使用するものであり、限定の目的ではない。

従来のｎチャネルトランジスタの概略図である。 高い入力電圧に対処するように設計された従来のデジタル出力段の概略図である。 本発明による第１の実施形態の概略図である。 本発明による回路のノードにおける様々な電圧を示す図である。 本発明による第２の実施形態の概略図である。 本発明によるレベルシフタの概略図である。 本発明による回路のノードにおける様々な電圧を示す図である。 本発明による回路のノードにおける様々な電圧を示す図である。

Claims (10)

1. 入力信号を受信する信号入力部と、
   電源電圧で動作するように設計されたデジタル出力段であって、
   ・上限電圧を超えようとするトランジスタノードペアに掛かる電圧に敏感な、直列の２つのｎチャネルＣＭＯＳトランジスタ、
   ・前記２つのｎチャネルＣＭＯＳトランジスタの間にある共通ノード、および、
   ・出力ポート、を備えたデジタル出力段と、
   前記信号入力部と前記共通ノードとの間に配置され、前記共通ノードにおける電圧を前記上限電圧に制限するアクティブ電圧制限手段であって、前記入力信号の状態によって制御可能であり、前記共通ノードに制限され安定した出力電圧を供給する複数のトランジスタを含むアクティブ電圧制限手段とを備えると共に、
   前記複数のトランジスタのうちの１つはスイッチとして機能するｐチャネルＣＭＯＳトランジスタであり、該ｐチャネルＣＭＯＳトランジスタのゲートは前記入力信号から得られた信号の状態によって制御されることを特徴とする、高電圧振幅への耐性のある出力段を含む回路。
2. 前記複数のトランジスタのうちの２つは、スイッチとして機能する前記ｐチャネルＣＭＯＳトランジスタのゲートに反転信号を供給するために、前記入力信号を反転させるインバータとして配置されることを特徴とする請求項１に記載の高電圧振幅への耐性のある出力段を含む回路。
3. 前記出力ポートと前記電源電圧よりも高い高電圧で維持されたノードとの間に配置されたプルアップ抵抗器を含み、前記プルアップ抵抗器は前記２つのｎチャネルＣＭＯＳトランジスタのうちの一方のドレインを前記高電圧へ引き上げるために設けられていることを特徴とする請求項１または請求項２のいずれか一項に記載の高電圧振幅への耐性のある出力段を含む回路。
4. 直列に配置された少なくとも２つのｐチャネルＣＭＯＳトランジスタを備えたｐチャネルドライバ部を備えたことを特徴とする請求項１ないし請求項３のいずれか一項に記載の高電圧振幅への耐性のある出力段を含む回路。
5. 前記上限電圧よりも低い電圧を供給するレベルシフタを備えたことを特徴とする請求項１ないし請求項４のいずれか一項に記載の高電圧振幅への耐性のある出力段を含む回路。
6. 前記ＣＭＯＳトランジスタの１つのオン状態／オフ状態を切り替える動作を高速化する少なくとも１つの容量性素子を有するスピードブースト手段を備えたことを特徴とする請求項１ないし請求項５のいずれか一項に記載の高電圧振幅への耐性のある出力段を含む回路。
7. 前記容量性素子の充電は前記入力信号から得られた信号の状態に依存することを特徴とする請求項６に記載の高電圧振幅への耐性のある出力段を含む回路。
8. サブミクロン製造プロセス、好ましくは、ディープサブミクロン製造プロセスを用いて製造されることを特徴とする請求項１ないし請求項７のいずれか一項に記載の高電圧振幅への耐性のある出力段を含む回路。
9. 請求項１ないし請求項３のいずれか一項に記載の高電圧振幅への耐性のある出力段を含む回路を備えたことを特徴とするオープンドレイン出力段。
10. 請求項１ないし請求項９のいずれか一項に記載の高電圧振幅への耐性のある出力段を含む回路を備えたことを特徴とするプッシュプル出力段。

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