JPH11330942A - 出力バッファ回路 - Google Patents

出力バッファ回路

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JPH11330942A
JPH11330942A JP10139612A JP13961298A JPH11330942A JP H11330942 A JPH11330942 A JP H11330942A JP 10139612 A JP10139612 A JP 10139612A JP 13961298 A JP13961298 A JP 13961298A JP H11330942 A JPH11330942 A JP H11330942A
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JP
Japan
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channel mos
mos transistor
power supply
drain
gate
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Application number
JP10139612A
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English (en)
Inventor
Makoto Takahashi
橋 誠 高
Kazutaka Nogami
上 一 孝 野
Original Assignee
Toshiba Corp
株式会社東芝
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Publication date
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Abstract

(57)【要約】 【課題】 信頼性を可及的に向上させるとともに製造コ
ストの増大を可及的に防止する。 【解決手段】 ソースに第1の電源電圧VDDHを受け
る第1のPチャネルMOSトランジスタ12と、ソース
が第1のPチャネルMOSトランジスタのドレインに接
続される第2のPチャネルMOSトランジスタ14とを
有し、この第2のPチャネルMOSトランジスタのドレ
インから出力が取り出される出力バッファ10と、第1
の電源電圧よりも低い第2の電源電圧VDDLによって
駆動される回路50から出力される駆動信号を、第1の
PチャネルMOSトランジスタのゲート・ソース間電圧
が第1のPチャネルMOSトランジスタの定格電源電圧
を超えないようにレベル変換して第1のPチャネルMO
Sトランジスタのゲートに送出するレベル変換回路2
と、を備えたことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は出力バッファ回路に
関し、特に低電圧電源で動作する回路と高電圧電源で動
作する回路とのインターフェースに用いられるものであ
る。
【0002】
【従来の技術】近年、半導体集積回路は、より高集積化
し高速化するためにデバイスを小面積化する傾向にあ
る。この時デバイスを構成しているトランジスタのゲー
ト酸化膜の絶縁破壊を避けるためおよび回路の高速化及
び消費電力を低減化するために電源電圧をより低電圧化
することが通常行われている。しかし全体的には5V電
源から3.3Vというように低電圧電源への移行は、あ
る時を境にシステム全体で完全に置き替わるものではな
く、同一システムのボート上に電位レベルの異なる2種
類の電圧の電源が共存することになる。つまり標準の5
V電源で動作を保証するように設計された集積回路と、
3.3Vなどのより低電圧電源で動作を保証するように
設計された集積回路が相互に直接接続されることが避け
られない。一般的に、メモリーLSIや高性能マイクロ
プロセッサ等の低電圧化が周辺ロジックLSI等に比べ
早く、周辺ロジックLSIやシステムバスが5Vの電源
電圧で動作し、メモリーLSIやCPUは3.3Vなど
のようにより低電圧の電源電圧で動作することになる。
【0003】このような低電源電圧(例えば3.3V)
で動作する低電圧動作回路から高電源電圧(例えば5
V)で動作する高電圧動作回路へ信号を出力した場合
は、この信号のハイレベルは高電圧動作回路の電源電位
以下の電位となり、高電圧動作回路の入力部の動作や消
費電流に支障をきたすことになる。これを避けるため
に、低電圧動作回路の出力部(出力バッファ)に高い電
源電位の信号を出力させることが行われている。
【0004】このときの低電圧動作回路の構成を図8に
示す。この低電圧動作回路は入出力制御論理部50と、
出力バッファ回路60とを備えている。
【0005】入出力制御論理部50はデータ出力信号D
Oと、出力イネーブル信号ENとに基づいて出力バッフ
ァ回路60を駆動する第1および第2の駆動信号を出力
する。例えば出力イネーブル信号ENがロウレベルのと
き第1および第2の駆動信号はロウレベルである。また
出力イネーブル信号ENがハイレベルでかつデータ出力
信号DOがハイレベルのとき第1の駆動信号はハイレベ
ル(低電源電圧VDDL(例えば3.3V))で第2の
駆動信号はロウレベルである。また出力イネーブル信号
ENがハイレベルでかつデータ出力信号DOがロウレベ
ルのとき、第1の駆動信号はロウレベルで第2の駆動信
号はハイレベル(低電源電圧VDDL)となる。
【0006】出力バッファ回路60は、レベル変換回路
62と、出力バッファ64とを備えている。出力バッフ
ァ64は、PチャネルMOSトランジスタ65と、Nチ
ャネルMOSトランジスタ67とを備えている。
【0007】レベル変換回路62は入出力制御論理部5
0から送出される第1の駆動信号のハイレベルVDDL
を高電源電圧VDDHにレベル変換する。
【0008】PチャネルMOSトランジスタ65はソー
スに高電源電圧VDDHが印加され、ゲートにレベル変
換回路62の出力を受ける。NチャネルMOSトランジ
スタ67はドレインがPチャネルMOSトランジスタ6
5のドレインに接続され、ソースが接地電源に接続さ
れ、ゲートに入出力制御論理部50から送出される第2
の駆動信号を受ける。そしてPチャネルMOSトランジ
スタ65のドレインとNチャネルMOSトランジスタ6
7のドレインとの共通接続点66から出力バッファ回路
60の出力f0 はパッド(図示せず)を介して高電圧動
作回路に送出される。
【0009】
【発明が解決しようとする課題】このように構成された
従来の出力バッファ回路60においては、高電源電圧V
DDHレベルの信号f0 が出力されることになる。この
ため、出力バッファ64を構成するトランジスタ65の
ゲート酸化膜に許容耐圧を超えた電圧が印加されるので
出力バッファ回路60が誤動作等を起こし、信頼性上で
問題があった。これを避けるためにトランジスタ65,
67に厚いゲート酸化膜を使用して耐圧を増す必要があ
る。しかし、ゲート酸化膜を厚くすると、出力バッファ
64の性能が悪くなるという問題が生じる。またこのと
き高電圧動作回路を構成しているトランジスタのゲート
酸化膜の厚さを、性能上薄くした場合には厚さの異なる
2種類のゲート酸化膜を形成する工程が必要となり、手
間がかかるとともに製造コストが高くなるという問題が
生じる。
【0010】本発明は上記事情を考慮してされたもので
あって、信頼性を可及的に高くすることができるととも
に製造コストが増大するのを可及的に防止することがで
きる出力バッファ回路を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明による出力バッフ
ァ回路は、ソースに第1の電源電圧を受ける第1のPチ
ャネルMOSトランジスタと、ソースが前記第1のPチ
ャネルMOSトランジスタのドレインに接続される第2
のPチャネルMOSトランジスタとを有し、この第2の
PチャネルMOSトランジスタのドレインから出力が取
り出される出力バッファと、前記第1の電源電圧よりも
低い第2の電源電圧によって駆動される回路から出力さ
れる駆動信号を、前記第1のPチャネルMOSトランジ
スタのゲート・ソース間電圧が前記第1のPチャネルM
OSトランジスタの定格電源電圧を超えないようにレベ
ル変換して前記第1のPチャネルMOSトランジスタの
ゲートに送出するレベル変換回路と、を備えたことを特
徴とする。
【0012】なお、出力イネーブル信号に基づいて、前
記第2のPチャネルMOSトランジスタのゲート・ソー
ス間電圧が前記第2のPチャネルMOSトランジスタの
定格電源電圧を超えないようなレベルの、前記第2のP
チャネルMOSトランジスタをON/OFFする信号を
発生するレベル信号発生回路を更に備えるように構成し
ても良い。
【0013】なお、前記レベル変換回路は、各々のソー
スが前記第1の電源電圧に接続され、ゲートとドレイン
が交差接続された第3および第4のPチャネルMOSト
ランジスタと、ドレインが前記第3のPチャネルMOS
トランジスタのドレインに接続され、ゲートに前記第2
の電源電圧を受ける第1のNチャネルMOSトランジス
タと、ドレインが前記第4のPチャネルMOSトランジ
スタのドレインに接続され、ゲートに前記第2電源電圧
を受ける第2のNチャネルMOSトランジスタと、ソー
スが前記第1のNチャネルMOSトランジスタのソース
に接続され、ゲートに前記駆動信号を受ける第5のPチ
ャネルMOSトランジスタと、ソースが前記第2のNチ
ャネルMOSトランジスタのソースに接続され、ゲート
に前記駆動信号の反転信号を受ける第6のPチャネルM
OSトランジスタを備え、前記第5および第6のPチャ
ネルMOSトランジスタのドレインは共通に接続されて
接地され、前記第3のPチャネルMOSトランジスタの
ドレインから出力が取り出されるように構成しても良
い。
【0014】なお、前記第5および第6のPチャネルM
OSトランジスタのドレインを接地する代わりに、前記
第1の電源電圧と前記第2の電源電圧の差よりも大きな
電圧を有する電源に接続するように構成しても良い。
【0015】なお、前記レベル変換回路は、各々のソー
スが前記第1の電源電圧に接続され、ゲートとドレイン
が交差接続された第3および第4のPチャネルMOSト
ランジスタと、ドレインが前記第3のPチャネルMOS
トランジスタのドレインに接続され、ゲートに前記第2
の電源電圧を受ける第1のNチャネルMOSトランジス
タと、ドレインが前記第4のPチャネルMOSトランジ
スタのドレインに接続され、ゲートに前記第2電源電圧
を受ける第2のNチャネルMOSトランジスタと、ドレ
インが前記第1のNチャネルMOSトランジスタのソー
スに接続され、ゲートに前記駆動信号の反転信号を受け
る第3のNチャネルMOSトランジスタと、ドレインが
前記第2のNチャネルMOSトランジスタのソースに接
続され、ゲートに前記駆動信号を受ける第4のNチャネ
ルMOSトランジスタを備え、前記第3および第4のN
チャネルMOSトランジスタのソースは共通に接続され
て、前記第1の電源電圧と前記第2の電源電圧との差よ
りも大きな電圧を有する電源に接続され、前記第3のP
チャネルMOSトランジスタのドレインから出力が取り
出されるように構成しても良い。
【0016】
【発明の実施の形態】本発明による出力バッファ回路の
第1の実施の形態の構成を図1に示す。この第1の実施
の形態の出力バッファ回路1は、レベル変換回路2と、
レベル発生回路4と、出力バッファ10とを備えてい
る。
【0017】出力バッファ10は、PチャネルMOSト
ランジスタ12,14と、NチャネルMOSトランジス
タ16,18とを備えている。PチャネルMOSトラン
ジスタ12はソースに高電源電圧VDDHが印加され、
ゲートにレベル変換回路2の出力を受ける。Pチャネル
MOSトランジスタ14はソースがPチャネルMOSト
ランジスタ12のドレインに接続され、ゲートにレベル
発生回路4の出力を受ける。
【0018】またNチャネルMOSトランジスタ16は
ドレインがPチャネルMOSトランジスタ14のドレイ
ンに接続され、ゲートに低電源電圧VDDLが印加され
る。NチャネルMOSトランジスタ18はドレインがN
チャネルMOSトランジスタ16のソースに接続され、
ゲートに、入出力制御論理部50から出力される第1お
よび第2の駆動信号のうちの第2の駆動信号を受け、ソ
ースが接地電源に接続される。そしてPチャネルMOS
トランジスタ14のドレインとNチャネルMOSトラン
ジスタ16のドレインとの接続ノード19から出力バッ
ファ10の出力f0 が出力され、パッドを介して高電圧
動作回路に送出される。なお、入出力制御論理部50は
従来の技術で説明を省略する。
【0019】またレベル変換回路2は、入出力制御論理
部50から出力される第1の駆動信号のハイレベル(V
DDLレベル)を所定の電位レベルに変換する。Pチャ
ネルMOSトランジスタ12のゲート電位(レベル変換
回路2の出力電位)をVN1、PチャネルMOSトランジ
スタ12のドレインとPチャネルMOSトランジスタ1
4のドレインとの接続ノードN2の電位をVN2、Pチャ
ネルMOSトランジスタ14のゲート電位(レベル制御
回路4の出力電位)をVN3とすると、PチャネルMOS
トランジスタ12のゲートへの入力電位、すなわちレベ
ル変換回路2の出力電位VN1は、VDDL1 ≧VDDH
−VN1 かつ VDDL1 ≧VN2−VN1を満たすレベル
となるようにレベル変換される。ここでVDDL1 は通
常MOSトランジスタに許される電源電圧の上限値(定
格電源電圧)である。
【0020】またレベル発生回路4は、PチャネルMO
Sトランジスタ14のゲートへの入力電位VN3が、VD
DL1 ≧VN2−VN3 かつ VDDL1 ≧VPAD −VN3
を満たすように電位VN3を制御する。なお、VPAD はノ
ード19の電位を表している。
【0021】したがって、本実施の形態においては、P
チャネルMOSトランジスタ12のソース・ゲート間電
圧およびドレイン・ゲート間電圧がともにVDDL1
超えないようにPチャネルMOSトランジスタ12のゲ
ート電位がレベル変換回路2によって制御されるととも
に、PチャネルMOSトランジスタ14のソース・ゲー
ト間電圧およびドレイン・ゲート間電圧がともにVDD
1 を超えないようにPチャネルMOSトランジスタ1
4のゲート電位がレベル発生回路4によって制御され
る。
【0022】これにより出力バッファ10を構成するト
ランジスタ12,14のゲート酸化膜に印加される電圧
は許容耐圧以下となり信頼性を可及的に向上させること
ができる。
【0023】またゲート酸化膜に印加される電圧は許容
耐圧以下となるから出力バッファ10を構成するトラン
ジスタのゲート酸化膜は高電圧動作回路を構成するトラ
ンジスタのゲート酸化膜と同じ膜厚とすることが可能と
なり、製造コストが増大するのを可及的に防止すること
ができる。
【0024】次に上記第1の実施の形態の出力バッファ
回路1に用いられるレベル変換回路の第1の具体例の構
造を図2に示す。この第1の具体例のレベル変換回路
は、PチャネルMOSトランジスタ21,23,24,
26と、NチャネルMOSトランジスタ22,25と、
インバータゲート27を備えている。PチャネルMOS
トランジスタ21は、ソースに高電源電圧VDDHが印
加され、ゲートがPチャネルMOSトランジスタ24の
ドレインに接続され、ドレインが出力バッファ10のP
チャネルMOSトランジスタ12のゲートN1に接続さ
れる。NチャネルMOSトランジスタ22はドレインが
PチャネルMOSトランジスタ21のドレインに接続さ
れ、ゲートに低電源電圧VDDLが印加され、ソースが
PチャネルMOSトランジスタのソースに接続されてい
る。PチャネルMOSトランジスタ23はゲートに入力
信号(例えば、入出力制御論理部50からの第1の駆動
信号)を受け、ドレインが接地されている。
【0025】またPチャネルMOSトランジスタはソー
スに高電源電圧VDDHが印加され、ゲートがPチャネ
ルMOSトランジスタ21のドレインに接続され、ドレ
インがNチャネルMOSトランジスタ25のドレインに
接続されている。NチャネルMOSトランジスタ25は
ゲートにVDDLが印加され、ソースがPチャネルMO
Sトランジスタ26のソースに接続されている。Pチャ
ネルMOSトランジスタ26はゲートにインバータゲー
ト27を介して上記入力信号を受け、ドレインが接地さ
れている。
【0026】このように構成された第1の具体例のレベ
ル変換回路2においては、このレベル変換回路2の出
力、すなわち、ノードN1の電位のロウレベル、Pチャ
ネルMOSトランジスタ23,26がON状態からしき
い値Vth近傍でOFF状態になったときの電位レベル
であり、従来の場合と異なりソース電位(例えば接地レ
ベル)ではない。そして条件、VDDL1 ≧VDDH−
N1を満たしている。
【0027】次にレベル変換回路の第2の具体例の構成
を図3に示す。この第2の具体例のレベル変換回路は、
図2に示す第1の具体例のレベル変換回路においてPチ
ャネルMOSトランジスタ23,26をNチャネルMO
Sトランジスタ28,29に置換えるとともに、インバ
ータゲート27をインバータゲート30に置換えた構成
となっている。NチャネルMOSトランジスタ28のド
レインはNチャネルMOSトランジスタ22のソースに
接続され、ゲートにインバータゲートを介して上記入力
信号INを受け、ソースが電源31に接続されている。
この電源31の電位VsはVs≧VDDH−VDDLを
満たしている。またNチャネルMOSトランジスタ29
は、ドレインがNチャネルMOSトランジスタ25のソ
ースに接続され、ゲートに上記入力信号INが付加さ
れ、ソースが電源31に接続されている。この第2の具
体例のレベル変換回路も出力VN1はVDDL≧VDDH
−VN1を満たしている。
【0028】次にレベル変換回路の第3の具体例の構成
を図4に示す。この第3の具体例のレベル変換回路は、
図2に示す第1の具体例のレベル変換回路において、P
チャネルMOSトランジスタ23,26のドレインを接
地する代わりに電源31に接続した構成となっている。
この第3の具体例のレベル変換回路も出力VN1はVDD
1 ≧VDDH−VN1を満たしている。
【0029】次に上記第1の実施の形態の出力バッファ
回路1に用いられるレベル発生回路4の第1の具体例の
構成を図5に示す。この第1の具体例のレベル発生回路
は3個のPチャネルMOSトランジスタ41,42,4
3から構成される。
【0030】PチャネルMOSトランジスタはソースに
低電源電圧VDDLが印加され、ゲートに4の出力イネ
ーブル信号ENを受け、ドレインがPチャネルMOSト
ランジスタ42のソースに接続されている。Pチャネル
MOSトランジスタ42はゲートにイネーブル信号EN
を反転した信号ENバーを受け、ドレインが接地されて
いる。PチャネルMOSトランジスタ43はソースとゲ
ートが低電源電圧VDDLに接続され、ドレインがPチ
ャネルMOSトランジスタ41のドレインに接続されて
いる。そしてこのPチャネルMOSトランジスタ41の
ドレイン端からレベル制御回路4の出力が取り出され
て、出力バッファ10のPチャネルMOSトランジスタ
14のゲートN3に送出される。このPチャネルMOS
トランジスタ41のドレイン端から出力される信号の電
位レベルVN3は、VDDL≧VN2−VN3 かつ VDD
L≧VPAD −VN3を満たすことになる。
【0031】次にレベル発生回路4の第2の具体例の構
成を図6に示す。この第2の具体例のレベル発生回路は
NANDゲート46から構成される。このNANDゲー
ト46はデータ出力信号DOと、出力イネーブル信号E
Nと、出力バッファ10の出力f0 の反転信号f0 バー
とを受け、論理演算を行い、演算結果を出力バッファ1
0のPチャネルMOSトランジスタ14のゲートに送出
する。この第2の具体例も第1の具体例と同様に出力V
N3は、VDDL≧VN2−VN3 かつ VDDL≧VPAD
−VN3を満たす。
【0032】次に本発明による出力バッファ回路1の第
2の実施の形態の構成を図7に示す。この第2の実施の
形態の出力バッファ回路1は図1に示す出力バッファ回
路において、レベル発生回路4を外部に設けるかまたは
レベル発生回路4を削除して、外部電源から出力バッフ
ァ10のPチャネルMOSトランジスタ14のゲートに
供給するように構成している。
【0033】このように構成しても第1の実施の形態と
同様の効果を奏することは言うまでもない。
【0034】
【発明の効果】以上述べたように、本発明によれば、信
頼性を可及的に高くすることができるとともに、製造コ
ストが増大するのを可及的に防止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の構成を示すブロッ
ク図。
【図2】本発明にかかるレベル変換回路の第1の具体例
の構成を示す回路図。
【図3】本発明にかかるレベル変換回路の第2の具体例
の構成を示す回路図。
【図4】本発明にかかるレベル変換回路の第3の具体例
の構成を示す回路図。
【図5】本発明にかかるレベル発生回路の第1の具体例
の構成を示す回路図。
【図6】本発明にかかるレベル発生回路の第2の具体例
の構成を示す回路図。
【図7】本発明の第2の実施の形態の構成を示すブロッ
ク図。
【図8】従来の出力バッファ回路の構成を示すブロック
図。
【符号の説明】
1 出力バッファ回路 2 レベル変換回路 4 レベル発生回路 10 出力バッファ 12,14 PチャネルMOSトランジスタ 16,18 NチャネルMOSトランジスタ 50 入出力制御論理部

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】ソースに第1の電源電圧を受ける第1のP
    チャネルMOSトランジスタと、ソースが前記第1のP
    チャネルMOSトランジスタのドレインに接続される第
    2のPチャネルMOSトランジスタとを有し、この第2
    のPチャネルMOSトランジスタのドレインから出力が
    取り出される出力バッファと、 前記第1の電源電圧よりも低い第2の電源電圧によって
    駆動される回路から出力される駆動信号を、前記第1の
    PチャネルMOSトランジスタのゲート・ソース間電圧
    が前記第1のPチャネルMOSトランジスタの定格電源
    電圧を超えないようにレベル変換して前記第1のPチャ
    ネルMOSトランジスタのゲートに送出するレベル変換
    回路と、 を備えたことを特徴とする出力バッファ回路。
  2. 【請求項2】出力イネーブル信号に基づいて、前記第2
    のPチャネルMOSトランジスタのゲート・ソース間電
    圧が前記第2のPチャネルMOSトランジスタの定格電
    源電圧を超えないようなレベルの、前記第2のPチャネ
    ルMOSトランジスタをON/OFFする信号を発生す
    るレベル信号発生回路を更に備えたことを特徴とする請
    求項1記載の出力バッファ回路。
  3. 【請求項3】前記レベル変換回路は、 各々のソースが前記第1の電源電圧に接続され、ゲート
    とドレインが交差接続された第3および第4のPチャネ
    ルMOSトランジスタと、 ドレインが前記第3のPチャネルMOSトランジスタの
    ドレインに接続され、ゲートに前記第2の電源電圧を受
    ける第1のNチャネルMOSトランジスタと、 ドレインが前記第4のPチャネルMOSトランジスタの
    ドレインに接続され、ゲートに前記第2電源電圧を受け
    る第2のNチャネルMOSトランジスタと、 ソースが前記第1のNチャネルMOSトランジスタのソ
    ースに接続され、ゲートに前記駆動信号を受ける第5の
    PチャネルMOSトランジスタと、 ソースが前記第2のNチャネルMOSトランジスタのソ
    ースに接続され、ゲートに前記駆動信号の反転信号を受
    ける第6のPチャネルMOSトランジスタを備え、 前記第5および第6のPチャネルMOSトランジスタの
    ドレインは共通に接続されて接地され、前記第3のPチ
    ャネルMOSトランジスタのドレインから出力が取り出
    されることを特徴とする請求項1または2記載の出力バ
    ッファ回路。
  4. 【請求項4】前記第5および第6のPチャネルMOSト
    ランジスタのドレインを接地する代わりに、前記第1の
    電源電圧と前記第2の電源電圧の差よりも大きな電圧を
    有する電源に接続したことを特徴とする請求項3記載の
    出力バッファ回路。
  5. 【請求項5】前記レベル変換回路は、 各々のソースが前記第1の電源電圧に接続され、ゲート
    とドレインが交差接続された第3および第4のPチャネ
    ルMOSトランジスタと、 ドレインが前記第3のPチャネルMOSトランジスタの
    ドレインに接続され、ゲートに前記第2の電源電圧を受
    ける第1のNチャネルMOSトランジスタと、 ドレインが前記第4のPチャネルMOSトランジスタの
    ドレインに接続され、ゲートに前記第2電源電圧を受け
    る第2のNチャネルMOSトランジスタと、 ドレインが前記第1のNチャネルMOSトランジスタの
    ソースに接続され、ゲートに前記駆動信号の反転信号を
    受ける第3のNチャネルMOSトランジスタと、 ドレインが前記第2のNチャネルMOSトランジスタの
    ソースに接続され、ゲートに前記駆動信号を受ける第4
    のNチャネルMOSトランジスタを備え、 前記第3および第4のNチャネルMOSトランジスタの
    ソースは共通に接続されて、前記第1の電源電圧と前記
    第2の電源電圧との差よりも大きな電圧を有する電源に
    接続され、前記第3のPチャネルMOSトランジスタの
    ドレインから出力が取り出されることを特徴とする請求
    項1または2記載の出力バッファ回路。
JP10139612A 1998-05-21 1998-05-21 出力バッファ回路 Abandoned JPH11330942A (ja)

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* Cited by examiner, † Cited by third party
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