JP2000077996A - インタ―フェ―ス回路 - Google Patents
インタ―フェ―ス回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】電圧トレラント回路としてのインターフェース
回路において、信号入出力時に考えられるどのような電
圧遷移状態においても、実質的に問題となる電流リーク
を防止する。 【解決手段】 例えば３．３Ｖの内部電源電圧と、回路
の内部電源電圧よりも高い、例えば５Ｖの電圧が外部か
ら印可される可能性のある、いわゆる電圧トレラント回
路としてのインターフェース回路において、どのような
モードにおいても、つまり信号出力モーと及び信号入力
モードのような信号入出力時においても、また考えられ
るどのような電圧遷移状態においても、つまり０Ｖと
３．３Ｖと５Ｖとの、どのような順番の組み合わせでの
入力でも、全ての場合において、内部回路のフローティ
ング状態を解消することにより、実質的に問題となる電
流リークを防止するものである。
回路において、信号入出力時に考えられるどのような電
圧遷移状態においても、実質的に問題となる電流リーク
を防止する。 【解決手段】 例えば３．３Ｖの内部電源電圧と、回路
の内部電源電圧よりも高い、例えば５Ｖの電圧が外部か
ら印可される可能性のある、いわゆる電圧トレラント回
路としてのインターフェース回路において、どのような
モードにおいても、つまり信号出力モーと及び信号入力
モードのような信号入出力時においても、また考えられ
るどのような電圧遷移状態においても、つまり０Ｖと
３．３Ｖと５Ｖとの、どのような順番の組み合わせでの
入力でも、全ての場合において、内部回路のフローティ
ング状態を解消することにより、実質的に問題となる電
流リークを防止するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路である
インターフェース回路に関し、詳しくは、一般には電圧
トレラント回路と呼ばれているものであり、回路内部の
電源電位とは異なる、より高電位の電位を外部から受け
る可能性のある入出力回路に関するものである。
インターフェース回路に関し、詳しくは、一般には電圧
トレラント回路と呼ばれているものであり、回路内部の
電源電位とは異なる、より高電位の電位を外部から受け
る可能性のある入出力回路に関するものである。
【０００２】
【従来の技術】近年、半導体回路（ＩＣ）は、数百万ゲ
ートを超えるトランジスタ数、および５００を超える半
導体実装のピン数を使用し、ロジック、メモリ、ＣＰ
Ｕ、アナログセル等、これまで別々のチップで構成され
ていたものが、一つのチップでシステムを構成すること
ができるようになった。
ートを超えるトランジスタ数、および５００を超える半
導体実装のピン数を使用し、ロジック、メモリ、ＣＰ
Ｕ、アナログセル等、これまで別々のチップで構成され
ていたものが、一つのチップでシステムを構成すること
ができるようになった。
【０００３】また、半導体のプロセス技術においても、
０．８um、０．６５umといったサブミクロンプロセスか
ら、更なる高集積、高速度、低消費電力等の要求に応え
られる０．３５um、０．２５umといったディープサブミ
クロンプロセスに移行している。さらに、多くの会社で
０．１８um、０.１５um及び０.１３umといった更なる微
細プロセスの開発をしている。
０．８um、０．６５umといったサブミクロンプロセスか
ら、更なる高集積、高速度、低消費電力等の要求に応え
られる０．３５um、０．２５umといったディープサブミ
クロンプロセスに移行している。さらに、多くの会社で
０．１８um、０.１５um及び０.１３umといった更なる微
細プロセスの開発をしている。
【０００４】このように、プロセスの加工寸法が微細に
なるにつれて、ゲート絶縁膜厚も微細化された。これに
より、高速化が可能となった代わりに、ゲート絶縁膜耐
圧の限界電圧が低下した。つまり、従来一般的であった
ＩＣの電源電圧である５Ｖに対する品質の保証をするこ
とができなくなった。また、低消費電力化に一番効果的
であるのが、電源電圧を低くすることであるので、ＩＣ
の電源電圧は、サブミクロンプロセスまでの５Ｖからデ
ィープサブミクロンプロセスでは、３．３Ｖが主体とな
った。
なるにつれて、ゲート絶縁膜厚も微細化された。これに
より、高速化が可能となった代わりに、ゲート絶縁膜耐
圧の限界電圧が低下した。つまり、従来一般的であった
ＩＣの電源電圧である５Ｖに対する品質の保証をするこ
とができなくなった。また、低消費電力化に一番効果的
であるのが、電源電圧を低くすることであるので、ＩＣ
の電源電圧は、サブミクロンプロセスまでの５Ｖからデ
ィープサブミクロンプロセスでは、３．３Ｖが主体とな
った。
【０００５】しかし、ＩＣの周辺機器全てが、３．３Ｖ
に移行できていない現状においては、５Ｖと３．３Ｖ
の、両方の電圧のインターフェースが必要となる。たと
えば、パーソナルコンピュータ用のＰＣＩカードやＳＣ
ＳＩカードのように、ＩＣ自体は３．３Ｖ単一電源では
あるが、そのカードを接続するバスラインにつながって
いる他のカードの電源電圧が３．３Ｖと５Ｖとの両方の
場合が考えられる。このような場合は、３．３Ｖ単一電
源のＩＣに対し、３．３Ｖ信号と５Ｖ信号のどちらの信
号が入力されても、問題の起こらないインターフェース
回路が要求されるであろう。
に移行できていない現状においては、５Ｖと３．３Ｖ
の、両方の電圧のインターフェースが必要となる。たと
えば、パーソナルコンピュータ用のＰＣＩカードやＳＣ
ＳＩカードのように、ＩＣ自体は３．３Ｖ単一電源では
あるが、そのカードを接続するバスラインにつながって
いる他のカードの電源電圧が３．３Ｖと５Ｖとの両方の
場合が考えられる。このような場合は、３．３Ｖ単一電
源のＩＣに対し、３．３Ｖ信号と５Ｖ信号のどちらの信
号が入力されても、問題の起こらないインターフェース
回路が要求されるであろう。
【０００６】さらに、０．２５um以下のプロセスになる
と、３．３Ｖの電圧保証も難しくなり、電源電圧は２．
５Ｖまたは２Ｖ、さらには２Ｖ以下へと下がっていくこ
とは必至である。
と、３．３Ｖの電圧保証も難しくなり、電源電圧は２．
５Ｖまたは２Ｖ、さらには２Ｖ以下へと下がっていくこ
とは必至である。
【０００７】それでは、図１ａ及び図１ｂを用いて、従
来のインターフェース回路としての入出力回路におい
て、電源電圧３．３ＶのＩＣに５Ｖを印可したときにど
のような問題が起こるかを以下に説明する。
来のインターフェース回路としての入出力回路におい
て、電源電圧３．３ＶのＩＣに５Ｖを印可したときにど
のような問題が起こるかを以下に説明する。
【０００８】図１ａは、入出力回路のドライバー部の断
面図を示し、図１ｂは、その等価回路図である。Ｎウエ
ル１０３上に作られたＰ型トランジスタ１０１のドレイ
ンと基板としてのＮウエル１０３との間にダイオード１
０２が形成される。Ｐウエル１０８上に作られたＮ型ト
ランジスタ１０６のドレインと基板としてのＰウエル１
０８との間にダイオード１０７が形成される。これらの
ダイオード１０２及び１０７は、トランジスタをこのよ
うに構成することにより、必ずできてしまう寄生ダイオ
ードであるため、ダイオード１０２及び１０７を作らな
いで、トランジスタだけを作ることはできない。
面図を示し、図１ｂは、その等価回路図である。Ｎウエ
ル１０３上に作られたＰ型トランジスタ１０１のドレイ
ンと基板としてのＮウエル１０３との間にダイオード１
０２が形成される。Ｐウエル１０８上に作られたＮ型ト
ランジスタ１０６のドレインと基板としてのＰウエル１
０８との間にダイオード１０７が形成される。これらの
ダイオード１０２及び１０７は、トランジスタをこのよ
うに構成することにより、必ずできてしまう寄生ダイオ
ードであるため、ダイオード１０２及び１０７を作らな
いで、トランジスタだけを作ることはできない。
【０００９】Ｐ型トランジスタ１０１のソースとＮウエ
ル１０３は、電源（ＶＤＤ）１０４に接続し、Ｎ型トラ
ンジスタ１０６のソースとＰウエル１０８は、グランド
電源（ＶＳＳ）１０９に接続していることから、ダイオ
ード１０２はパッド（ＰＡＤ）１０５とＶＤＤ１０４間
に、ダイオード１０７はＰＡＤ１０５とＶＳＳ１０９間
に、それぞれ構成されることとなる。この等価回路を、
図１ｂに示す。入出力回路が、入力状態の場合には、Ｐ
型トランジスタ１０１のゲート電極をＶＤＤの電位に
し、Ｎ型トランジスタ１０６のゲート電極をＶＳＳの電
位にすることにより、各トランジスタをオフ状態とす
る。これにより、ＰＡＤ１０５に入力された信号とのシ
ョートを防ぐことができる。しかし、ＰＡＤ１０５にＶ
ＤＤより大きな信号が印可されると、ダイオード１０２
を介して、ＰＡＤ１０５とＶＤＤとがショート状態とな
ってしまう。つまり、３．３ＶのＩＣに５Ｖを入力する
と、５Ｖ信号と３．３Ｖ電源がショートしてしまう。こ
れは、ＩＣの誤動作や、最悪の場合はＩＣの破壊を引き
起こす。
ル１０３は、電源（ＶＤＤ）１０４に接続し、Ｎ型トラ
ンジスタ１０６のソースとＰウエル１０８は、グランド
電源（ＶＳＳ）１０９に接続していることから、ダイオ
ード１０２はパッド（ＰＡＤ）１０５とＶＤＤ１０４間
に、ダイオード１０７はＰＡＤ１０５とＶＳＳ１０９間
に、それぞれ構成されることとなる。この等価回路を、
図１ｂに示す。入出力回路が、入力状態の場合には、Ｐ
型トランジスタ１０１のゲート電極をＶＤＤの電位に
し、Ｎ型トランジスタ１０６のゲート電極をＶＳＳの電
位にすることにより、各トランジスタをオフ状態とす
る。これにより、ＰＡＤ１０５に入力された信号とのシ
ョートを防ぐことができる。しかし、ＰＡＤ１０５にＶ
ＤＤより大きな信号が印可されると、ダイオード１０２
を介して、ＰＡＤ１０５とＶＤＤとがショート状態とな
ってしまう。つまり、３．３ＶのＩＣに５Ｖを入力する
と、５Ｖ信号と３．３Ｖ電源がショートしてしまう。こ
れは、ＩＣの誤動作や、最悪の場合はＩＣの破壊を引き
起こす。
【００１０】また、プルアップ抵抗もＰＡＤとＶＤＤ間
に、Ｐ型トランジスタを接続して抵抗を構成しているこ
とから、同様の問題が起こってしまう。つまり、前述の
ように同じバスラインには、何種類もの各機能回路が接
続されており、このバスラインのバスフローティングを
防止するために、プルダウン抵抗またはプルアップ抵抗
をつける必要がある。しかし、回路の内部電源よりも高
い電源が外部から入力される可能性のある、いわゆるト
レラント回路においては、上記の理由でプルアップ抵抗
をつけられず、プルダウン抵抗を用いる回路しか実現で
きなかった。
に、Ｐ型トランジスタを接続して抵抗を構成しているこ
とから、同様の問題が起こってしまう。つまり、前述の
ように同じバスラインには、何種類もの各機能回路が接
続されており、このバスラインのバスフローティングを
防止するために、プルダウン抵抗またはプルアップ抵抗
をつける必要がある。しかし、回路の内部電源よりも高
い電源が外部から入力される可能性のある、いわゆるト
レラント回路においては、上記の理由でプルアップ抵抗
をつけられず、プルダウン抵抗を用いる回路しか実現で
きなかった。
【００１１】上記の主に電流リークの問題を解決するた
めに、ＵＳＰ５，１５１，６１９（特公平７−１１８６
４４号）、ＵＳＰ４，７８２，２５０（特公平７−７９
２３２号）及びＵＳＰ５，７２１，５０８には、インタ
ーフェース回路を構成するＰ型トランジスタのうちの幾
つかのトランジスタを、フローティングＮウエル上に構
成することが記載されており、ＵＳＰ５，１４４，１６
５（日本特許第２５４７４９１号）及びＵＳＰ４，９６
３，７６６（特開平３−１１６３１６号）には、インタ
ーフェース回路を構成するＰ型トランジスタのうちの幾
つかのトランジスタを、５Ｖ電源に接続されたＮウエル
上に構成することが記載されており、ＵＳＰ５，５１
２，８４４（特開平８−３２４３４号）、ＵＳＰ５，５
４６，０２０（特開平８−８７１５号）及びＵＳＰ５，
５７６，６３５には、電流リークを防止するためにトラ
ンスミッションゲート回路を用いることが記載されてい
る。
めに、ＵＳＰ５，１５１，６１９（特公平７−１１８６
４４号）、ＵＳＰ４，７８２，２５０（特公平７−７９
２３２号）及びＵＳＰ５，７２１，５０８には、インタ
ーフェース回路を構成するＰ型トランジスタのうちの幾
つかのトランジスタを、フローティングＮウエル上に構
成することが記載されており、ＵＳＰ５，１４４，１６
５（日本特許第２５４７４９１号）及びＵＳＰ４，９６
３，７６６（特開平３−１１６３１６号）には、インタ
ーフェース回路を構成するＰ型トランジスタのうちの幾
つかのトランジスタを、５Ｖ電源に接続されたＮウエル
上に構成することが記載されており、ＵＳＰ５，５１
２，８４４（特開平８−３２４３４号）、ＵＳＰ５，５
４６，０２０（特開平８−８７１５号）及びＵＳＰ５，
５７６，６３５には、電流リークを防止するためにトラ
ンスミッションゲート回路を用いることが記載されてい
る。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
従来技術では、内部電源電圧と、内部電源電圧よりも高
い電圧が外部から印可される可能性のあるいわゆる電圧
トレラント回路としてのインターフェース回路におい
て、どのような入力状態及びどのような出力状態、つま
り信号入出力時における考えられる全ての電圧遷移状態
において、実質的に問題となる電流リークを防止できて
いないという問題点があった。
従来技術では、内部電源電圧と、内部電源電圧よりも高
い電圧が外部から印可される可能性のあるいわゆる電圧
トレラント回路としてのインターフェース回路におい
て、どのような入力状態及びどのような出力状態、つま
り信号入出力時における考えられる全ての電圧遷移状態
において、実質的に問題となる電流リークを防止できて
いないという問題点があった。
【００１３】また、従来の技術では、Ｐ型トランジスタ
により構成されるプルアップ抵抗付きの電圧トレラント
回路としてのインターフェース回路の実現ができなかっ
た。
により構成されるプルアップ抵抗付きの電圧トレラント
回路としてのインターフェース回路の実現ができなかっ
た。
【００１４】そこで、本願発明は、内部電源電圧と、回
路の内部電源電圧よりも高い電圧が外部から印可される
可能性のある、いわゆる電圧トレラント回路としてのイ
ンターフェース回路において、信号入出力時における考
えられるどのような電圧遷移状態においても、全ての場
合において、実質的に問題となる電流リークを防止する
ことができる、より高品質、高付加価値のインターフェ
ース回路を提供することを目的とする。
路の内部電源電圧よりも高い電圧が外部から印可される
可能性のある、いわゆる電圧トレラント回路としてのイ
ンターフェース回路において、信号入出力時における考
えられるどのような電圧遷移状態においても、全ての場
合において、実質的に問題となる電流リークを防止する
ことができる、より高品質、高付加価値のインターフェ
ース回路を提供することを目的とする。
【００１５】また、本願発明は、回路の内部電源電圧
と、内部電源電圧よりも高い電圧が外部から印可される
可能性のある、いわゆる電圧トレラント回路としてのイ
ンターフェース回路において、信号入出力時における考
えられるどのような電圧遷移状態においても、全ての場
合において、問題となる電流リークを防止することがで
きる、より高品質、高付加価値のプルアップ抵抗付きの
インターフェース回路を提供することを目的とする。
と、内部電源電圧よりも高い電圧が外部から印可される
可能性のある、いわゆる電圧トレラント回路としてのイ
ンターフェース回路において、信号入出力時における考
えられるどのような電圧遷移状態においても、全ての場
合において、問題となる電流リークを防止することがで
きる、より高品質、高付加価値のプルアップ抵抗付きの
インターフェース回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】本願発明のインターフェ
ース回路は、例えば、（１）第１電位からなる第１電源
（Ｖｄｄ）を供給する端子と、（２）第１電位よりも低
い第２電位からなる第２電源（Ｖｓｓ）を供給する端子
と、（３）データ信号を入力として受け取る第１駆動回
路（Ｐ８，Ｎ２）と、（４）前記第１駆動回路（Ｐ８，
Ｎ２）からの出力信号を、第１ノード（ノードａ）を介
して入力として受け取る第２駆動回路（Ｐ１，Ｎ１）
と、（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と
電気的に接続された入出力パッドと、（６）前記第１電
源（Ｖｄｄ）及び前記第２電源（Ｖｓｓ）と電気的に接
続された第２ノード（ノードｂ）と、（７）外部から前
記入出力パッドに、前記第２電源（Ｖｓｓ）と等しいか
またはほぼ等しい電位が印可された場合に、前記第２ノ
ード（ノードｂ）を前記第２電位とすることにより、前
記第１駆動回路（Ｐ８，Ｎ２）の状態を制御する保護回
路（Ｎ３）と、を有することを特徴とする。
ース回路は、例えば、（１）第１電位からなる第１電源
（Ｖｄｄ）を供給する端子と、（２）第１電位よりも低
い第２電位からなる第２電源（Ｖｓｓ）を供給する端子
と、（３）データ信号を入力として受け取る第１駆動回
路（Ｐ８，Ｎ２）と、（４）前記第１駆動回路（Ｐ８，
Ｎ２）からの出力信号を、第１ノード（ノードａ）を介
して入力として受け取る第２駆動回路（Ｐ１，Ｎ１）
と、（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と
電気的に接続された入出力パッドと、（６）前記第１電
源（Ｖｄｄ）及び前記第２電源（Ｖｓｓ）と電気的に接
続された第２ノード（ノードｂ）と、（７）外部から前
記入出力パッドに、前記第２電源（Ｖｓｓ）と等しいか
またはほぼ等しい電位が印可された場合に、前記第２ノ
ード（ノードｂ）を前記第２電位とすることにより、前
記第１駆動回路（Ｐ８，Ｎ２）の状態を制御する保護回
路（Ｎ３）と、を有することを特徴とする。
【００１７】このように、本願発明は、例えば３．３Ｖ
の内部電源電圧と、回路の内部電源電圧よりも高い、例
えば５Ｖの電圧が外部から印可される可能性のある、い
わゆる電圧トレラント回路としてのインターフェース回
路において、どのようなモードにおいても、つまり信号
出力モーと及び信号入力モードのような信号入出力時に
おいても、また考えられるどのような電圧遷移状態にお
いても、つまり０Ｖと３．３Ｖと５Ｖとの、どのような
順番の組み合わせでの入力でも、全ての場合において、
内部回路のフローティング状態を解消することにより、
実質的に問題となる電流リークを防止するものである。
の内部電源電圧と、回路の内部電源電圧よりも高い、例
えば５Ｖの電圧が外部から印可される可能性のある、い
わゆる電圧トレラント回路としてのインターフェース回
路において、どのようなモードにおいても、つまり信号
出力モーと及び信号入力モードのような信号入出力時に
おいても、また考えられるどのような電圧遷移状態にお
いても、つまり０Ｖと３．３Ｖと５Ｖとの、どのような
順番の組み合わせでの入力でも、全ての場合において、
内部回路のフローティング状態を解消することにより、
実質的に問題となる電流リークを防止するものである。
【００１８】
【発明の実施の形態】まず、図２に基づいて説明する。
この図２は、本願発明の基本的な特徴を、特に図４との
比較において、説明するための図である。
この図２は、本願発明の基本的な特徴を、特に図４との
比較において、説明するための図である。
【００１９】パッド（ＰＡＤ）は、外部からの信号入出
力に用いるものである。ポートＡはデータ信号を示して
いる。ポートＥはイネーブル信号を示しており、ロー
（「０」）状態が出力モードを示し、ハイ（「１」）状
態が入力モードを示すものである。ポートＸは入力モー
ドの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える
出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤ
Ｄ電位を供給する端子）であり、たとえば３．３Ｖを示
し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電
位を供給する端子）であり、たとえば０Ｖを示し、ＶＤ
ＳＵＢ２はフローティングＮウエルの電位（正確には、
フローティングＮウエルの電位を供給する端子）を示
す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路であ
る。そのうち、Ｌ１，Ｌ２，Ｌ３，Ｌ５及びＬ７はイン
バータであり、Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡ
ＮＤゲートである。Ｐ１〜Ｐ８は、Ｐ型トランジスタで
あり、その全てのトランジスタがフローティングＮウエ
ル上に形成されている。Ｎ１、Ｎ２及びＮ４〜Ｎ８は、
Ｎ型トランジスタである。node（ノード）ａは、Ｐ１の
ゲートとＰ５のドレインとの接続部に形成され、node
（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ７
のドレインとＮ８のドレインとの接続部に形成される。
また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、
Ｐ８及びＮ２を前置駆動回路（プリドライバー）とい
う。
力に用いるものである。ポートＡはデータ信号を示して
いる。ポートＥはイネーブル信号を示しており、ロー
（「０」）状態が出力モードを示し、ハイ（「１」）状
態が入力モードを示すものである。ポートＸは入力モー
ドの時に、ＰＡＤ電位（入力信号）を内部回路へ伝える
出力ポートである。ＶＤＤは電源電圧（正確には、ＶＤ
Ｄ電位を供給する端子）であり、たとえば３．３Ｖを示
し、ＶＳＳはグラウンド電源電圧（正確には、ＶＳＳ電
位を供給する端子）であり、たとえば０Ｖを示し、ＶＤ
ＳＵＢ２はフローティングＮウエルの電位（正確には、
フローティングＮウエルの電位を供給する端子）を示
す。ＲＩは抵抗であり、Ｌ１〜Ｌ７はロジック回路であ
る。そのうち、Ｌ１，Ｌ２，Ｌ３，Ｌ５及びＬ７はイン
バータであり、Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡ
ＮＤゲートである。Ｐ１〜Ｐ８は、Ｐ型トランジスタで
あり、その全てのトランジスタがフローティングＮウエ
ル上に形成されている。Ｎ１、Ｎ２及びＮ４〜Ｎ８は、
Ｎ型トランジスタである。node（ノード）ａは、Ｐ１の
ゲートとＰ５のドレインとの接続部に形成され、node
（ノード）ｂは、Ｐ６のゲートとＰ７のドレインとＮ７
のドレインとＮ８のドレインとの接続部に形成される。
また、Ｐ１及びＮ１を駆動回路（ドライバー）といい、
Ｐ８及びＮ２を前置駆動回路（プリドライバー）とい
う。
【００２０】次に図２を構成する各トランジスタの役割
を説明する。
を説明する。
【００２１】＜図２−説明１：Ｐ１〜Ｐ７＞Ｐ１〜Ｐ７
までの７つのＰ型トランジスタをフローティングＮウエ
ル上に形成する。
までの７つのＰ型トランジスタをフローティングＮウエ
ル上に形成する。
【００２２】このようにＰ型トランジスタをフローティ
ングＮウエル上に構成する。これにより、図３の等価回
路に示すように、Ｐ型トランジスタのソースとドレイン
間にＶＤＳＵＢ２（フローティングＮウエル）を中心に
対抗する２つのダイオードが構成されることになる。
ングＮウエル上に構成する。これにより、図３の等価回
路に示すように、Ｐ型トランジスタのソースとドレイン
間にＶＤＳＵＢ２（フローティングＮウエル）を中心に
対抗する２つのダイオードが構成されることになる。
【００２３】したがって、ドレインにソースの電位より
高い５Ｖが印可されても、ＶＤＳＵＢ２とソース間のダ
イオードがあるため、ドレインからソースに流れる電流
経路を遮断することができる。つまり、リーク電流の発
生を防止できる。
高い５Ｖが印可されても、ＶＤＳＵＢ２とソース間のダ
イオードがあるため、ドレインからソースに流れる電流
経路を遮断することができる。つまり、リーク電流の発
生を防止できる。
【００２４】＜図２−説明２：Ｐ２＞Ｐ２のＰ型トラン
ジスタにより、ＶＤＳＵＢ２を５Ｖまでチャージする。
ジスタにより、ＶＤＳＵＢ２を５Ｖまでチャージする。
【００２５】Ｐ２により、ＰＡＤとＶＤＳＵＢ２間を接
続している。また、Ｐ２のゲートがＶＤＤにつながって
いることから、ＰＡＤに０Ｖまたは３．３Ｖを印可して
もＰ２はオフ状態にある。しかし、ＰＡＤに５Ｖが入力
された場合は、ドレインとゲート間にＶｔｐ（Ｐ型トラ
ンジスタのスレッショルド電圧を示し、一般には０．８
Ｖ程度）以上の電位差があるため、Ｐ２はオン状態とな
る。
続している。また、Ｐ２のゲートがＶＤＤにつながって
いることから、ＰＡＤに０Ｖまたは３．３Ｖを印可して
もＰ２はオフ状態にある。しかし、ＰＡＤに５Ｖが入力
された場合は、ドレインとゲート間にＶｔｐ（Ｐ型トラ
ンジスタのスレッショルド電圧を示し、一般には０．８
Ｖ程度）以上の電位差があるため、Ｐ２はオン状態とな
る。
【００２６】このようにＰ２の存在により、ＰＡＤに入
力された５Ｖと同電位にＶＤＳＵＢ２をチャージするこ
とができる。このＰ２がない場合には、ＶＤＳＵＢ２は
Ｐ１のＰ型トランジスタの寄生ダイオードを介して、入
力された５Ｖより、そのダイオードのＶＦ（ダイオード
のしきい値電圧）だけ低い電位までしか、チャージされ
ないこととなる。
力された５Ｖと同電位にＶＤＳＵＢ２をチャージするこ
とができる。このＰ２がない場合には、ＶＤＳＵＢ２は
Ｐ１のＰ型トランジスタの寄生ダイオードを介して、入
力された５Ｖより、そのダイオードのＶＦ（ダイオード
のしきい値電圧）だけ低い電位までしか、チャージされ
ないこととなる。
【００２７】＜図２−説明３：Ｐ５＞Ｐ５のＰ型トラン
ジスタにより、Ｐ１のＰ型トランジスタ（ドライバーと
もいう）のオフ状態を確保する。
ジスタにより、Ｐ１のＰ型トランジスタ（ドライバーと
もいう）のオフ状態を確保する。
【００２８】Ｐ５により、Ｐ１のゲートとＶＤＳＵＢ２
を接続している。Ｐ５のゲートがＶＤＤにつながってい
ることから、ＰＡＤに５Ｖが入力されＶＤＳＵＢ２が５
Ｖになった時、つまり、ゲートにＶＤＤ、つまり３．３
Ｖが印可されていて、ソースに５Ｖが印可されている状
態となるので、ゲートとソースとの電位差が、トランジ
スタのしきい値電圧（一般には０．８Ｖ程度）以上の値
となるので、このような状況の時、Ｐ５はオン状態とな
る。これにより、ノードａが５Ｖとなり、Ｐ１のゲート
を５Ｖにすることができる。このようにＰ５の存在によ
り、Ｐ１のゲートを５Ｖにするということは、Ｐ５が、
双方向入出力回路の出力ドライバーであるＰ１のＰ型ト
ランジスタをオフ状態にする役割を果たしているといえ
る。
を接続している。Ｐ５のゲートがＶＤＤにつながってい
ることから、ＰＡＤに５Ｖが入力されＶＤＳＵＢ２が５
Ｖになった時、つまり、ゲートにＶＤＤ、つまり３．３
Ｖが印可されていて、ソースに５Ｖが印可されている状
態となるので、ゲートとソースとの電位差が、トランジ
スタのしきい値電圧（一般には０．８Ｖ程度）以上の値
となるので、このような状況の時、Ｐ５はオン状態とな
る。これにより、ノードａが５Ｖとなり、Ｐ１のゲート
を５Ｖにすることができる。このようにＰ５の存在によ
り、Ｐ１のゲートを５Ｖにするということは、Ｐ５が、
双方向入出力回路の出力ドライバーであるＰ１のＰ型ト
ランジスタをオフ状態にする役割を果たしているといえ
る。
【００２９】一般には、双方向入出力回路の入力モード
では、Ｐ型トランジスタ（ドライバーともいう）のＰ１
のゲートには３．３Ｖが供給され、Ｎ型トランジスタ
（ドライバーともいう）のＮ１のゲートには０Ｖが供給
され、両トランジスタともオフ状態になっている。５Ｖ
が入力されている時も、当然入力モードであるからＰ１
及びＮ１のトランジスタはオフ状態でなければならな
い。しかし、ＰＡＤに５Ｖが入力された場合は、Ｐ１の
ゲートが３．３Ｖでドレインが５Ｖのため、Ｐ１はオン
状態となってしまう。これにより、ショート状態になら
ないまでも、ＰＡＤとＶＤＤ間が接続してしまい、フロ
ーティングＮウエルによってダイオードを介した電流経
路を遮断した効果がなくなってしまう。
では、Ｐ型トランジスタ（ドライバーともいう）のＰ１
のゲートには３．３Ｖが供給され、Ｎ型トランジスタ
（ドライバーともいう）のＮ１のゲートには０Ｖが供給
され、両トランジスタともオフ状態になっている。５Ｖ
が入力されている時も、当然入力モードであるからＰ１
及びＮ１のトランジスタはオフ状態でなければならな
い。しかし、ＰＡＤに５Ｖが入力された場合は、Ｐ１の
ゲートが３．３Ｖでドレインが５Ｖのため、Ｐ１はオン
状態となってしまう。これにより、ショート状態になら
ないまでも、ＰＡＤとＶＤＤ間が接続してしまい、フロ
ーティングＮウエルによってダイオードを介した電流経
路を遮断した効果がなくなってしまう。
【００３０】ところが、この図２の例では、Ｐ５の存在
により、上述のようにＰＡＤに５Ｖが入力された場合に
は、Ｐ１のゲートを５Ｖにするので、Ｐ１のドレインが
５Ｖとなっても、確実にＰ１をオフ状態とすることがで
き、電流のリークを防止できるものである。
により、上述のようにＰＡＤに５Ｖが入力された場合に
は、Ｐ１のゲートを５Ｖにするので、Ｐ１のドレインが
５Ｖとなっても、確実にＰ１をオフ状態とすることがで
き、電流のリークを防止できるものである。
【００３１】＜図２−説明４：Ｐ６及びＰ７＞Ｐ６及び
Ｐ７のＰ型トランジスタにより、プリドライバー部の電
流リークを遮断する。
Ｐ７のＰ型トランジスタにより、プリドライバー部の電
流リークを遮断する。
【００３２】通常は、Ｐ８及びＮ２とにより構成される
インバータ（プリドライバー）により、Ｐ１のドライバ
ーを制御する。しかし、前述のようにＰ５によって、ノ
ードａが５Ｖに引き上がることにより、Ｐ１の場合と同
様なトランジスタを介した電流リーク経路が、プリドラ
イバー部であるＰ８にもできてしまう。このように、Ｐ
ＡＤへの５Ｖ入力に対する電流リーク経路の遮断対策
は、ドライバー部からプリドライバー部へというよう
に、その前段の回路へと随時推移していってしまう。こ
のような電流リーク経路対策を各Ｐ型トランジスタに施
すことは、ポートＡからＰＡＤまでの伝播遅延時間を長
くしてしまうことになり、高速動作対応をできなくして
しまう。
インバータ（プリドライバー）により、Ｐ１のドライバ
ーを制御する。しかし、前述のようにＰ５によって、ノ
ードａが５Ｖに引き上がることにより、Ｐ１の場合と同
様なトランジスタを介した電流リーク経路が、プリドラ
イバー部であるＰ８にもできてしまう。このように、Ｐ
ＡＤへの５Ｖ入力に対する電流リーク経路の遮断対策
は、ドライバー部からプリドライバー部へというよう
に、その前段の回路へと随時推移していってしまう。こ
のような電流リーク経路対策を各Ｐ型トランジスタに施
すことは、ポートＡからＰＡＤまでの伝播遅延時間を長
くしてしまうことになり、高速動作対応をできなくして
しまう。
【００３３】このことを防止するために、Ｐ６を、Ｐ８
とノードａとの間に挿入することによって、電流リーク
の遮断対策の経路をポートＡからＰＡＤまでの伝播遅延
経路からそらすことができる。つまり、Ｐ８とＮ２とか
らなる回路の前段の回路であるＬ５のインバーターに
は、５Ｖ入力による電流リーク対策を施す必要が無くな
るのである。
とノードａとの間に挿入することによって、電流リーク
の遮断対策の経路をポートＡからＰＡＤまでの伝播遅延
経路からそらすことができる。つまり、Ｐ８とＮ２とか
らなる回路の前段の回路であるＬ５のインバーターに
は、５Ｖ入力による電流リーク対策を施す必要が無くな
るのである。
【００３４】また、Ｐ５と同じ働きをＰ６に対して行
う、Ｐ７を設けることにより、プリドライバー部（ノー
ドａ）の電流リーク経路を遮断することができる。つま
り、外部から５Ｖの入力があった場合には、前述のＰ５
のように、ゲートに印可される電圧とソースに印可され
る電圧との電位差によりＰ７がオン状態となりノードｂ
が５Ｖに引き上がることによって、Ｐ６は確実にオフ状
態となる。これにより、プリドライバー部における電流
リーク経路が確実に遮断されることとなるのである。
う、Ｐ７を設けることにより、プリドライバー部（ノー
ドａ）の電流リーク経路を遮断することができる。つま
り、外部から５Ｖの入力があった場合には、前述のＰ５
のように、ゲートに印可される電圧とソースに印可され
る電圧との電位差によりＰ７がオン状態となりノードｂ
が５Ｖに引き上がることによって、Ｐ６は確実にオフ状
態となる。これにより、プリドライバー部における電流
リーク経路が確実に遮断されることとなるのである。
【００３５】＜図２−説明５：Ｎ１、Ｎ２及びＮ４〜Ｎ
７＞Ｎ１、Ｎ２及びＮ４〜Ｎ７のＮ型トランジスタによ
り、不安定状態を削減する。
７＞Ｎ１、Ｎ２及びＮ４〜Ｎ７のＮ型トランジスタによ
り、不安定状態を削減する。
【００３６】まず、不安定状態とは、例えばノードｂが
フローティング状態となることである。ノードｂがフロ
ーティング状態となるということは、Ｐ６がオン状態ま
たはオフ状態のどちらの状態になるか分からないという
事態である。これは、ＩＣにとって不安定な状態であ
り、すなわち電流リーク経路ができ易い状態といえる。
ここでは、最初にノードｂの状態から説明する。
フローティング状態となることである。ノードｂがフロ
ーティング状態となるということは、Ｐ６がオン状態ま
たはオフ状態のどちらの状態になるか分からないという
事態である。これは、ＩＣにとって不安定な状態であ
り、すなわち電流リーク経路ができ易い状態といえる。
ここでは、最初にノードｂの状態から説明する。
【００３７】Ｐ６のＰ型トランジスタは、ＩＣの安定動
作を保証するためには、つまり理想的には以下の状態で
ある必要がある。
作を保証するためには、つまり理想的には以下の状態で
ある必要がある。
【００３８】・入力モードにおいて、５Ｖ入力時 ： Ｐ
６はオフ状態 → ノードｂ ： ５Ｖ ・その他のモード ： Ｐ６はオン状態
→ ノードｂ ： ０Ｖ しかし、図２の場合は、次のような状態となる。
６はオフ状態 → ノードｂ ： ５Ｖ ・その他のモード ： Ｐ６はオン状態
→ ノードｂ ： ０Ｖ しかし、図２の場合は、次のような状態となる。
【００３９】入力モード（ポートＥがハイ状態）で、Ｐ
ＡＤに５Ｖが入力された時は、Ｐ７がオン状態となる。
これにより、Ｐ６のゲート電位であるノードｂは５Ｖに
なるので、Ｐ６はオフ状態となる。
ＡＤに５Ｖが入力された時は、Ｐ７がオン状態となる。
これにより、Ｐ６のゲート電位であるノードｂは５Ｖに
なるので、Ｐ６はオフ状態となる。
【００４０】その他のモードにおいて、ノードｂは以下
の状態である。
の状態である。
【００４１】・出力モード（ポートＥがロー状態） ：
Ｎ８のＮ型トランジスタがオンするため、ノードｂは０
Ｖとなる。
Ｎ８のＮ型トランジスタがオンするため、ノードｂは０
Ｖとなる。
【００４２】・入力モード、０Ｖ入力時 ： 入力０
Ｖの前の入力電位状態により、次の３つの場合に分けら
れる。
Ｖの前の入力電位状態により、次の３つの場合に分けら
れる。
【００４３】入力電位が０Ｖ→３．３Ｖ→０Ｖと遷移し
た場合 ： Ｎ４〜Ｎ７がオン状態及びＰ７がオフ状態な
ので、ノードｂは３．３Ｖ−４×Ｖｔｎ（Ｎ型トランジ
スタのしきい値電圧、一般には０．７Ｖ程度）となる。
た場合 ： Ｎ４〜Ｎ７がオン状態及びＰ７がオフ状態な
ので、ノードｂは３．３Ｖ−４×Ｖｔｎ（Ｎ型トランジ
スタのしきい値電圧、一般には０．７Ｖ程度）となる。
【００４４】入力電位が５Ｖ→３．３Ｖ→０Ｖと遷移し
た場合 ： Ｎ８がオフ状態であり、Ｎ７がオフ状態のま
ま（５Ｖ入力による、詳細は後述の記載を参照）なの
で、ノードｂはフローティング状態となる。
た場合 ： Ｎ８がオフ状態であり、Ｎ７がオフ状態のま
ま（５Ｖ入力による、詳細は後述の記載を参照）なの
で、ノードｂはフローティング状態となる。
【００４５】入力電位が５Ｖ→０Ｖと遷移した場合 ：
上記の（２）の場合と同様に、ノードｂはフローティン
グ状態となる。
上記の（２）の場合と同様に、ノードｂはフローティン
グ状態となる。
【００４６】・入力モード、３．３Ｖ入力時 ： 入力
３．３Ｖの前の入力電位状態により、次の２つの場合に
分けられる。
３．３Ｖの前の入力電位状態により、次の２つの場合に
分けられる。
【００４７】入力電位が０Ｖ→３．３Ｖと遷移した場
合： Ｎ８及びＰ７がオフ状態であるが、Ｎ４〜Ｎ７が
オン状態なので、ノードｂは３．３Ｖ−４×Ｖｔｎ（Ｎ
型トランジスタのしきい値電圧、一般には０．７Ｖ程
度）の状態となる。
合： Ｎ８及びＰ７がオフ状態であるが、Ｎ４〜Ｎ７が
オン状態なので、ノードｂは３．３Ｖ−４×Ｖｔｎ（Ｎ
型トランジスタのしきい値電圧、一般には０．７Ｖ程
度）の状態となる。
【００４８】入力電位が５Ｖ→３．３Ｖと遷移した場
合：Ｎ８がオフ状態であり、Ｎ７がオフ状態のまま（５
Ｖ入力による、詳細は後述の記載を参照）なので、ノー
ドｂはフローティング状態となる。
合：Ｎ８がオフ状態であり、Ｎ７がオフ状態のまま（５
Ｖ入力による、詳細は後述の記載を参照）なので、ノー
ドｂはフローティング状態となる。
【００４９】以上の入力モード３．３Ｖの場合におい
て、上記（１）の場合は、それよりも前の入力電位状態
が５Ｖであれば、上記（２）と同様にノードｂはフロー
ティング状態となってしまう。
て、上記（１）の場合は、それよりも前の入力電位状態
が５Ｖであれば、上記（２）と同様にノードｂはフロー
ティング状態となってしまう。
【００５０】ＩＣにおいて、トランジスタのゲート電位
がフローティング状態になるということは、動作の保証
ができなくなる場合が生じるということを意味する。よ
って、入力モードにおける入力電圧が、高電位から０Ｖ
または３．３Ｖになる場合、つまり５Ｖ→３．３Ｖとな
る場合、５Ｖ→０Ｖになる場合、５Ｖ→３．３Ｖ→０Ｖ
となる場合の３つの場合において、この図２のインター
フェース回路となる入出力回路にとって、不安定な状態
といえる。これは、ノードｂのフローティング状態から
起こる不安定さである。ただし、他の状態では、きわめ
て安定した動作を示している。
がフローティング状態になるということは、動作の保証
ができなくなる場合が生じるということを意味する。よ
って、入力モードにおける入力電圧が、高電位から０Ｖ
または３．３Ｖになる場合、つまり５Ｖ→３．３Ｖとな
る場合、５Ｖ→０Ｖになる場合、５Ｖ→３．３Ｖ→０Ｖ
となる場合の３つの場合において、この図２のインター
フェース回路となる入出力回路にとって、不安定な状態
といえる。これは、ノードｂのフローティング状態から
起こる不安定さである。ただし、他の状態では、きわめ
て安定した動作を示している。
【００５１】ノードｂが不安定となるということは、Ｐ
６がオン状態またはオフ状態のどちらの状態となるか分
からない、ことを意味する。したがって、３．３Ｖの入
力時において、Ｐ６がオフ状態となった場合には、ノー
ドａもフローティング状態となってしまう。これによ
り、Ｐ１のＰ型トランジスタ（ドライバー）がオン状態
になってしまう可能性がある。つまり、ＰＡＤとＶＤＤ
が接続してしまう可能性がでてくるわけである。
６がオン状態またはオフ状態のどちらの状態となるか分
からない、ことを意味する。したがって、３．３Ｖの入
力時において、Ｐ６がオフ状態となった場合には、ノー
ドａもフローティング状態となってしまう。これによ
り、Ｐ１のＰ型トランジスタ（ドライバー）がオン状態
になってしまう可能性がある。つまり、ＰＡＤとＶＤＤ
が接続してしまう可能性がでてくるわけである。
【００５２】そこで、Ｎ４〜Ｎ７の４つのＮ型トランジ
スタは、ノードｂの不安定（フローティング）状態を削
減するために構成した回路である。
スタは、ノードｂの不安定（フローティング）状態を削
減するために構成した回路である。
【００５３】ＶＤＤにＮ型トランジスタのＮ４を接続し
てあることから、Ｎ４のドレイン電位はＶＤＤからＶｔ
ｎ（Ｎ型トランジスタのしきい値電圧、一般的には０．
７Ｖ程度）だけ低い電圧までしかチャージすることがで
きない。Ｎ５からＮ７までの３段のＮ型トランジスタ
も、各ゲート電極をソース電位につないでいることか
ら、各ドレイン電位は、ソース電位からＶｔｎだけ低い
電圧となる。これにより、ノードｂはＶＤＤよりＶｔｎ
４段分低い電位となる。この電位は、０Ｖにはならない
がＰ６にとってロー電位と認識するのに十分な低い電位
である。したがって、Ｎ４〜Ｎ７のＮ型トランジスタが
オンすることにより、Ｐ６をオン状態とさせ、ノードａ
を３．３Ｖに固定することができる。
てあることから、Ｎ４のドレイン電位はＶＤＤからＶｔ
ｎ（Ｎ型トランジスタのしきい値電圧、一般的には０．
７Ｖ程度）だけ低い電圧までしかチャージすることがで
きない。Ｎ５からＮ７までの３段のＮ型トランジスタ
も、各ゲート電極をソース電位につないでいることか
ら、各ドレイン電位は、ソース電位からＶｔｎだけ低い
電圧となる。これにより、ノードｂはＶＤＤよりＶｔｎ
４段分低い電位となる。この電位は、０Ｖにはならない
がＰ６にとってロー電位と認識するのに十分な低い電位
である。したがって、Ｎ４〜Ｎ７のＮ型トランジスタが
オンすることにより、Ｐ６をオン状態とさせ、ノードａ
を３．３Ｖに固定することができる。
【００５４】ここで、Ｎ型トランジスタのしきい値電圧
が一般的には０．７Ｖ程度であることから、Ｎ４〜Ｎ７
に相当するトランジスタの段数としては、２段以上及び
４段以下が好ましい。図２においては、４段とした。こ
れは、Ｐ６を確実にオン状態とするために、別の言い方
をするとノードｂをより０Ｖに近づけるために４段とし
た。これ以上段数が多いと、ノードｂを０Ｖに近づける
スピードが遅くなってしまう。また、この段数が少なす
ぎるとＰ６のコントロール、さらにノードａのコントロ
ールがし難くなってしまう。
が一般的には０．７Ｖ程度であることから、Ｎ４〜Ｎ７
に相当するトランジスタの段数としては、２段以上及び
４段以下が好ましい。図２においては、４段とした。こ
れは、Ｐ６を確実にオン状態とするために、別の言い方
をするとノードｂをより０Ｖに近づけるために４段とし
た。これ以上段数が多いと、ノードｂを０Ｖに近づける
スピードが遅くなってしまう。また、この段数が少なす
ぎるとＰ６のコントロール、さらにノードａのコントロ
ールがし難くなってしまう。
【００５５】また、この図２の回路は、Ｎ４のゲートが
Ｌ３のインバータにより制御されており、Ｌ３がポート
Ｅからの信号により制御されている。よって、Ｎ８がオ
ン状態にある時は、Ｎ４はオフ状態にあり、ＶＤＤから
ＶＳＳにショート電流が流れることはない。さらに、仮
にＡＣ動作時において、コンテンションが起こった場合
にも、Ｎ４〜Ｎ７の４段の接続により、トランジスタの
能力は非常に低下していることから、１０ｕＡ程度しか
ショート電流は流れない。
Ｌ３のインバータにより制御されており、Ｌ３がポート
Ｅからの信号により制御されている。よって、Ｎ８がオ
ン状態にある時は、Ｎ４はオフ状態にあり、ＶＤＤから
ＶＳＳにショート電流が流れることはない。さらに、仮
にＡＣ動作時において、コンテンションが起こった場合
にも、Ｎ４〜Ｎ７の４段の接続により、トランジスタの
能力は非常に低下していることから、１０ｕＡ程度しか
ショート電流は流れない。
【００５６】次に、ＰＡＤに５Ｖが入力された場合は、
Ｐ７がオン状態となることによって、ノードｂは５Ｖと
なる。この時、Ｎ４〜Ｎ６の３つのＮ型トランジスタは
オン状態であるが、Ｎ７のドレイン電位（ノードｂ）が
ゲート電位より高い５Ｖであることから、Ｎ７はオフ状
態となる。これにより、ＶＤＳＵＢ２からＶＤＤへのリ
ーク経路を遮断することができる。これが、入力電位と
して５Ｖが入力されて、その後０Ｖなり、３．３Ｖが入
力されると、このＮ７がオフ状態となっていることか
ら、ノードｂをフローティング状態とする原因となる。
このように、一旦オフ状態となったＮ７により、ノード
ｂは、再度５Ｖが入力されるか、または出力モードとな
らない限りフローティング状態のままである。
Ｐ７がオン状態となることによって、ノードｂは５Ｖと
なる。この時、Ｎ４〜Ｎ６の３つのＮ型トランジスタは
オン状態であるが、Ｎ７のドレイン電位（ノードｂ）が
ゲート電位より高い５Ｖであることから、Ｎ７はオフ状
態となる。これにより、ＶＤＳＵＢ２からＶＤＤへのリ
ーク経路を遮断することができる。これが、入力電位と
して５Ｖが入力されて、その後０Ｖなり、３．３Ｖが入
力されると、このＮ７がオフ状態となっていることか
ら、ノードｂをフローティング状態とする原因となる。
このように、一旦オフ状態となったＮ７により、ノード
ｂは、再度５Ｖが入力されるか、または出力モードとな
らない限りフローティング状態のままである。
【００５７】このように、Ｎ７のＮ型トランジスタは、
一旦オフ状態となった場合は、ノードｂが０Ｖ（実際に
は、Ｎ７のゲート電位よりしきい値電圧Ｖｔｎ分低い電
位）にならないとオン状態に復帰することはない。これ
は、Ｎ４〜Ｎ７の回路が、前述のように入力モードにお
いて以下のように動作することを意味する。
一旦オフ状態となった場合は、ノードｂが０Ｖ（実際に
は、Ｎ７のゲート電位よりしきい値電圧Ｖｔｎ分低い電
位）にならないとオン状態に復帰することはない。これ
は、Ｎ４〜Ｎ７の回路が、前述のように入力モードにお
いて以下のように動作することを意味する。
【００５８】・０Ｖから３．３Ｖになった場合 ： ノー
ドｂをロー電位に保持する。
ドｂをロー電位に保持する。
【００５９】・５Ｖから３．３Ｖになった場合 ： ノー
ドｂはフローティング状態。
ドｂはフローティング状態。
【００６０】よって、Ｎ４〜Ｎ７の回路は、ノードｂに
おける２つの不安定状態のうち、１つの条件を解決した
回路といえる。
おける２つの不安定状態のうち、１つの条件を解決した
回路といえる。
【００６１】＜図２−説明６：Ｐ３及びＰ４＞Ｐ３及び
Ｐ４により、ＶＤＳＵＢ２を３．３Ｖに固定する。
Ｐ４により、ＶＤＳＵＢ２を３．３Ｖに固定する。
【００６２】出力モードにおいては、一切の信号入力を
考慮する必要がないため、ＶＤＳＵＢ２はＶＤＤと同電
位に固定されたほうがいい。この「一切の信号入力を考
慮する必要がない」という意味は、通常、図２のような
インターフェース回路としての入出力回路のパッドは、
その先でデータバス等に接続されている。そのデータバ
スは、他にも各種回路が接続されているが、一度に１つ
の回路しかオンさせないという概念となっているからで
ある。
考慮する必要がないため、ＶＤＳＵＢ２はＶＤＤと同電
位に固定されたほうがいい。この「一切の信号入力を考
慮する必要がない」という意味は、通常、図２のような
インターフェース回路としての入出力回路のパッドは、
その先でデータバス等に接続されている。そのデータバ
スは、他にも各種回路が接続されているが、一度に１つ
の回路しかオンさせないという概念となっているからで
ある。
【００６３】ＶＤＳＵＢ２をＶＤＤと同電位に固定する
ための役割を果たしているのが、Ｐ３及びＰ４のＰ型ト
ランジスタである。Ｐ１及びＮ１からなるドライバー
は、出力モードにおいて、ノードａまたはＰＡＤのどち
らか一方が必ず０Ｖになる。よって、ノードａが０Ｖの
時は、Ｐ４がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電
位にチャージする。また、ＰＡＤが０Ｖの時は、Ｐ３が
オン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージ
することになる。
ための役割を果たしているのが、Ｐ３及びＰ４のＰ型ト
ランジスタである。Ｐ１及びＮ１からなるドライバー
は、出力モードにおいて、ノードａまたはＰＡＤのどち
らか一方が必ず０Ｖになる。よって、ノードａが０Ｖの
時は、Ｐ４がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電
位にチャージする。また、ＰＡＤが０Ｖの時は、Ｐ３が
オン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージ
することになる。
【００６４】ここで、Ｐ３のゲートは、ＰＡＤから直接
信号を受け取るために、ＰＡＤに静電気が印可された場
合に破壊されやすくなる。よって、Ｌ１のインバータの
入力と同様に、ＲＩの保護抵抗を介してＰＡＤとＰ３の
ゲートとを接続し、静電気によるゲート絶縁膜の破壊を
起こりにくくしている。
信号を受け取るために、ＰＡＤに静電気が印可された場
合に破壊されやすくなる。よって、Ｌ１のインバータの
入力と同様に、ＲＩの保護抵抗を介してＰＡＤとＰ３の
ゲートとを接続し、静電気によるゲート絶縁膜の破壊を
起こりにくくしている。
【００６５】また、Ｐ３は、入力モードにおいて、ＰＡ
Ｄに０Ｖが入力された時、ＶＤＳＵＢ２をＶＤＤ電位に
チャージする役割も果たしている。
Ｄに０Ｖが入力された時、ＶＤＳＵＢ２をＶＤＤ電位に
チャージする役割も果たしている。
【００６６】以上述べた図２の回路の、各モード、各条
件における、フローティングＮウエル、ノードｂの電位
状態を次の表１にまとめる。
件における、フローティングＮウエル、ノードｂの電位
状態を次の表１にまとめる。
【００６７】
【表１】
【００６８】次に、図４に基づいて説明する。図４は、
図２を更に改良して、よりリーク電流を防止するインタ
ーフェース回路を示している。特に、図４では、図２と
比較して、入力モードにおける入力電位０Ｖの状態での
リーク電流を確実に防止していることを特徴とする。
図２を更に改良して、よりリーク電流を防止するインタ
ーフェース回路を示している。特に、図４では、図２と
比較して、入力モードにおける入力電位０Ｖの状態での
リーク電流を確実に防止していることを特徴とする。
【００６９】図４において、図２と同様の構成を示すも
のは、以下に説明するように同様の符号をつけてある。
パッド（ＰＡＤ）は、外部からの信号入出力に用いるも
のである。ポートＡはデータ信号を示している。ポート
Ｅはイネーブル信号を示しており、ロー（「０」）状態
が出力モードを示し、ハイ（「１」）状態が入力モード
を示すものである。ポートＸは入力モードの時に、ＰＡ
Ｄ電位（入力信号）を内部回路へ伝える出力ポートであ
る。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給す
る端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグ
ラウンド電源電圧（正確には、ＶＳＳ電位を供給する端
子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフロ
ーティングＮウエルの電位（正確には、フローティング
Ｎウエルの電位を供給する端子）を示す。ＲＩは抵抗で
あり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ
１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及び
Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートであ
る。Ｐ１〜Ｐ８は、Ｐ型トランジスタであり、その全て
のトランジスタがフローティングＮウエル上に形成され
ている。Ｎ１〜Ｎ８は、Ｎ型トランジスタである。node
（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接
続部に形成され、node（ノード）ｂは、Ｐ６のゲートと
Ｐ７のドレインとＮ３のドレインとＮ７のドレインとＮ
８のドレインとの接続部に形成される。また、Ｐ１及び
Ｎ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を
前置駆動回路（プリドライバー）という。以上より、図
２と図４との違いは、Ｎ３のＮ型トランジスタの有無で
ある。
のは、以下に説明するように同様の符号をつけてある。
パッド（ＰＡＤ）は、外部からの信号入出力に用いるも
のである。ポートＡはデータ信号を示している。ポート
Ｅはイネーブル信号を示しており、ロー（「０」）状態
が出力モードを示し、ハイ（「１」）状態が入力モード
を示すものである。ポートＸは入力モードの時に、ＰＡ
Ｄ電位（入力信号）を内部回路へ伝える出力ポートであ
る。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給す
る端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグ
ラウンド電源電圧（正確には、ＶＳＳ電位を供給する端
子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフロ
ーティングＮウエルの電位（正確には、フローティング
Ｎウエルの電位を供給する端子）を示す。ＲＩは抵抗で
あり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ
１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及び
Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートであ
る。Ｐ１〜Ｐ８は、Ｐ型トランジスタであり、その全て
のトランジスタがフローティングＮウエル上に形成され
ている。Ｎ１〜Ｎ８は、Ｎ型トランジスタである。node
（ノード）ａは、Ｐ１のゲートとＰ５のドレインとの接
続部に形成され、node（ノード）ｂは、Ｐ６のゲートと
Ｐ７のドレインとＮ３のドレインとＮ７のドレインとＮ
８のドレインとの接続部に形成される。また、Ｐ１及び
Ｎ１を駆動回路（ドライバー）といい、Ｐ８及びＮ２を
前置駆動回路（プリドライバー）という。以上より、図
２と図４との違いは、Ｎ３のＮ型トランジスタの有無で
ある。
【００７０】次に図４を構成する各トランジスタの役割
を説明する。
を説明する。
【００７１】＜図４−説明１：Ｐ１〜Ｐ７＞Ｐ１〜Ｐ７
までの７つのＰ型トランジスタをフローティングＮウエ
ル上に形成する。
までの７つのＰ型トランジスタをフローティングＮウエ
ル上に形成する。
【００７２】このようにＰ型トランジスタをフローティ
ングＮウエル上に構成する。これにより、図３の等価回
路に示すように、Ｐ型トランジスタのソースとドレイン
間にＶＤＳＵＢ２（フローティングＮウエル）を中心に
対抗する２つのダイオードが構成されることになる。
ングＮウエル上に構成する。これにより、図３の等価回
路に示すように、Ｐ型トランジスタのソースとドレイン
間にＶＤＳＵＢ２（フローティングＮウエル）を中心に
対抗する２つのダイオードが構成されることになる。
【００７３】したがって、ドレインにソースの電位より
高い５Ｖが印可されても、ＶＤＳＵＢ２とソース間のダ
イオードがあるため、ドレインからソースに流れる電流
経路を遮断することができる。つまり、リーク電流の発
生を防止できる。
高い５Ｖが印可されても、ＶＤＳＵＢ２とソース間のダ
イオードがあるため、ドレインからソースに流れる電流
経路を遮断することができる。つまり、リーク電流の発
生を防止できる。
【００７４】＜図４−説明２：Ｐ２＞Ｐ２のＰ型トラン
ジスタにより、ＶＤＳＵＢ２を５Ｖまでチャージする。
ジスタにより、ＶＤＳＵＢ２を５Ｖまでチャージする。
【００７５】Ｐ２により、ＰＡＤとＶＤＳＵＢ２間を接
続している。また、Ｐ２のゲートがＶＤＤにつながって
いることから、ＰＡＤに０Ｖまたは３．３Ｖを印可して
もＰ２はオフ状態にある。しかし、ＰＡＤに５Ｖが入力
された場合は、ドレインとゲート間にＶｔｐ（Ｐ型トラ
ンジスタのスレッショルド電圧を示し、一般には０．８
Ｖ程度）以上の電位差があるため、Ｐ２はオン状態とな
る。
続している。また、Ｐ２のゲートがＶＤＤにつながって
いることから、ＰＡＤに０Ｖまたは３．３Ｖを印可して
もＰ２はオフ状態にある。しかし、ＰＡＤに５Ｖが入力
された場合は、ドレインとゲート間にＶｔｐ（Ｐ型トラ
ンジスタのスレッショルド電圧を示し、一般には０．８
Ｖ程度）以上の電位差があるため、Ｐ２はオン状態とな
る。
【００７６】このようにＰ２の存在により、ＰＡＤに入
力された５Ｖと同電位にＶＤＳＵＢ２をチャージするこ
とができる。このＰ２がない場合には、ＶＤＳＵＢ２は
Ｐ１のＰ型トランジスタの寄生ダイオードを介して、入
力された５Ｖより、そのダイオードのＶＦ（ダイオード
のしきい値電圧）だけ低い電位までしか、チャージされ
ないこととなる。
力された５Ｖと同電位にＶＤＳＵＢ２をチャージするこ
とができる。このＰ２がない場合には、ＶＤＳＵＢ２は
Ｐ１のＰ型トランジスタの寄生ダイオードを介して、入
力された５Ｖより、そのダイオードのＶＦ（ダイオード
のしきい値電圧）だけ低い電位までしか、チャージされ
ないこととなる。
【００７７】＜図４−説明３：Ｐ５＞Ｐ５のＰ型トラン
ジスタにより、Ｐ１のＰ型トランジスタ（ドライバーと
もいう）のオフ状態を確保する。
ジスタにより、Ｐ１のＰ型トランジスタ（ドライバーと
もいう）のオフ状態を確保する。
【００７８】Ｐ５により、Ｐ１のゲートとＶＤＳＵＢ２
を接続している。Ｐ５のゲートがＶＤＤにつながってい
ることから、ＰＡＤに５Ｖが入力されＶＤＳＵＢ２が５
Ｖになった時、つまり、ゲートにＶＤＤ、つまり３．３
Ｖが印可されていて、ソースに５Ｖが印可されている状
態となるので、ゲートとソースとの電位差が、トランジ
スタのしきい値電圧（一般には０．８Ｖ程度）以上の値
となるので、このような状況の時、Ｐ５はオン状態とな
る。これにより、ノードａが５Ｖとなり、Ｐ１のゲート
を５Ｖにすることができる。このようにＰ５の存在によ
り、Ｐ１のゲートを５Ｖにするということは、Ｐ５が、
双方向入出力回路の出力ドライバーであるＰ１のＰ型ト
ランジスタをオフ状態にする役割を果たしているといえ
る。
を接続している。Ｐ５のゲートがＶＤＤにつながってい
ることから、ＰＡＤに５Ｖが入力されＶＤＳＵＢ２が５
Ｖになった時、つまり、ゲートにＶＤＤ、つまり３．３
Ｖが印可されていて、ソースに５Ｖが印可されている状
態となるので、ゲートとソースとの電位差が、トランジ
スタのしきい値電圧（一般には０．８Ｖ程度）以上の値
となるので、このような状況の時、Ｐ５はオン状態とな
る。これにより、ノードａが５Ｖとなり、Ｐ１のゲート
を５Ｖにすることができる。このようにＰ５の存在によ
り、Ｐ１のゲートを５Ｖにするということは、Ｐ５が、
双方向入出力回路の出力ドライバーであるＰ１のＰ型ト
ランジスタをオフ状態にする役割を果たしているといえ
る。
【００７９】一般には、双方向入出力回路の入力モード
では、Ｐ型トランジスタ（ドライバーともいう）のＰ１
のゲートには３．３Ｖが供給され、Ｎ型トランジスタ
（ドライバーともいう）のＮ１のゲートには０Ｖが供給
され、両トランジスタともオフ状態になっている。５Ｖ
が入力されている時も、当然入力モードであるからＰ１
及びＮ１のトランジスタはオフ状態でなければならな
い。しかし、ＰＡＤに５Ｖが入力された場合は、Ｐ１の
ゲートが３．３Ｖでドレインが５Ｖのため、Ｐ１はオン
状態となってしまう。これにより、ショート状態になら
ないまでも、ＰＡＤとＶＤＤ間が接続してしまい、フロ
ーティングＮウエルによってダイオードを介した電流経
路を遮断した効果がなくなってしまう。
では、Ｐ型トランジスタ（ドライバーともいう）のＰ１
のゲートには３．３Ｖが供給され、Ｎ型トランジスタ
（ドライバーともいう）のＮ１のゲートには０Ｖが供給
され、両トランジスタともオフ状態になっている。５Ｖ
が入力されている時も、当然入力モードであるからＰ１
及びＮ１のトランジスタはオフ状態でなければならな
い。しかし、ＰＡＤに５Ｖが入力された場合は、Ｐ１の
ゲートが３．３Ｖでドレインが５Ｖのため、Ｐ１はオン
状態となってしまう。これにより、ショート状態になら
ないまでも、ＰＡＤとＶＤＤ間が接続してしまい、フロ
ーティングＮウエルによってダイオードを介した電流経
路を遮断した効果がなくなってしまう。
【００８０】ところが、この図４の例では、Ｐ５の存在
により、上述のようにＰＡＤに５Ｖが入力された場合に
は、Ｐ１のゲートを５Ｖにするので、Ｐ１のドレインが
５Ｖとなっても、確実にＰ１をオフ状態とすることがで
き、電流のリークを防止できるものである。
により、上述のようにＰＡＤに５Ｖが入力された場合に
は、Ｐ１のゲートを５Ｖにするので、Ｐ１のドレインが
５Ｖとなっても、確実にＰ１をオフ状態とすることがで
き、電流のリークを防止できるものである。
【００８１】＜図４−説明４：Ｐ６及びＰ７＞Ｐ６及び
Ｐ７のＰ型トランジスタにより、プリドライバー部の電
流リークを遮断する。
Ｐ７のＰ型トランジスタにより、プリドライバー部の電
流リークを遮断する。
【００８２】通常は、Ｐ８及びＮ２とにより構成される
インバータ（プリドライバー）により、Ｐ１のドライバ
ーを制御する。しかし、前述のようにＰ５によって、ノ
ードａが５Ｖに引き上がることにより、Ｐ１の場合と同
様なトランジスタを介した電流リーク経路が、プリドラ
イバー部であるＰ８にもできてしまう。このように、Ｐ
ＡＤへの５Ｖ入力に対する電流リーク経路の遮断対策
は、ドライバー部からプリドライバー部へというよう
に、その前段の回路へと随時推移していってしまう。こ
のような電流リーク経路対策を各Ｐ型トランジスタに施
すことは、ポートＡからＰＡＤまでの伝播遅延時間を長
くしてしまうことになり、高速動作対応をできなくして
しまう。
インバータ（プリドライバー）により、Ｐ１のドライバ
ーを制御する。しかし、前述のようにＰ５によって、ノ
ードａが５Ｖに引き上がることにより、Ｐ１の場合と同
様なトランジスタを介した電流リーク経路が、プリドラ
イバー部であるＰ８にもできてしまう。このように、Ｐ
ＡＤへの５Ｖ入力に対する電流リーク経路の遮断対策
は、ドライバー部からプリドライバー部へというよう
に、その前段の回路へと随時推移していってしまう。こ
のような電流リーク経路対策を各Ｐ型トランジスタに施
すことは、ポートＡからＰＡＤまでの伝播遅延時間を長
くしてしまうことになり、高速動作対応をできなくして
しまう。
【００８３】このことを防止するために、Ｐ６を、Ｐ８
とノードａとの間に挿入することによって、電流リーク
の遮断対策の経路をポートＡからＰＡＤまでの伝播遅延
経路からそらすことができる。つまり、Ｐ８とＮ２とか
らなる回路の前段の回路であるＬ５のインバーターに
は、５Ｖ入力による電流リーク対策を施す必要が無くな
るのである。
とノードａとの間に挿入することによって、電流リーク
の遮断対策の経路をポートＡからＰＡＤまでの伝播遅延
経路からそらすことができる。つまり、Ｐ８とＮ２とか
らなる回路の前段の回路であるＬ５のインバーターに
は、５Ｖ入力による電流リーク対策を施す必要が無くな
るのである。
【００８４】また、Ｐ５と同じ働きをＰ６に対して行
う、Ｐ７を設けることにより、プリドライバー部（ノー
ドａ）の電流リーク経路を遮断することができる。つま
り、外部から５Ｖの入力があった場合には、前述のＰ５
のように、ゲートに印可される電圧とソースに印可され
る電圧との電位差によりＰ７がオン状態となりノードｂ
が５Ｖに引き上がることによって、Ｐ６は確実にオフ状
態となる。これにより、プリドライバー部における電流
リーク経路が確実に遮断されることとなるのである。
う、Ｐ７を設けることにより、プリドライバー部（ノー
ドａ）の電流リーク経路を遮断することができる。つま
り、外部から５Ｖの入力があった場合には、前述のＰ５
のように、ゲートに印可される電圧とソースに印可され
る電圧との電位差によりＰ７がオン状態となりノードｂ
が５Ｖに引き上がることによって、Ｐ６は確実にオフ状
態となる。これにより、プリドライバー部における電流
リーク経路が確実に遮断されることとなるのである。
【００８５】＜図４−説明５：Ｎ１〜Ｎ７＞Ｎ１〜Ｎ７
のＮ型トランジスタにより、不安定状態を削減する。
のＮ型トランジスタにより、不安定状態を削減する。
【００８６】まず、不安定状態とは、例えばノードｂが
フローティング状態となることである。ノードｂがフロ
ーティング状態となるということは、Ｐ６がオン状態ま
たはオフ状態のどちらの状態になるか分からないという
事態である。これは、ＩＣにとって不安定な状態であ
り、すなわち電流リーク経路ができ易い状態といえる。
ここでは、最初にノードｂの状態から説明する。
フローティング状態となることである。ノードｂがフロ
ーティング状態となるということは、Ｐ６がオン状態ま
たはオフ状態のどちらの状態になるか分からないという
事態である。これは、ＩＣにとって不安定な状態であ
り、すなわち電流リーク経路ができ易い状態といえる。
ここでは、最初にノードｂの状態から説明する。
【００８７】Ｐ６のＰ型トランジスタは、ＩＣの安定動
作を保証するためには、つまり理想的には以下の状態で
ある必要がある。
作を保証するためには、つまり理想的には以下の状態で
ある必要がある。
【００８８】・入力モードにおいて、５Ｖ入力時 ： Ｐ
６はオフ状態 → ノードｂ ：５Ｖ ・その他のモード ： Ｐ６はオン状態
→ ノードｂ ：０Ｖしかし、図４の場合は、次のよ
うな状態となる。
６はオフ状態 → ノードｂ ：５Ｖ ・その他のモード ： Ｐ６はオン状態
→ ノードｂ ：０Ｖしかし、図４の場合は、次のよ
うな状態となる。
【００８９】入力モード（ポートＥがハイ状態）で、Ｐ
ＡＤに５Ｖが入力された時は、Ｐ７がオン状態となる。
これにより、Ｐ６のゲート電位であるノードｂは５Ｖに
なるので、Ｐ６はオフ状態となる。
ＡＤに５Ｖが入力された時は、Ｐ７がオン状態となる。
これにより、Ｐ６のゲート電位であるノードｂは５Ｖに
なるので、Ｐ６はオフ状態となる。
【００９０】その他のモードにおいて、ノードｂは以下
の状態である。
の状態である。
【００９１】・出力モード（ポートＥがロー状態） ：
Ｎ８のＮ型トランジスタがオンするため、ノードｂは０
Ｖとなる。
Ｎ８のＮ型トランジスタがオンするため、ノードｂは０
Ｖとなる。
【００９２】・入力モード、０Ｖ入力時 ： Ｎ３のＮ型
トランジスタがオン状態となるため、ノードｂは０Ｖと
なる。この場合が、図２と比較した場合の、図４の特徴
である。
トランジスタがオン状態となるため、ノードｂは０Ｖと
なる。この場合が、図２と比較した場合の、図４の特徴
である。
【００９３】・入力モード、３．３Ｖ入力時 ： Ｎ３、
Ｎ８及びＰ７がオフ状態にあるので、ノードｂはフロー
ティング状態となる。
Ｎ８及びＰ７がオフ状態にあるので、ノードｂはフロー
ティング状態となる。
【００９４】ＩＣにおいて、トランジスタのゲート電位
がフローティング状態になるということは、動作の保証
ができなくなる場合が生じるということを意味する。よ
って、入力モードにおける入力電圧が、３．３Ｖになる
場合において、この図４のインターフェース回路となる
入出力回路にとって、不安定な状態といえる。これは、
ノードｂのフローティング状態から起こる不安定さであ
る。ただし、他の状態では、図２に比較しても、きわめ
て安定した動作を示している。これは、Ｎ型トランジス
タであるＮ３の存在により、図４の回路にとって、図２
の回路よりも安定動作が可能となるのである。
がフローティング状態になるということは、動作の保証
ができなくなる場合が生じるということを意味する。よ
って、入力モードにおける入力電圧が、３．３Ｖになる
場合において、この図４のインターフェース回路となる
入出力回路にとって、不安定な状態といえる。これは、
ノードｂのフローティング状態から起こる不安定さであ
る。ただし、他の状態では、図２に比較しても、きわめ
て安定した動作を示している。これは、Ｎ型トランジス
タであるＮ３の存在により、図４の回路にとって、図２
の回路よりも安定動作が可能となるのである。
【００９５】ノードｂが不安定となるということは、Ｐ
６がオン状態またはオフ状態のどちらの状態となるか分
からない、ことを意味する。したがって、３．３Ｖの入
力時において、Ｐ６がオフ状態となった場合には、ノー
ドａもフローティング状態となってしまう。これによ
り、Ｐ１のＰ型トランジスタ（ドライバー）がオン状態
になってしまう可能性がある。つまり、ＰＡＤとＶＤＤ
が接続してしまう可能性がでてくるわけである。
６がオン状態またはオフ状態のどちらの状態となるか分
からない、ことを意味する。したがって、３．３Ｖの入
力時において、Ｐ６がオフ状態となった場合には、ノー
ドａもフローティング状態となってしまう。これによ
り、Ｐ１のＰ型トランジスタ（ドライバー）がオン状態
になってしまう可能性がある。つまり、ＰＡＤとＶＤＤ
が接続してしまう可能性がでてくるわけである。
【００９６】しかし、図２と比較して、ＩＣの実使用上
では、図４の回路はそれほど問題とならないと考えられ
る。なぜなら、図４において、この問題となるときのＶ
ＤＤとＰＡＤの電位は、両電位とも３．３Ｖであるから
である。つまり、フローティングによりＰ１が不安定化
となる現象は、ＩＣのＶＤＤ（この場合３．３Ｖ）と、
外部から入力されるＶＤＤ（この場合３．３Ｖ）の差分
が起電力となるからであり、今回の場合は、この差はほ
とんど無いに等しいので、リーク電流も起こりにくいこ
とになる。しかし、ＩＣにとっては、好ましくない状態
であることは確かである。
では、図４の回路はそれほど問題とならないと考えられ
る。なぜなら、図４において、この問題となるときのＶ
ＤＤとＰＡＤの電位は、両電位とも３．３Ｖであるから
である。つまり、フローティングによりＰ１が不安定化
となる現象は、ＩＣのＶＤＤ（この場合３．３Ｖ）と、
外部から入力されるＶＤＤ（この場合３．３Ｖ）の差分
が起電力となるからであり、今回の場合は、この差はほ
とんど無いに等しいので、リーク電流も起こりにくいこ
とになる。しかし、ＩＣにとっては、好ましくない状態
であることは確かである。
【００９７】そこで、Ｎ４〜Ｎ７の４つのＮ型トランジ
スタは、ノードｂの不安定（フローティング）状態を更
に削減するために構成した回路である。
スタは、ノードｂの不安定（フローティング）状態を更
に削減するために構成した回路である。
【００９８】ＶＤＤにＮ型トランジスタのＮ４を接続し
てあることから、Ｎ４のドレイン電位はＶＤＤからＶｔ
ｎ（Ｎ型トランジスタのしきい値電圧、一般的には０．
７Ｖ程度）だけ低い電圧までしかチャージすることがで
きない。Ｎ５からＮ７までの３段のＮ型トランジスタ
も、各ゲート電極をソース電位につないでいることか
ら、各ドレイン電位は、ソース電位からＶｔｎだけ低い
電圧となる。これにより、ノードｂはＶＤＤよりＶｔｎ
４段分低い電位となる。この電位は、０Ｖにはならない
がＰ６にとってロー電位と認識するのに十分な低い電位
である。したがって、Ｎ４〜Ｎ７のＮ型トランジスタが
オンすることにより、Ｐ６をオン状態とさせ、ノードａ
を３．３Ｖに固定することができる。
てあることから、Ｎ４のドレイン電位はＶＤＤからＶｔ
ｎ（Ｎ型トランジスタのしきい値電圧、一般的には０．
７Ｖ程度）だけ低い電圧までしかチャージすることがで
きない。Ｎ５からＮ７までの３段のＮ型トランジスタ
も、各ゲート電極をソース電位につないでいることか
ら、各ドレイン電位は、ソース電位からＶｔｎだけ低い
電圧となる。これにより、ノードｂはＶＤＤよりＶｔｎ
４段分低い電位となる。この電位は、０Ｖにはならない
がＰ６にとってロー電位と認識するのに十分な低い電位
である。したがって、Ｎ４〜Ｎ７のＮ型トランジスタが
オンすることにより、Ｐ６をオン状態とさせ、ノードａ
を３．３Ｖに固定することができる。
【００９９】ここで、Ｎ型トランジスタのしきい値電圧
が一般的には０．７Ｖ程度であることから、Ｎ４〜Ｎ７
に相当するトランジスタの段数としては、２段以上及び
４段以下が好ましい。図４においては、４段とした。こ
れは、Ｐ６を確実にオン状態とするために、別の言い方
をするとノードｂをより０Ｖに近づけるために４段とし
た。これ以上段数が多いと、ノードｂを０Ｖに近づける
スピードが遅くなってしまう。また、この段数が少なす
ぎるとＰ６のコントロール、さらにノードａのコントロ
ールがし難くなってしまう。
が一般的には０．７Ｖ程度であることから、Ｎ４〜Ｎ７
に相当するトランジスタの段数としては、２段以上及び
４段以下が好ましい。図４においては、４段とした。こ
れは、Ｐ６を確実にオン状態とするために、別の言い方
をするとノードｂをより０Ｖに近づけるために４段とし
た。これ以上段数が多いと、ノードｂを０Ｖに近づける
スピードが遅くなってしまう。また、この段数が少なす
ぎるとＰ６のコントロール、さらにノードａのコントロ
ールがし難くなってしまう。
【０１００】また、この図４の回路は、Ｎ４のゲートが
Ｌ３のＮＯＲゲートにより制御されており、更にＬ３が
ＰＡＤとポートＥからの信号により制御されている。よ
って、Ｎ３またはＮ８がオン状態にある時は、Ｎ４はオ
フ状態にあり、ＶＤＤからＶＳＳにショート電流が流れ
ることはない。さらに、仮にＡＣ動作時において、コン
テンションが起こった場合にも、Ｎ４〜Ｎ７の４段の接
続により、トランジスタの能力は非常に低下しているこ
とから、１０ｕＡ程度しかショート電流は流れない。
Ｌ３のＮＯＲゲートにより制御されており、更にＬ３が
ＰＡＤとポートＥからの信号により制御されている。よ
って、Ｎ３またはＮ８がオン状態にある時は、Ｎ４はオ
フ状態にあり、ＶＤＤからＶＳＳにショート電流が流れ
ることはない。さらに、仮にＡＣ動作時において、コン
テンションが起こった場合にも、Ｎ４〜Ｎ７の４段の接
続により、トランジスタの能力は非常に低下しているこ
とから、１０ｕＡ程度しかショート電流は流れない。
【０１０１】次に、ＰＡＤに５Ｖが入力された場合は、
Ｐ７がオン状態となることによって、ノードｂは５Ｖと
なる。この時、Ｎ４〜Ｎ６の３つのＮ型トランジスタは
オン状態であるが、Ｎ７のドレイン電位（ノードｂ）が
ゲート電位より高い５Ｖであることから、Ｎ７はオフ状
態となる。これにより、ＶＤＳＵＢ２からＶＤＤへのリ
ーク経路を遮断することができる。これが、入力電位と
して５Ｖが入力されて、その後３．３Ｖが入力された時
に、このＮ７がオフ状態となっていることから、ノード
ｂをフローティング状態とする原因となる。このよう
に、一旦オフ状態となったＮ７により、ノードｂは、次
に０Ｖが入力されるか、再度５Ｖが入力されるか、また
は出力モードとならない限りフローティング状態のまま
である。この点、図４は、図２より優れているといえ
る。つまり、図４の回路では、前の入力電位如何によら
ず、入力電位０ＶでノードｂをＶＳＳ（０Ｖ）とするこ
とができるのに対して、図２は、前の入力電位が５Ｖの
場合は、入力電位０Ｖでも、ノードｂはフローティング
状態のままである。
Ｐ７がオン状態となることによって、ノードｂは５Ｖと
なる。この時、Ｎ４〜Ｎ６の３つのＮ型トランジスタは
オン状態であるが、Ｎ７のドレイン電位（ノードｂ）が
ゲート電位より高い５Ｖであることから、Ｎ７はオフ状
態となる。これにより、ＶＤＳＵＢ２からＶＤＤへのリ
ーク経路を遮断することができる。これが、入力電位と
して５Ｖが入力されて、その後３．３Ｖが入力された時
に、このＮ７がオフ状態となっていることから、ノード
ｂをフローティング状態とする原因となる。このよう
に、一旦オフ状態となったＮ７により、ノードｂは、次
に０Ｖが入力されるか、再度５Ｖが入力されるか、また
は出力モードとならない限りフローティング状態のまま
である。この点、図４は、図２より優れているといえ
る。つまり、図４の回路では、前の入力電位如何によら
ず、入力電位０ＶでノードｂをＶＳＳ（０Ｖ）とするこ
とができるのに対して、図２は、前の入力電位が５Ｖの
場合は、入力電位０Ｖでも、ノードｂはフローティング
状態のままである。
【０１０２】このように、Ｎ７のＮ型トランジスタは、
一旦オフ状態となった場合は、ノードｂが０Ｖ（実際に
は、Ｎ７のゲート電位よりしきい値電圧Ｖｔｎ分低い電
位）にならないとオン状態に復帰することはない。これ
は、Ｎ４〜Ｎ７の回路が、前述のように入力モードにお
いて以下のように動作することを意味する。
一旦オフ状態となった場合は、ノードｂが０Ｖ（実際に
は、Ｎ７のゲート電位よりしきい値電圧Ｖｔｎ分低い電
位）にならないとオン状態に復帰することはない。これ
は、Ｎ４〜Ｎ７の回路が、前述のように入力モードにお
いて以下のように動作することを意味する。
【０１０３】・０Ｖから３．３Ｖになった場合 ： ノー
ドｂをロー電位に保持する。
ドｂをロー電位に保持する。
【０１０４】・５Ｖから３．３Ｖになった場合 ： ノー
ドｂはフローティング状態。
ドｂはフローティング状態。
【０１０５】よって、Ｎ４〜Ｎ７の回路は、ノードｂに
おける２つの不安定状態のうち、１つの条件を解決した
回路といえる。
おける２つの不安定状態のうち、１つの条件を解決した
回路といえる。
【０１０６】＜図４−説明６：Ｐ３及びＰ４＞Ｐ３及び
Ｐ４により、ＶＤＳＵＢ２を３．３Ｖに固定する。
Ｐ４により、ＶＤＳＵＢ２を３．３Ｖに固定する。
【０１０７】出力モードにおいては、一切の信号入力を
考慮する必要がないため、ＶＤＳＵＢ２はＶＤＤと同電
位に固定されたほうがいい。この「一切の信号入力を考
慮する必要がない」という意味は、通常、図４のような
インターフェース回路としての入出力回路のパッドは、
その先でデータバス等に接続されている。そのデータバ
スは、他にも各種回路が接続されているが、一度に１つ
の回路しかオンさせないという概念となっているからで
ある。
考慮する必要がないため、ＶＤＳＵＢ２はＶＤＤと同電
位に固定されたほうがいい。この「一切の信号入力を考
慮する必要がない」という意味は、通常、図４のような
インターフェース回路としての入出力回路のパッドは、
その先でデータバス等に接続されている。そのデータバ
スは、他にも各種回路が接続されているが、一度に１つ
の回路しかオンさせないという概念となっているからで
ある。
【０１０８】ＶＤＳＵＢ２をＶＤＤと同電位に固定する
ための役割を果たしているのが、Ｐ３及びＰ４のＰ型ト
ランジスタである。Ｐ１及びＮ１からなるドライバー
は、出力モードにおいて、ノードａまたはＰＡＤのどち
らか一方が必ず０Ｖになる。よって、ノードａが０Ｖの
時は、Ｐ４がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電
位にチャージする。また、ＰＡＤが０Ｖの時は、Ｐ３が
オン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージ
することになる。
ための役割を果たしているのが、Ｐ３及びＰ４のＰ型ト
ランジスタである。Ｐ１及びＮ１からなるドライバー
は、出力モードにおいて、ノードａまたはＰＡＤのどち
らか一方が必ず０Ｖになる。よって、ノードａが０Ｖの
時は、Ｐ４がオン状態となり、ＶＤＳＵＢ２をＶＤＤ電
位にチャージする。また、ＰＡＤが０Ｖの時は、Ｐ３が
オン状態となり、ＶＤＳＵＢ２をＶＤＤ電位にチャージ
することになる。
【０１０９】ここで、Ｐ３のゲートは、ＰＡＤから直接
信号を受け取るために、ＰＡＤに静電気が印可された場
合に破壊されやすくなる。よって、Ｌ１のインバータの
入力と同様に、ＲＩの保護抵抗を介してＰＡＤとＰ３の
ゲートとを接続し、静電気によるゲート絶縁膜の破壊を
起こりにくくしている。
信号を受け取るために、ＰＡＤに静電気が印可された場
合に破壊されやすくなる。よって、Ｌ１のインバータの
入力と同様に、ＲＩの保護抵抗を介してＰＡＤとＰ３の
ゲートとを接続し、静電気によるゲート絶縁膜の破壊を
起こりにくくしている。
【０１１０】また、Ｐ３は、入力モードにおいて、ＰＡ
Ｄに０Ｖが入力された時、ＶＤＳＵＢ２をＶＤＤ電位に
チャージする役割も果たしている。
Ｄに０Ｖが入力された時、ＶＤＳＵＢ２をＶＤＤ電位に
チャージする役割も果たしている。
【０１１１】以上述べた図４の回路により、３．３Ｖが
出力でき、更に５Ｖが入力されても問題の無い、かつ実
質的に電流リークの問題も無い双方向の入出力回路等の
インターフェース回路を構成することができる。図４に
おける、各モード、各条件における、フローティングＮ
ウエル、ノードｂの電位状態を次の表２にまとめる。
出力でき、更に５Ｖが入力されても問題の無い、かつ実
質的に電流リークの問題も無い双方向の入出力回路等の
インターフェース回路を構成することができる。図４に
おける、各モード、各条件における、フローティングＮ
ウエル、ノードｂの電位状態を次の表２にまとめる。
【０１１２】
【表２】
【０１１３】次に、図５に基づいて説明する。図５は、
図４に一つの間トランジスタを追加して、図４では発生
する、ある状態のときのＶＤＳＵＢ２のフローティング
状態を解消するインターフェース回路である。その他の
特徴及び性能は、図４と同じである。
図４に一つの間トランジスタを追加して、図４では発生
する、ある状態のときのＶＤＳＵＢ２のフローティング
状態を解消するインターフェース回路である。その他の
特徴及び性能は、図４と同じである。
【０１１４】図５において、図４と同様の構成を示すも
のは、以下に説明するように同様の符号をつけてある。
パッド（ＰＡＤ）は、外部からの信号入出力に用いるも
のである。ポートＡはデータ信号を示している。ポート
Ｅはイネーブル信号を示しており、ロー（「０」）状態
が出力モードを示し、ハイ（「１」）状態が入力モード
を示すものである。ポートＸは入力モードの時に、ＰＡ
Ｄ電位（入力信号）を内部回路へ伝える出力ポートであ
る。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給す
る端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグ
ラウンド電源電圧（正確には、ＶＳＳ電位を供給する端
子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフロ
ーティングＮウエルの電位（正確には、フローティング
Ｎウエルの電位を供給する端子）を示す。ＲＩは抵抗で
あり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ
１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及び
Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートであ
る。Ｐ１〜Ｐ８及びＰ１１は、Ｐ型トランジスタであ
り、その全てのトランジスタがフローティングＮウエル
上に形成されている。Ｎ１〜Ｎ８は、Ｎ型トランジスタ
である。node（ノード）ａは、Ｐ１のゲートとＰ５のド
レインとの接続部に形成され、node（ノード）ｂは、Ｐ
６のゲートとＰ７のドレインとＮ３のドレインとＮ７の
ドレインとＮ８のドレインとＰ１１のゲートとの接続部
に形成される。また、Ｐ１及びＮ１を駆動回路（ドライ
バー）といい、Ｐ８及びＮ２を前置駆動回路（プリドラ
イバー）という。以上より、図５と図４との違いは、Ｐ
１１のＰ型トランジスタの有無である。
のは、以下に説明するように同様の符号をつけてある。
パッド（ＰＡＤ）は、外部からの信号入出力に用いるも
のである。ポートＡはデータ信号を示している。ポート
Ｅはイネーブル信号を示しており、ロー（「０」）状態
が出力モードを示し、ハイ（「１」）状態が入力モード
を示すものである。ポートＸは入力モードの時に、ＰＡ
Ｄ電位（入力信号）を内部回路へ伝える出力ポートであ
る。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給す
る端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグ
ラウンド電源電圧（正確には、ＶＳＳ電位を供給する端
子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフロ
ーティングＮウエルの電位（正確には、フローティング
Ｎウエルの電位を供給する端子）を示す。ＲＩは抵抗で
あり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ
１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及び
Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートであ
る。Ｐ１〜Ｐ８及びＰ１１は、Ｐ型トランジスタであ
り、その全てのトランジスタがフローティングＮウエル
上に形成されている。Ｎ１〜Ｎ８は、Ｎ型トランジスタ
である。node（ノード）ａは、Ｐ１のゲートとＰ５のド
レインとの接続部に形成され、node（ノード）ｂは、Ｐ
６のゲートとＰ７のドレインとＮ３のドレインとＮ７の
ドレインとＮ８のドレインとＰ１１のゲートとの接続部
に形成される。また、Ｐ１及びＮ１を駆動回路（ドライ
バー）といい、Ｐ８及びＮ２を前置駆動回路（プリドラ
イバー）という。以上より、図５と図４との違いは、Ｐ
１１のＰ型トランジスタの有無である。
【０１１５】＜図５−説明１：Ｐ１１＞図５を構成する
各トランジスタの役割は、Ｐ１１のＰ型トランジスタの
役割を除いて、前述の図４の場合と同様である。したが
って、Ｐ１１の役割についてのみ、ここで説明する。そ
れ以外の各トランジスタの役割については、図４の説明
を参照されたい。
各トランジスタの役割は、Ｐ１１のＰ型トランジスタの
役割を除いて、前述の図４の場合と同様である。したが
って、Ｐ１１の役割についてのみ、ここで説明する。そ
れ以外の各トランジスタの役割については、図４の説明
を参照されたい。
【０１１６】図４のインターフェース回路を示す入出力
回路では、表２にあるように、入力モードで入力電位
３．３Ｖの場合は、次の特性を示す。
回路では、表２にあるように、入力モードで入力電位
３．３Ｖの場合は、次の特性を示す。
【０１１７】・入力モード、３．３Ｖ入力時、前の入力
電位が０Ｖの場合 ：ＶＤＳＵＢ２はフローティング
（３．３Ｖ−ＶＦ）であり、ノードｂの電位は３．３Ｖ
−４×Ｖｔｎである。
電位が０Ｖの場合 ：ＶＤＳＵＢ２はフローティング
（３．３Ｖ−ＶＦ）であり、ノードｂの電位は３．３Ｖ
−４×Ｖｔｎである。
【０１１８】入力モード、３．３Ｖ入力時、前の入力電
位が５Ｖの場合 ：ＶＤＳＵＢ２はフローティング
（３．３Ｖ−ＶＦ）であり、ノードｂの電位はフローテ
ィングである。
位が５Ｖの場合 ：ＶＤＳＵＢ２はフローティング
（３．３Ｖ−ＶＦ）であり、ノードｂの電位はフローテ
ィングである。
【０１１９】ここで、Ｐ１１のＰ型トランジスタは、フ
ローティングＮウエル上に形成され、そのゲートがノー
ドｂに接続されており、そのソース及びドレインがそれ
ぞれＶＤＤ電位及びＶＳＵＢ２電位に接続されている。
このＰ１１のＰ型トランジスタの役割は、Ｐ３及びＰ４
のＰ型トランジスタと同様に、ＶＤＳＵＢ２電位をＶＤ
Ｄ電位に固定するものである。
ローティングＮウエル上に形成され、そのゲートがノー
ドｂに接続されており、そのソース及びドレインがそれ
ぞれＶＤＤ電位及びＶＳＵＢ２電位に接続されている。
このＰ１１のＰ型トランジスタの役割は、Ｐ３及びＰ４
のＰ型トランジスタと同様に、ＶＤＳＵＢ２電位をＶＤ
Ｄ電位に固定するものである。
【０１２０】図５の入出力回路では、図４の回路と同様
に、入力モードで入力電位が０Ｖの場合には、その前の
電位の値如何によらず、ノードｂの電位は必ず０Ｖとな
る。したがって、上記に説明した入力モードで入力電位
３．３Ｖの場合に、その前の入力電位が０Ｖの場合に
は、ノードｂの電位が３．３Ｖ−４×Ｖｔｎとなり、Ｐ
型トランジスタをオン状態とするには十分な値となる。
このことから、Ｐ１１のＮ型トランジスタは、入力モー
ドで入力電位３．３Ｖの場合で、その前の入力電位が０
Ｖの場合には、ＶＤＳＵＢ２の電位をＶＤＤ電位、つま
り３．３Ｖに固定することができる。
に、入力モードで入力電位が０Ｖの場合には、その前の
電位の値如何によらず、ノードｂの電位は必ず０Ｖとな
る。したがって、上記に説明した入力モードで入力電位
３．３Ｖの場合に、その前の入力電位が０Ｖの場合に
は、ノードｂの電位が３．３Ｖ−４×Ｖｔｎとなり、Ｐ
型トランジスタをオン状態とするには十分な値となる。
このことから、Ｐ１１のＮ型トランジスタは、入力モー
ドで入力電位３．３Ｖの場合で、その前の入力電位が０
Ｖの場合には、ＶＤＳＵＢ２の電位をＶＤＤ電位、つま
り３．３Ｖに固定することができる。
【０１２１】これにより、図５の入出力回路は、図４の
ものと比較して、ＩＣ内部でのフローティング状態を少
なくする機能を有するものである。
ものと比較して、ＩＣ内部でのフローティング状態を少
なくする機能を有するものである。
【０１２２】図５における、各モード、各条件におけ
る、フローティングＮウエル、ノードｂの電位状態を次
の表３にまとめる。
る、フローティングＮウエル、ノードｂの電位状態を次
の表３にまとめる。
【０１２３】
【表３】
【０１２４】次に、図６に基づいて説明する。図６は、
プルアップ抵抗付きの入出力回路からなるインターフェ
ース回路を示す。図６は、図４にプルアップ抵抗を追加
して、図４では発生する、ある状態のときのフローティ
ング状態を解消するインターフェース回路である。その
他の特徴及び性能は、図４と同じである。
プルアップ抵抗付きの入出力回路からなるインターフェ
ース回路を示す。図６は、図４にプルアップ抵抗を追加
して、図４では発生する、ある状態のときのフローティ
ング状態を解消するインターフェース回路である。その
他の特徴及び性能は、図４と同じである。
【０１２５】図６において、図４と同様の構成を示すも
のは、以下に説明するように同様の符号をつけてある。
パッド（ＰＡＤ）は、外部からの信号入出力に用いるも
のである。ポートＡはデータ信号を示している。ポート
Ｅはイネーブル信号を示しており、ロー（「０」）状態
が出力モードを示し、ハイ（「１」）状態が入力モード
を示すものである。ポートＸは入力モードの時に、ＰＡ
Ｄ電位（入力信号）を内部回路へ伝える出力ポートであ
る。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給す
る端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグ
ラウンド電源電圧（正確には、ＶＳＳ電位を供給する端
子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフロ
ーティングＮウエルの電位（正確には、フローティング
Ｎウエルの電位を供給する端子）を示す。ＲＩは抵抗で
あり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ
１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及び
Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートであ
る。Ｐ１〜Ｐ１０は、Ｐ型トランジスタであり、その全
てのトランジスタがフローティングＮウエル上に形成さ
れている。Ｎ１〜Ｎ１２は、Ｎ型トランジスタである。
node（ノード）ａは、Ｐ１のゲートとＰ５のドレインと
の接続部に形成され、node（ノード）ｂは、Ｐ６のゲー
トとＰ７のドレインとＮ３のドレインとＮ７のドレイン
とＮ８のドレインとＰ１０のゲートとの接続部に形成さ
れる。また、Ｐ１及びＮ１を駆動回路（ドライバー）と
いい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）
という。以上より、図６と図４との違いは、Ｐ９及びＰ
１０のＰ型トランジスタの有無、並びにＮ９〜Ｎ１２の
Ｎ型トランジスタの有無である。
のは、以下に説明するように同様の符号をつけてある。
パッド（ＰＡＤ）は、外部からの信号入出力に用いるも
のである。ポートＡはデータ信号を示している。ポート
Ｅはイネーブル信号を示しており、ロー（「０」）状態
が出力モードを示し、ハイ（「１」）状態が入力モード
を示すものである。ポートＸは入力モードの時に、ＰＡ
Ｄ電位（入力信号）を内部回路へ伝える出力ポートであ
る。ＶＤＤは電源電圧（正確には、ＶＤＤ電位を供給す
る端子）であり、たとえば３．３Ｖを示し、ＶＳＳはグ
ラウンド電源電圧（正確には、ＶＳＳ電位を供給する端
子）であり、たとえば０Ｖを示し、ＶＤＳＵＢ２はフロ
ーティングＮウエルの電位（正確には、フローティング
Ｎウエルの電位を供給する端子）を示す。ＲＩは抵抗で
あり、Ｌ１〜Ｌ７はロジック回路である。そのうち、Ｌ
１，Ｌ２，Ｌ５及びＬ７はインバータであり、Ｌ３及び
Ｌ６はＮＯＲゲートであり、Ｌ４はＮＡＮＤゲートであ
る。Ｐ１〜Ｐ１０は、Ｐ型トランジスタであり、その全
てのトランジスタがフローティングＮウエル上に形成さ
れている。Ｎ１〜Ｎ１２は、Ｎ型トランジスタである。
node（ノード）ａは、Ｐ１のゲートとＰ５のドレインと
の接続部に形成され、node（ノード）ｂは、Ｐ６のゲー
トとＰ７のドレインとＮ３のドレインとＮ７のドレイン
とＮ８のドレインとＰ１０のゲートとの接続部に形成さ
れる。また、Ｐ１及びＮ１を駆動回路（ドライバー）と
いい、Ｐ８及びＮ２を前置駆動回路（プリドライバー）
という。以上より、図６と図４との違いは、Ｐ９及びＰ
１０のＰ型トランジスタの有無、並びにＮ９〜Ｎ１２の
Ｎ型トランジスタの有無である。
【０１２６】一般的に、プルアップ抵抗付きの入出力回
路のようなインターフェース回路を、電圧トレラント回
路に対応する回路とすることは、つまり今回の図６の回
路とすることは、Ｐ型トランジスタを電圧トレラント回
路に対応する回路、つまり図２、図４及び図５の回路と
するよりも、困難な問題を含んでいる。
路のようなインターフェース回路を、電圧トレラント回
路に対応する回路とすることは、つまり今回の図６の回
路とすることは、Ｐ型トランジスタを電圧トレラント回
路に対応する回路、つまり図２、図４及び図５の回路と
するよりも、困難な問題を含んでいる。
【０１２７】なぜならば、ドライバーとしてのＰ型トラ
ンジスタは、入力モードにおいて常時オフ状態であるの
に対し、プルアップ抵抗は、次の状態に対応する必要が
あるからである。
ンジスタは、入力モードにおいて常時オフ状態であるの
に対し、プルアップ抵抗は、次の状態に対応する必要が
あるからである。
【０１２８】・入力電位が０Ｖ〜３．３Ｖ ： プルアッ
プ抵抗がオン状態 ・入力電位が３．３Ｖ〜５Ｖ ： プルアップ抵抗がオフ
状態 この問題を解決したのが、図６の、電圧トレラント回路
としての入出力回路からなるのインターフェース回路で
ある。
プ抵抗がオン状態 ・入力電位が３．３Ｖ〜５Ｖ ： プルアップ抵抗がオフ
状態 この問題を解決したのが、図６の、電圧トレラント回路
としての入出力回路からなるのインターフェース回路で
ある。
【０１２９】また、図６を構成する各トランジスタの役
割は、Ｐ９及びＰ１０のＰ型トランジスタの役割、並び
にＮ９〜Ｎ１２のＮ型トランジスタの役割を除いて、前
述の図４の場合と同様である。したがって、Ｐ９及びＰ
１０のＰ型トランジスタの役割、並びにＮ９〜Ｎ１２の
Ｎ型トランジスタの役割についてのみ、ここで説明す
る。それ以外の各トランジスタの役割については、図４
の説明を参照されたい。
割は、Ｐ９及びＰ１０のＰ型トランジスタの役割、並び
にＮ９〜Ｎ１２のＮ型トランジスタの役割を除いて、前
述の図４の場合と同様である。したがって、Ｐ９及びＰ
１０のＰ型トランジスタの役割、並びにＮ９〜Ｎ１２の
Ｎ型トランジスタの役割についてのみ、ここで説明す
る。それ以外の各トランジスタの役割については、図４
の説明を参照されたい。
【０１３０】＜図６−説明１：Ｐ９及びＰ１０＞Ｐ９及
びＰ１０のＰ型トランジスタをフローティングＮウエル
上に形成する。
びＰ１０のＰ型トランジスタをフローティングＮウエル
上に形成する。
【０１３１】プルアップ抵抗用Ｐ型トランジスタである
Ｐ９と、電流リーク経路遮断用Ｐ型トランジスタである
Ｐ１０を共にフローティングＮウエル上に形成する。こ
れにより、ＰＡＤにＰ型トランジスタのドレインを直接
接続しても、ダイオードによる電流リーク経路を遮断す
ることができる。
Ｐ９と、電流リーク経路遮断用Ｐ型トランジスタである
Ｐ１０を共にフローティングＮウエル上に形成する。こ
れにより、ＰＡＤにＰ型トランジスタのドレインを直接
接続しても、ダイオードによる電流リーク経路を遮断す
ることができる。
【０１３２】Ｐ９のＰ型トランジスタは、通常のプルア
ップ抵抗と同様に、出力モード時にオフ状態となり、入
力モード時にオン状態となるよう、プリドライバー部の
回路Ｌ６の出力により制御されている。
ップ抵抗と同様に、出力モード時にオフ状態となり、入
力モード時にオン状態となるよう、プリドライバー部の
回路Ｌ６の出力により制御されている。
【０１３３】入力モードにおいて、Ｐ９はオン状態とな
るが、５Ｖ入力時におけるＰＡＤとＶＤＤのショート電
流を防ぐため、Ｐ９とＶＤＤの間にＰ１０のＰ型トラン
ジスタを設けている。つまり、入力モードにおいて、入
力電位が５Ｖの場合には、ノートｂは５Ｖとなる。Ｐ１
０のＰ型トランジスタのゲートは、ノードｂに接続され
ているため、この５Ｖの入力時に、Ｐ１０のＰ型トラン
ジスタはオフ状態となるのである。これにより、ＰＡＤ
とＶＤＤ間のショート電流を確実に防ぐことができる。
るが、５Ｖ入力時におけるＰＡＤとＶＤＤのショート電
流を防ぐため、Ｐ９とＶＤＤの間にＰ１０のＰ型トラン
ジスタを設けている。つまり、入力モードにおいて、入
力電位が５Ｖの場合には、ノートｂは５Ｖとなる。Ｐ１
０のＰ型トランジスタのゲートは、ノードｂに接続され
ているため、この５Ｖの入力時に、Ｐ１０のＰ型トラン
ジスタはオフ状態となるのである。これにより、ＰＡＤ
とＶＤＤ間のショート電流を確実に防ぐことができる。
【０１３４】＜図６−説明２：Ｎ９〜Ｎ１２＞Ｎ９〜Ｎ
１２のＮ型トランジスタにより、微少電流リーク経路を
確保する。
１２のＮ型トランジスタにより、微少電流リーク経路を
確保する。
【０１３５】５Ｖ入力時以外は、Ｐ１０はオン状態でな
ければならない。しかし、図４の状態を示す表２のよう
に、５Ｖ入力から３．３Ｖ入力に切り変わった時に、ノ
ードｂはフローティング状態となっている。
ければならない。しかし、図４の状態を示す表２のよう
に、５Ｖ入力から３．３Ｖ入力に切り変わった時に、ノ
ードｂはフローティング状態となっている。
【０１３６】これでは、実際のＩＣ使用時において、入
力電位が５ＶからＨＺ（ＡＣ入力時）になった時に、プ
ルアップ抵抗がオン状態とならないことになる。このよ
うな状態は、ＰＡＤの電位が電流リーク等により、Ｌ１
の入力インバータのロジックレベル以下に下がり、Ｎ３
のＮ型トランジスタがオン状態となるまで続くことにな
る。
力電位が５ＶからＨＺ（ＡＣ入力時）になった時に、プ
ルアップ抵抗がオン状態とならないことになる。このよ
うな状態は、ＰＡＤの電位が電流リーク等により、Ｌ１
の入力インバータのロジックレベル以下に下がり、Ｎ３
のＮ型トランジスタがオン状態となるまで続くことにな
る。
【０１３７】このような不具合を解決するために、図６
にあるＮ９〜Ｎ１２までの４段のＮ型トランジスタを追
加したのである。
にあるＮ９〜Ｎ１２までの４段のＮ型トランジスタを追
加したのである。
【０１３８】ここで、Ｎ１２のＮ型トランジスタは、そ
のゲートがＶＤＤ電位に接続されているため、常時オン
状態である。また、Ｎ９〜Ｎ１１までの３段のＮ型トラ
ンジスタは、各ゲートを各ドレインに接続することによ
り、０Ｖまでにはならないがノードｂの電位をＶｔｎ
（一般には０．７Ｖ程度）の３段分高い電位（３×Ｖｔ
ｎ）まで引き下げることができる。この電位により、Ｐ
１０のＰ型トランジスタをオン状態とすることができ
る。つまり、ノードｂの電位が（３×Ｖｔｎ）電位（約
２．１Ｖ程度）であり、この電位が（ＶＤＤ−Ｖｔ
ｐ）、約２．５Ｖ（３．３−０．８）よりも低い値であ
れば、Ｐ１０のＰ型トランジスタをオン状態とすること
ができるのである。これを式で表すと次のようになる。
のゲートがＶＤＤ電位に接続されているため、常時オン
状態である。また、Ｎ９〜Ｎ１１までの３段のＮ型トラ
ンジスタは、各ゲートを各ドレインに接続することによ
り、０Ｖまでにはならないがノードｂの電位をＶｔｎ
（一般には０．７Ｖ程度）の３段分高い電位（３×Ｖｔ
ｎ）まで引き下げることができる。この電位により、Ｐ
１０のＰ型トランジスタをオン状態とすることができ
る。つまり、ノードｂの電位が（３×Ｖｔｎ）電位（約
２．１Ｖ程度）であり、この電位が（ＶＤＤ−Ｖｔ
ｐ）、約２．５Ｖ（３．３−０．８）よりも低い値であ
れば、Ｐ１０のＰ型トランジスタをオン状態とすること
ができるのである。これを式で表すと次のようになる。
【０１３９】ノードｂの電位 ＝ ０＋３×Ｖｔｎ ＜ Ｖ
ＤＤ − １ × Ｖｔｐ 上の条件を満たせば、Ｐ１０のＰ型トランジスタをオン
状態とすることができる。図６の場合も、前述のよう
に、ノードｂの電位が約２．１Ｖであり、これはＶＤＤ
−Ｖｔｐの値、約２．５Ｖよりも低い値なので、Ｐ１０
のＰ型トランジスタをオン状態とすることができる。
ＤＤ − １ × Ｖｔｐ 上の条件を満たせば、Ｐ１０のＰ型トランジスタをオン
状態とすることができる。図６の場合も、前述のよう
に、ノードｂの電位が約２．１Ｖであり、これはＶＤＤ
−Ｖｔｐの値、約２．５Ｖよりも低い値なので、Ｐ１０
のＰ型トランジスタをオン状態とすることができる。
【０１４０】これにより、入力モードにおいて、５Ｖ入
力から３．３Ｖ入力への切り変わり時におけるノードｂ
のフローティング状態を解消することができ、プルアッ
プ抵抗をオン状態とすることができる。
力から３．３Ｖ入力への切り変わり時におけるノードｂ
のフローティング状態を解消することができ、プルアッ
プ抵抗をオン状態とすることができる。
【０１４１】また、ノードｂを０Ｖに近づけるために
は、Ｎ９〜Ｎ１２のＮ型トランジスタの段数を減らすこ
とにより可能である。このようにする方が、Ｐ１０のＰ
型トランジスタをオン状態とするのには好条件となる。
は、Ｎ９〜Ｎ１２のＮ型トランジスタの段数を減らすこ
とにより可能である。このようにする方が、Ｐ１０のＰ
型トランジスタをオン状態とするのには好条件となる。
【０１４２】しかし、Ｎ９〜Ｎ１２のＮ型トランジスタ
は、５Ｖ入力時においてもオン状態であることにより、
このＮ９〜Ｎ１２のＮ型トランジスタの存在により、Ｐ
７のＰ型トランジスタを介して、ＶＤＳＵＢ２からノー
ドｂを介してＶＳＳにショート電流が流れてしまう。こ
の時、ＶＤＳＵＢ２をチャージしているのは、ＰＡＤに
入力された５Ｖ信号であるから、このチャージ電流は、
そのまま入力電流リークとなってしまう。
は、５Ｖ入力時においてもオン状態であることにより、
このＮ９〜Ｎ１２のＮ型トランジスタの存在により、Ｐ
７のＰ型トランジスタを介して、ＶＤＳＵＢ２からノー
ドｂを介してＶＳＳにショート電流が流れてしまう。こ
の時、ＶＤＳＵＢ２をチャージしているのは、ＰＡＤに
入力された５Ｖ信号であるから、このチャージ電流は、
そのまま入力電流リークとなってしまう。
【０１４３】このような、入力電流リークを小さくする
ために、Ｎ９〜Ｎ１２のような複数段のＮ型トランジス
タが必要なのである。このＮ型トランジスタの段数を、
４段よりも多い５段、６段と増やしていくことは、たと
え各トランジスタのしきい値電圧を小さく設定しても、
ノードｂの電位を高くし、しいては５Ｖ入力から３．３
Ｖ入力への切り変わり時におけるＰ１０のＰ型トランジ
スタのオン状態を確保できなくなる。
ために、Ｎ９〜Ｎ１２のような複数段のＮ型トランジス
タが必要なのである。このＮ型トランジスタの段数を、
４段よりも多い５段、６段と増やしていくことは、たと
え各トランジスタのしきい値電圧を小さく設定しても、
ノードｂの電位を高くし、しいては５Ｖ入力から３．３
Ｖ入力への切り変わり時におけるＰ１０のＰ型トランジ
スタのオン状態を確保できなくなる。
【０１４４】図６の電圧トレラント回路としての入出力
回路は、入力電流リーク値の規格を数ｕＡ単位にするこ
とを考え、４段のＮ型トランジスタ構成とした。
回路は、入力電流リーク値の規格を数ｕＡ単位にするこ
とを考え、４段のＮ型トランジスタ構成とした。
【０１４５】また、Ｎ９〜Ｎ１２を介しての入力電流リ
ークであるが、このリーク電流は、入力モードで５Ｖ入
力時のみ流れるリーク電流であり、他のモード、条件で
は流れないものである。
ークであるが、このリーク電流は、入力モードで５Ｖ入
力時のみ流れるリーク電流であり、他のモード、条件で
は流れないものである。
【０１４６】これにより、図６の入出力回路は、図４の
ものと比較して、入力モードで入力電位３．３Ｖの時、
ノードｂのフローティング状態を無くす機能を有するも
のである。
ものと比較して、入力モードで入力電位３．３Ｖの時、
ノードｂのフローティング状態を無くす機能を有するも
のである。
【０１４７】以上述べた図６の回路により、３．３Ｖが
出力でき、更に５Ｖが入力されても問題の無いことはも
ちろんとして、かつどのようなモード及びどのような条
件においても、ノードｂのフローティング状態を解消し
ているので、電流リークの問題が無い、プルアップ抵抗
付きの双方向の入出力回路等のインターフェース回路を
構成することができる。
出力でき、更に５Ｖが入力されても問題の無いことはも
ちろんとして、かつどのようなモード及びどのような条
件においても、ノードｂのフローティング状態を解消し
ているので、電流リークの問題が無い、プルアップ抵抗
付きの双方向の入出力回路等のインターフェース回路を
構成することができる。
【０１４８】図６における、各モード、各条件におけ
る、フローティングＮウエル、ノードｂの電位状態を次
の表４にまとめる。
る、フローティングＮウエル、ノードｂの電位状態を次
の表４にまとめる。
【０１４９】
【表４】
【０１５０】
【発明の効果】以上の述べた様に、本願発明によれば、
内部の電源電圧よりも高電位の外部からの電位が印可さ
れる可能性のある、電圧トレラント回路としての入出力
回路等のインターフェース回路において、３．３Ｖが出
力でき、更に５Ｖが入力されても問題の無い、かつどの
ようなモード及びどのような条件においても、ノードｂ
のフローティング状態を実質的に解消しているので、電
流リークの問題が実質的に無い双方向の入出力回路等の
インターフェース回路を構成することができる。
内部の電源電圧よりも高電位の外部からの電位が印可さ
れる可能性のある、電圧トレラント回路としての入出力
回路等のインターフェース回路において、３．３Ｖが出
力でき、更に５Ｖが入力されても問題の無い、かつどの
ようなモード及びどのような条件においても、ノードｂ
のフローティング状態を実質的に解消しているので、電
流リークの問題が実質的に無い双方向の入出力回路等の
インターフェース回路を構成することができる。
【０１５１】また、プルアップ抵抗付きの電圧トレラン
ト回路としての入出力回路等のインターフェース回路に
おいても、３．３Ｖが出力でき、更に５Ｖが入力されて
も問題の無い、かつどのようなモード及びどのような条
件においても、ノードｂのフローティング状態を解消し
ているので、電流リークの問題が無い双方向の入出力回
路等のインターフェース回路を構成することができる。
ト回路としての入出力回路等のインターフェース回路に
おいても、３．３Ｖが出力でき、更に５Ｖが入力されて
も問題の無い、かつどのようなモード及びどのような条
件においても、ノードｂのフローティング状態を解消し
ているので、電流リークの問題が無い双方向の入出力回
路等のインターフェース回路を構成することができる。
【図１】 ａは、入出力回路のドライバー部の断面図を
示す。ｂは、ａの等価回路図を示す。
示す。ｂは、ａの等価回路図を示す。
【図２】 本願発明を理解するためのインターフェース
回路の説明回路図を示す。
回路の説明回路図を示す。
【図３】 フローティングＮウエル上に形成したＰ型ト
ランジスタを示す図である。
ランジスタを示す図である。
【図４】 図２を更に改良して、よりリーク電流を防止
するインターフェース回路を示している。
するインターフェース回路を示している。
【図５】 図４に一つの間トランジスタを追加して、図
４では発生する、ある状態のときのＶＤＳＵＢ２のフロ
ーティング状態を解消するインターフェース回路であ
る。
４では発生する、ある状態のときのＶＤＳＵＢ２のフロ
ーティング状態を解消するインターフェース回路であ
る。
【図６】 プルアップ抵抗付きの入出力回路からなるイ
ンターフェース回路を示す。
ンターフェース回路を示す。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/003
Claims (24)
- 【請求項１】 （１）第１電位からなる第１電源（Ｖｄ
ｄ）を供給する端子と、（２）第１電位よりも低い第２
電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る第１駆動回路
（Ｐ８，Ｎ２）と、（４）前記第１駆動回路（Ｐ８，Ｎ
２）からの出力信号を、第１ノード（ノードａ）を介し
て入力として受け取る第２駆動回路（Ｐ１，Ｎ１）と、
（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と電気
的に接続された入出力パッドと、（６）外部から前記入
出力パッドに、前記第１電源（Ｖｄｄ）の第１電位より
も高い電位が印可された場合に、前記第１ノード（ノー
ドａ）を前記第１電位よりも高い電位とすることによ
り、前記第２駆動回路（Ｐ１，Ｎ１）をオフ状態とする
第１保護回路（Ｐ２，Ｐ５）と、（７）前記第１電源
（Ｖｄｄ）を供給する端子及び前記第２電源（Ｖｓｓ）
を供給する端子と電気的に接続された第２ノード（ノー
ドｂ）を有し、外部から前記入出力パッドに、前記第１
電源（Ｖｄｄ）の第１電位よりも高い電位が印可された
場合に、前記第２ノード（ノードｂ）を前記第１電位よ
りも高い電位とすることにより、前記第１駆動回路（Ｐ
８，Ｎ２）をオフ状態とする第２保護回路（Ｐ２，Ｐ
６，Ｐ７）と、（８）外部から前記入出力パッドに、前
記第２電源（Ｖｓｓ）と等しいかまたはほぼ等しい電位
が印可された場合に、前記第２ノード（ノードｂ）を前
記第２電位とすることにより、前記第１駆動回路（Ｐ
８，Ｎ２）の状態を制御する第３保護回路（Ｎ３）と、
を有することを特徴とするインターフェース回路。 - 【請求項２】 請求項１に記載のインターフェース回路
において、前記第１保護回路（Ｐ２，Ｐ５）及び第２保
護回路（Ｐ２，Ｐ６，Ｐ７）を構成しているトランジス
タは、フローティングウェル上に存在していることを特
徴とする。 - 【請求項３】 請求項２に記載のインターフェース回路
において、（１）前記第１駆動回路（Ｐ８，Ｎ２）は、
第１Ｐ型トランジスタ（Ｐ８）及び第１Ｎ型トランジス
タ（Ｎ２）から構成されており、（２）前記第２駆動回
路（Ｐ１，Ｎ１）は、第２Ｐ型トランジスタ（Ｐ１）及
び第２Ｎ型トランジスタ（Ｎ１）から構成されており、
（３）前記第１保護回路（Ｐ２，Ｐ５）は、外部から前
記入出力パッドに前記第１電源（Ｖｄｄ）の第１電位よ
りも高い電位が印可された場合に、フローティングＮウ
ェルの電位をその第１電位よりも高い電位までチャージ
する第３Ｐ型トランジスタ（Ｐ２）と、前記第２Ｐ型ト
ランジスタ（Ｐ１）をオフ状態とする第４Ｐ型トランジ
スタ（Ｐ５）とから構成されており、（４）前記第２保
護回路（Ｐ２，Ｐ６，Ｐ７）は、前記第１Ｐ型トランジ
スタ（Ｐ８）と前記第１ノード（ノードａ）との間に配
置され、そのゲート電極が前記第２ノード（ノードｂ）
と電気的に接続されている第５Ｐ型トランジスタ（Ｐ
６）と、前記第３Ｐ型トランジスタ（Ｐ２）と、外部か
ら前記入出力パッドに前記第１電源（Ｖｄｄ）の第１電
位よりも高い電位が印可された場合に、前記第５Ｐ型ト
ランジスタ（Ｐ６）をオフ状態とする第６Ｐ型トランジ
スタ（Ｐ７）とから構成されており、（５）前記第３保
護回路（Ｎ３）は、そのゲート電極が前記入出力パッド
に電気的に接続されており、そのソースが前記第２電源
（Ｖｓｓ）を供給する端子に接続されており、そのドレ
インが前記第２ノード（ノードｂ）を介して前記第１電
源（Ｖｄｄ）を供給する端子に接続されている第３Ｎ型
トランジスタ（Ｎ３）から構成されていることを特徴と
する。 - 【請求項４】 請求項３に記載のインターフェース回路
において、外部から前記入出力パッドに印可される電位
を入力とするゲート電極を備え、前記第１電源（Ｖｄ
ｄ）を供給する端子と前記第２ノード（ノードｂ）との
間に構成された、直列に接続された複数のＮ型トランジ
スタ群（Ｎ４，Ｎ５，Ｎ６，Ｎ７）をさらに有すること
を特徴とする。 - 【請求項５】 請求項４に記載のインターフェース回路
において、前記複数のＮ型トランジスタ群は、２つ以上
４つ以下であることを特徴とする。 - 【請求項６】 請求項４に記載のインターフェース回路
において、前記複数のＮ型トランジスタ群は、外部から
前記入出力パッドに印可される電位に応じて、前記第２
ノード（ノードｂ）の電位を、前記第１電源（Ｖｄｄ）
の第１電位より、前記複数のＮ型トランジスタ群を構成
している各トランジスタのしきい値電圧の合計値を引い
た電位とすることにより、前記第５Ｐ型トランジスタ
（Ｐ６）をオフ状態にし、前記第１ノード（ノードａ）
を前記第１電源（Ｖｄｄ）の第１電位に固定する働きを
有するものであることを特徴とする。 - 【請求項７】 請求項１に記載のインターフェース回路
において、前記第２ノード（ノードｂ）に接続されたゲ
ート電極を備え、前記第１電源（Ｖｄｄ）を供給する端
子と前記フローティングＮウエルの電位を供給する端子
との間に構成され、前記フローティングＮウエル上に形
成された第７Ｐ型トランジスタ（Ｐ１１）をさらに有す
ることを特徴とする。 - 【請求項８】 請求項３に記載のインターフェース回路
において、前記入出力パッドと前記第１電源（Ｖｄｄ）
を供給する端子との間に、直列に構成された第８Ｐ型ト
ランジスタ（Ｐ９）と第９Ｐ型トランジスタ（Ｐ１０）
とを更に有し、前記第８Ｐ型トランジスタ（Ｐ９）及び
前記第９Ｐ型トランジスタ（Ｐ１０）は共に前記フロー
ティングＮウエル上に形成されており、前記第８Ｐ型ト
ランジスタ（Ｐ９）のゲート電極は前記第２Ｎ型トラン
ジスタ（Ｎ１）のゲート電極と接続されており、前記第
９Ｐ型トランジスタ（Ｐ１０）のゲート電極は前記第２
ノード（ノードｂ）に接続されていることを特徴とす
る。 - 【請求項９】 （１）第１電位からなる第１電源（Ｖｄ
ｄ）を供給する端子と、（２）第１電位よりも低い第２
電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る第１駆動回路
（Ｐ８，Ｎ２）と、（４）前記第１駆動回路（Ｐ８，Ｎ
２）からの出力信号を、第１ノード（ノードａ）を介し
て入力として受け取る第２駆動回路（Ｐ１，Ｎ１）と、
（５）前記第２駆動回路（Ｐ１，Ｎ１）の出力部と電気
的に接続された入出力パッドと、（６）前記第１電源
（Ｖｄｄ）及び前記第２電源（Ｖｓｓ）と電気的に接続
された第２ノード（ノードｂ）と、（７）外部から前記
入出力パッドに、前記第２電源（Ｖｓｓ）と等しいかま
たはほぼ等しい電位が印可された場合に、前記第２ノー
ド（ノードｂ）を前記第２電位とすることにより、前記
第１駆動回路（Ｐ８，Ｎ２）の状態を制御する保護回路
（Ｎ３）と、を有することを特徴とするインターフェー
ス回路。 - 【請求項１０】 請求項９に記載のインターフェース回
路において、前記保護回路（Ｎ３）は、そのゲート電極
が前記入出力パッドに電気的に接続されており、そのソ
ースが前記第２電源（Ｖｓｓ）を供給する端子に接続さ
れており、そのドレインが前記第２ノード（ノードｂ）
を介して前記第１電源（Ｖｄｄ）を供給する端子に接続
されている第３Ｎ型トランジスタ（Ｎ３）から構成され
ていることを特徴とする。 - 【請求項１１】 請求項１０に記載のインターフェース
回路において、さらに（１）前記第１駆動回路（Ｐ８，
Ｎ２）は、第１Ｐ型トランジスタ（Ｐ８）及び第１Ｎ型
トランジスタ（Ｎ２）から構成されており、（２）前記
第２駆動回路（Ｐ１，Ｎ１）は、第２Ｐ型トランジスタ
（Ｐ１）及び第２Ｎ型トランジスタ（Ｎ１）から構成さ
れており、（３）外部から前記入出力パッドに前記第１
電源（Ｖｄｄ）の第１電位よりも高い電位が印可された
場合に、フローティングＮウェルの電位をその第１電位
よりも高い電位までチャージする第３Ｐ型トランジスタ
（Ｐ２）と、前記第２Ｐ型トランジスタ（Ｐ１）をオフ
状態とする第４Ｐ型トランジスタ（Ｐ５）とから構成さ
れた第１保護回路（Ｐ２，Ｐ５）と、（４）前記第１Ｐ
型トランジスタ（Ｐ８）と前記第１ノード（ノードａ）
との間に配置され、そのゲート電極が前記前記第２ノー
ド（ノードｂ）と電気的に接続されている第５Ｐ型トラ
ンジスタ（Ｐ６）と、前記第３Ｐ型トランジスタ（Ｐ
２）と、外部から前記入出力パッドに前記第１電源（Ｖ
ｄｄ）の第１電位よりも高い電位が印可された場合に、
前記第５Ｐ型トランジスタ（Ｐ６）をオフ状態とする第
６Ｐ型トランジスタ（Ｐ７）とから構成された第２保護
回路（Ｐ２，Ｐ６，Ｐ７）と、を有することを特徴とす
る。 - 【請求項１２】 前記請求項１１に記載のインターフェ
ース回路において、前記第２Ｐ型トランジスタ（Ｐ
１）、前記第３Ｐ型トランジスタ（Ｐ２）、前記第４Ｐ
型トランジスタ（Ｐ５）、前記第５Ｐ型トランジスタ
（Ｐ６）及び前記第６Ｐ型トランジスタ（Ｐ７）は、前
記フローティングＮウェル上に存在していることを特徴
とする。 - 【請求項１３】 請求項１１に記載のインターフェース
回路において、外部から前記入出力パッドに印可される
電位を入力とするゲート電極を備え、前記第１電源（Ｖ
ｄｄ）を供給する端子と前記第２ノード（ノードｂ）と
の間に構成された、直列に接続された複数のＮ型トラン
ジスタ群（Ｎ４，Ｎ５，Ｎ６，Ｎ７）をさらに有するこ
とを特徴とする。 - 【請求項１４】 請求項１３に記載のインターフェース
回路において、前記複数のＮ型トランジスタ群は、２つ
以上４つ以下であることを特徴とする。 - 【請求項１５】 請求項１３に記載のインターフェース
回路において、前記複数のＮ型トランジスタ群は、外部
から前記入出力パッドに印可される電位に応じて、前記
第２ノード（ノードｂ）の電位を、前記第１電源（Ｖｄ
ｄ）の第１電位より、前記複数のＮ型トランジスタ群を
構成している各トランジスタのしきい値電圧の合計値を
引いた電位とすることにより、前記第５Ｐ型トランジス
タ（Ｐ６）をオフ状態にし、前記第１ノード（ノード
ａ）を前記第１電源（Ｖｄｄ）の第１電位に固定する働
きを有するものであることを特徴とする。 - 【請求項１６】 請求項９に記載のインターフェース回
路において、前記第２ノード（ノードｂ）に接続された
ゲート電極を備え、前記第１電源（Ｖｄｄ）を供給する
端子と前記フローティングＮウエルの電位を供給する端
子との間に構成され、前記フローティングＮウエル上に
形成された第７Ｐ型トランジスタ（Ｐ１１）をさらに有
することを特徴とする。 - 【請求項１７】 請求項１１に記載のインターフェース
回路において、前記入出力パッドと前記第１電源（Ｖｄ
ｄ）を供給する端子との間に、直列に構成された第８Ｐ
型トランジスタ（Ｐ９）と第９Ｐ型トランジスタ（Ｐ１
０）とを更に有し、前記第８Ｐ型トランジスタ（Ｐ９）
及び前記第９Ｐ型トランジスタ（Ｐ１０）は共に前記フ
ローティングＮウエル上に形成されており、前記第８Ｐ
型トランジスタ（Ｐ９）のゲート電極は前記第２Ｎ型ト
ランジスタ（Ｎ１）のゲート電極と接続されており、前
記第９Ｐ型トランジスタ（Ｐ１０）のゲート電極は前記
第２ノード（ノードｂ）に接続されていることを特徴と
する。 - 【請求項１８】 （１）第１電位からなる第１電源（Ｖ
ｄｄ）を供給する端子と、（２）第１電位よりも低い第
２電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る、第１Ｐ型トラ
ンジスタ（Ｐ８）及び第１Ｎ型トランジスタ（Ｎ２）か
らなる第１駆動回路（Ｐ８，Ｎ２）と、（４）前記第１
駆動回路（Ｐ８，Ｎ２）からの出力信号を、第１ノード
（ノードａ）を介して入力として受け取る、第２Ｐ型ト
ランジスタ（Ｐ１）及び第２Ｎ型トランジスタ（Ｎ１）
からなる第２駆動回路（Ｐ１，Ｎ１）と、（５）前記第
２駆動回路（Ｐ１，Ｎ１）の出力部と電気的に接続され
た入出力パッドと、（６）フローティングＮウェル上に
存在し、外部から前記入出力パッドに前記第１電源（Ｖ
ｄｄ）の第１電位よりも高い電位が印可された場合に、
前記フローティングＮウェルの電位をその第１電位より
も高い電位までチャージする第３Ｐ型トランジスタ（Ｐ
２）と、（７）フローティングＮウェル上に存在し、前
記第２Ｐ型トランジスタ（Ｐ１）のゲート電極と前記フ
ローティングＮウェルとを、前記第１ノード（ノード
ａ）を介して電気的に接続させる役割を備え、前記第１
電源（Ｖｄｄ）を供給する端子と電気的に接続されたゲ
ート電極を備え、外部から前記入出力パッドに前記第１
電源（Ｖｄｄ）の第１電位よりも高い電位が印可された
場合に、前記第２Ｐ型トランジスタ（Ｐ１）をオフ状態
とする第４Ｐ型トランジスタ（Ｐ５）と、（８）フロー
ティングＮウェル上に存在し、前記第１Ｐ型トランジス
タ（Ｐ８）と前記第１ノード（ノードａ）との間に配置
され、そのゲート電極が第２ノード（ノードｂ）と電気
的に接続されている第５Ｐ型トランジスタ（Ｐ６）と、
（９）フローティングＮウェル上に存在し、前記第５Ｐ
型トランジスタ（Ｐ６）のゲート電極と前記フローティ
ングＮウェルとを電気的に接続させる役割を備え、前記
第１電源（Ｖｄｄ）を供給する端子と電気的に接続され
たゲート電極を備え、外部から前記入出力パッドに前記
第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可さ
れた場合に、前記第５Ｐ型トランジスタ（Ｐ６）をオフ
状態とする第６Ｐ型トランジスタ（Ｐ７）と、（１０）
外部から前記入出力パッドに印可される電位を入力とす
るゲート電極を備え、外部から前記入出力パッドに前記
第２電源（Ｖｓｓ）と等しいかまたはほぼ等しい電位が
印可された場合に、前記第２ノード（ノードｂ）を前記
第２電位とする第３Ｎ型トランジスタ（Ｎ３）と、（１
１）外部から前記入出力パッドに印可される電位を入力
とするゲート電極を備え、前記第１電源（Ｖｄｄ）を供
給する端子と前記第２ノード（ノードｂ）との間に構成
された、直列に接続された複数のＮ型トランジスタ群
（Ｎ４，Ｎ５，Ｎ６，Ｎ７）と、を有することを特徴と
するインターフェース回路。 - 【請求項１９】 請求項１８に記載のインターフェース
回路において、前記複数のＮ型トランジスタ群は、２つ
以上４つ以下であることを特徴とする。 - 【請求項２０】 請求項１８に記載のインターフェース
回路において、前記複数のＮ型トランジスタ群は、外部
から前記入出力パッドに印可される電位に応じて、前記
第２ノード（ノードｂ）の電位を、前記第１電源（Ｖｄ
ｄ）の第１電位より、前記複数のＮ型トランジスタ群を
構成している各トランジスタのしきい値電圧の合計値を
引いた電位とすることにより、前記第５Ｐ型トランジス
タ（Ｐ６）をオフ状態にし、前記第１ノード（ノード
ａ）を前記第１電源（Ｖｄｄ）の第１電位に固定する働
きを有するものであることを特徴とする。 - 【請求項２１】 請求項１８に記載のインターフェース
回路において、前記第２ノード（ノードｂ）に接続され
たゲート電極を備え、前記第１電源（Ｖｄｄ）を供給す
る端子と前記フローティングＮウエルの電位を供給する
端子との間に構成され、前記フローティングＮウエル上
に形成された第７Ｐ型トランジスタ（Ｐ１１）をさらに
有することを特徴とする。 - 【請求項２２】 請求項１８に記載のインターフェース
回路において、前記入出力パッドと前記第１電源（Ｖｄ
ｄ）を供給する端子との間に、直列に構成された第８Ｐ
型トランジスタ（Ｐ９）と第９Ｐ型トランジスタ（Ｐ１
０）とを更に有し、前記第８Ｐ型トランジスタ（Ｐ９）
及び前記第９Ｐ型トランジスタ（Ｐ１０）は共に前記フ
ローティングＮウエル上に形成されており、前記第８Ｐ
型トランジスタ（Ｐ９）のゲート電極は前記第２Ｎ型ト
ランジスタ（Ｎ１）のゲート電極と接続されており、前
記第９Ｐ型トランジスタ（Ｐ１０）のゲート電極は前記
第２ノード（ノードｂ）に接続されていることを特徴と
する。 - 【請求項２３】 （１）第１電位からなる第１電源（Ｖ
ｄｄ）を供給する端子と、（２）第１電位よりも低い第
２電位からなる第２電源（Ｖｓｓ）を供給する端子と、
（３）データ信号を入力として受け取る、第１Ｐ型トラ
ンジスタ（Ｐ８）及び第１Ｎ型トランジスタ（Ｎ２）か
らなる第１駆動回路（Ｐ８，Ｎ２）と、（４）前記第１
駆動回路（Ｐ８，Ｎ２）からの出力信号を、第１ノード
（ノードａ）を介して入力として受け取る、第２Ｐ型ト
ランジスタ（Ｐ１）及び第２Ｎ型トランジスタ（Ｎ１）
からなる第２駆動回路（Ｐ１，Ｎ１）と、（５）前記第
２駆動回路（Ｐ１，Ｎ１）の出力部と電気的に接続され
た入出力パッドと、（６）フローティングＮウェル上に
存在し、外部から前記入出力パッドに前記第１電源（Ｖ
ｄｄ）の第１電位よりも高い電位が印可された場合に、
前記フローティングＮウェルの電位をその第１電位より
も高い電位までチャージする第３Ｐ型トランジスタ（Ｐ
２）と、（７）フローティングＮウェル上に存在し、前
記第２Ｐ型トランジスタ（Ｐ１）のゲート電極と前記フ
ローティングＮウェルとを、前記第１ノード（ノード
ａ）を介して電気的に接続させる役割を備え、前記第１
電源（Ｖｄｄ）を供給する端子と電気的に接続されたゲ
ート電極を備え、外部から前記入出力パッドに前記第１
電源（Ｖｄｄ）の第１電位よりも高い電位が印可された
場合に、前記第２Ｐ型トランジスタ（Ｐ１）をオフ状態
とする第４Ｐ型トランジスタ（Ｐ５）と、（８）フロー
ティングＮウェル上に存在し、前記第１Ｐ型トランジス
タ（Ｐ８）と前記第１ノード（ノードａ）との間に配置
され、そのゲート電極が第２ノード（ノードｂ）と電気
的に接続されている第５Ｐ型トランジスタ（Ｐ６）と、
（９）フローティングＮウェル上に存在し、前記第５Ｐ
型トランジスタ（Ｐ６）のゲート電極と前記フローティ
ングＮウェルとを電気的に接続させる役割を備え、前記
第１電源（Ｖｄｄ）を供給する端子と電気的に接続され
たゲート電極を備え、外部から前記入出力パッドに前記
第１電源（Ｖｄｄ）の第１電位よりも高い電位が印可さ
れた場合に、前記第５Ｐ型トランジスタ（Ｐ６）をオフ
状態とする第６Ｐ型トランジスタ（Ｐ７）と、（１０）
外部から前記入出力パッドに印可される電位を入力とす
るゲート電極を備え、外部から前記入出力パッドに前記
第２電源（Ｖｓｓ）と等しいかまたはほぼ等しい電位が
印可された場合に、前記第２ノード（ノードｂ）を前記
第２電位とする第３Ｎ型トランジスタ（Ｎ３）と、（１
１）外部から前記入出力パッドに印可される電位を入力
とするゲート電極を備え、前記第１電源（Ｖｄｄ）を供
給する端子と前記第２ノード（ノードｂ）との間に構成
された、直列に接続された複数のＮ型トランジスタ群
（Ｎ４，Ｎ５，Ｎ６，Ｎ７）と、（１２）共に前記フロ
ーティングＮウエル上に形成されており、第８Ｐ型トラ
ンジスタ（Ｐ９）のゲート電極は前記第２Ｎ型トランジ
スタ（Ｎ１）のゲート電極と接続されており、第９Ｐ型
トランジスタ（Ｐ１０）のゲート電極は前記第２ノード
（ノードｂ）に接続されている、前記入出力パッドと前
記第１電源（Ｖｄｄ）を供給する端子との間に直列に構
成された第８Ｐ型トランジスタ（Ｐ９）と第９Ｐ型トラ
ンジスタ（Ｐ１０）と、を有することを特徴とするイン
ターフェース回路。 - 【請求項２４】 請求項２３に記載のインターフェース
回路において、前記第２ノード（ノードｂ）に接続され
たゲート電極を備え、前記第１電源（Ｖｄｄ）を供給す
る端子と前記フローティングＮウエルの電位を供給する
端子との間に構成され、前記フローティングＮウエル上
に形成された第７Ｐ型トランジスタ（Ｐ１１）をさらに
有することを特徴とする。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US9157798P | 1998-07-02 | 1998-07-02 | |
| US60/091,577 | 1998-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077996A true JP2000077996A (ja) | 2000-03-14 |
| JP3687422B2 JP3687422B2 (ja) | 2005-08-24 |
Family
ID=22228509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18663199A Expired - Fee Related JP3687422B2 (ja) | 1998-07-02 | 1999-06-30 | インターフェース回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6144221A (ja) |
| JP (1) | JP3687422B2 (ja) |
| CN (1) | CN1166060C (ja) |
| TW (1) | TW508521B (ja) |
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| Publication number | Publication date |
|---|---|
| US6323684B1 (en) | 2001-11-27 |
| US6144221A (en) | 2000-11-07 |
| CN1166060C (zh) | 2004-09-08 |
| JP3687422B2 (ja) | 2005-08-24 |
| US6252423B1 (en) | 2001-06-26 |
| TW508521B (en) | 2002-11-01 |
| CN1244070A (zh) | 2000-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050329 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050517 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050530 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120617 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130617 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130617 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |