JP4568096B2 - 入出力回路 - Google Patents
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Description
図1は本実施例によるトライステート出力回路1の構成を示す回路図である。図1に示すように、トライステート出力回路1は、ワンショットパルス発生回路10とOE・PAD電位判定回路20とバイアス回路30とフローティングウェル充電回路40とトランスファゲート50と2入力排他的論理積回路(以下、2入力NAND回路と言う)61とインバータ62と2入力排他的論理和回路(以下、2入力NOR回路と言う)63とP−MOSトランジスタ64(第2トランジスタ)および65(第1トランジスタ)とN−MOSトランジスタ66(第3トランジスタ)および67(第4トランジスタ)と抵抗68とを有し、入力端子Aから入力された入力信号aを出力パッドPADo(出力部)から出力する。
次に、本実施例によるトライステート出力回路1の動作について説明する。以下では、イネーブル信号oeがHレベルからLレベルへ遷移することで出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合(これをケース1とする)と、イネーブル信号oeがLレベルである際に出力パッドPADoが中間電位となった場合(これをケース2とする)との動作について、それぞれ例を挙げて説明する。ただし、中間電位はVDDIOの半分の電位に限らず、出力パッドPADoの電位をモニタするP−MOSトランジスタ(例えば図1における22b)およびN−MOSトランジスタ(例えば図1における22c)を同時にオンさせることが可能な範囲の電位であればよい。
まず、イネーブル信号oeがHレベルからLレベルへ遷移することで出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合の動作を例に挙げて説明する。
次に、イネーブル信号oeがLレベルである際に出力パッドPADoが中間電位となった場合の動作を例に挙げて説明する。
以上のように、本実施例は、入力端子OEとOE・PAD電位判定回路20の入力である2入力NOR回路24の一方の入力との間にワンショットパルス発生回路10を設け、ワンショットパルス発生回路10からパルス信号oe5および−oe5が出力されている期間、出力パッドPADoの電位が内部電源電圧VDDIOよりも高い電位(VTT)となった場合に、バイアス回路30が動作することでP−MOSトランジスタ64のゲートに内部電源電圧VDDIOよりも低い電圧(バイアス電圧Vbias=VDDIO−2Vthn)が印加される構成であるため、イネーブル信号oeがLレベルへ遷移した際に、抵抗68およびP−MOSトランジスタ64を介して、出力パッドPADoと内部電源電圧VDDIOとの間に設けられたP−MOSトランジスタ65のゲート電位を外部電源電圧VTTまで速やかにプルアップすることが可能となる。これにより、プルアップ時に出力パッドPADoからP−MOSトランジスタ65を介して内部電源電圧VDDIO側へ電流が流れることを防止できるため、消費電力の増大を防止することが可能となる。
図3は本実施例によるトライステート出力回路2の構成を示す回路図である。図3に示すように、トライステート出力回路2は、バイアス回路30とフローティングウェル充電回路40とトランスファゲート50と2入力NAND回路61とインバータ62、72および73と2入力NOR回路63とP−MOSトランジスタ64(第2トランジスタ)、65(第1トランジスタ)および71(第3トランジスタ)とN−MOSトランジスタ66(第4トランジスタ)および67(第5トランジスタ)と抵抗68とを有し、入力端子Aから入力された入力信号aを出力パッドPADoから出力する。なお、トライステート出力回路2にも、実施例1によるトライステート出力回路1と同様に、アウトプットイネーブル信号oeに基づいて出力を許可または不許可とする構成が設けられている。
次に本実施例によるトライステート出力回路2の動作について説明する。以下では、イネーブル信号oeがHレベルからLレベルへ遷移することで出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合(これをケース1とする)と、イネーブル信号oeがLレベルである際に出力パッドPADoが中間電位となった場合(これをケース2とする)との動作について、それぞれ例を挙げて説明する。
まず、イネーブル信号oeがHレベルからLレベルへ遷移することで出力パッドPADoに図示しないプルアップ抵抗を介して外部電源電圧VTTが印加される場合の動作を例に挙げて説明する。
次に、イネーブル信号oeがLレベルである際に出力パッドPADoが中間電位となった場合の動作を例に挙げて説明する。
以上のように、本実施例は、イネーブル信号oeがLレベルとなっている期間、出力パッドPADoの電位が内部電源電圧VDDIOよりも高い電圧(VTT)となった場合に、バイアス回路30が動作することでP−MOSトランジスタ64のゲートに内部電源電圧VDDIOよりも低い電圧(バイアス電圧Vbias=VDDIO−2Vthn)が印加される構成であるため、実施例1と同様に、イネーブル信号oeがLレベルへ遷移した際に、抵抗68およびP−MOSトランジスタ64を介して、出力パッドPADoと内部電源電圧VDDIOとの間に設けられたP−MOSトランジスタ65のゲート電位を外部電源電圧VTTまで速やかにプルアップすることが可能となる。これにより、プルアップ時に出力パッドPADoからP−MOSトランジスタ65を介して内部電源電圧VDDIO側へ電流が流れることを防止できるため、消費電力の増大を防止することが可能となる。
図4は本実施例によるトレラント入力回路3の構成を示す回路図である。図4に示すように、トレラント入力回路3は、バイアス回路30とフローティングウェル充電回路40とトランスファゲート50と2入力NAND回路61とインバータ72、73、82および83と2入力NOR回路63とP−MOSトランジスタ64(第2トランジスタ)、65W(第1トランジスタ)および71とN−MOSトランジスタ66(第4トランジスタ)、67(第5トランジスタ)および81(第3トランジスタ)と抵抗68とを有し、入力パッドPADi(入力部)から入力された入力信号padを出力端子Yから出力する。
次に本実施例によるトレラント入力回路3の動作について説明する。以下では、入力パッドPADiにLレベルの信号(例えば“0”のデータ)が入力された場合(これをケース1とする)と、入力パッドPADiにHレベルの信号(例えば“1”のデータ)が入力された場合(これをケース2とする)と、入力パッドPADiに内部電源電圧VDDIOよりも高い外部電源電圧VTTが印加された場合(これをケース3とする)との動作について、それぞれ例を挙げて説明する。
まず、入力パッドPADiにLレベルの信号(例えば“0”のデータ)が入力された場合の動作を例に挙げて説明する。
次に、入力パッドPADiにH(VDDIO)レベルの信号(例えば“1”のデータ)が入力された場合の動作を例に挙げて説明する。
次に、入力パッドPADiに内部電源電圧VDDIOよりも高い外部電源電圧VTTが印加された場合の動作を例に挙げて説明する。
以上のように、本実施例は、電源電圧VDDIOと入力パッドPADiとの間に駆動力の低いP−MOSトランジスタ65Wを設けた構成であるため、例えば入力パッドPADiがハイZ状態になったとしても、駆動力が低いP−MOSトランジスタ65Wには微量の電流しか流れない。このため、電源電圧VDDIOからP−MOSトランジスタ65Wを介して入力パッドPADiへは微量の電流しか流れず、これにより、入力パッドPADiをゆっくりVDDIOレベルまでプルアップさせることが可能となる。
図5は本実施例による双方向回路4の構成を示す等価回路図である。図5に示すように、双方向回路4は、実施例1によるトライステート出力回路1と実施例3によるトレラント入力回路3とを有し、トライステート出力回路1の出力パッドPADoとトレラント入力回路3の入力パッドPADiとが接続された構成を有する。なお、この接続部分は入出力パッドPADとして機能する。
また、本実施例による双方向回路4におけるトライステート出力回路1の動作は、実施例1で説明した動作と同様であるため、ここでは説明を省略する。ただし、イネーブル信号oeは、例えばトレラント入力回路3が動作する際にLレベルとされる。これにより、トライステート出力回路1の動作時とトレラント入力回路3の動作時とを分離することができる。また、双方向回路4におけるトレラント入力回路3の動作は、実施例3で説明した動作と同様であるため、ここでは説明を省略する。
以上のように、本実施例によれば、実施例1によるトライステート出力回路1と実施例3によるトレラント入力回路3とを組み合わせることで、これらの効果を有する双方向回路4を実現することができる。
図6は本実施例による双方向回路5の構成を示す等価回路図である。図6に示すように、双方向回路5は、実施例2によるトライステート出力回路2と実施例3によるトレラント入力回路3とを有し、トライステート出力回路2の出力パッドPADoとトレラント入力回路3の入力パッドPADiとが接続された構成を有する。なお、この接続部分は入出力パッドPADとして機能する。
また、本実施例による双方向回路5におけるトライステート出力回路2の動作は、実施例2で説明した動作と同様であるため、ここでは説明を省略する。ただし、イネーブル信号oeは、例えばトレラント入力回路3が動作する際にLレベルとされる。これにより、トライステート出力回路2の動作時とトレラント入力回路3の動作時とを分離することができる。また、双方向回路5におけるトレラント入力回路3の動作は、実施例3で説明した動作と同様であるため、ここでは説明を省略する。
以上のように、本実施例によれば、実施例2によるトライステート出力回路2と実施例3によるトレラント入力回路3とを組み合わせることで、これらの効果を有する双方向回路5を実現することができる。
3 トレラント入力回路
4、5、6、7、8 双方向回路
9 半導体入出力回路
10 ワンショットパルス発生回路
11、12、13、14、16、25、62、72、73、82、83 インバータ
15、61 2入力NAND回路
20 OE・PAD電位判定回路
21、22c、33d、31、32、33a〜33g,35b、52、66、67、81 N−MOSトランジスタ
22 クロックドインバータ
22a、22b、23,34、35a、41、42、43、51、64、65、71 P−MOSトランジスタ
24、63 2入力NOR回路
30 バイアス回路
35、50 トランスファゲート
40 フローティングウェル充電回路
68 抵抗
A 入力端子
OE アウトプットイネーブル信号入力端子
PAD 入出力パッド
PADo 出力パッド
PADi 入力パッド
Y 出力端子
bias、pg ノード
oe アウトプットイネーブル信号
oe1、oe2、oe3、oe4 信号
oe5、−oe5 パルス信号
tda、tdi 遅延時間
Claims (10)
- 所定信号に基づいて出力部を駆動するpチャネル型の第1トランジスタと、
前記第1トランジスタのゲートに接続されたノードの電位を制御するためのpチャネル型の第2トランジスタと、
前記所定信号の信号レベルが遷移した際に所定時間幅のパルスを出力するパルス発生回路と、
内部電圧と前記第2トランジスタのゲートとの間に接続された2つのnチャネル型トランジスタを有し、前記パルスが出力されている期間、前記第2トランジスタを制御するための、内部電圧よりも前記2つのnチャネル型トランジスタのしきい値電圧分低いバイアス電圧を生成し、当該バイアス電圧を前記第2トランジスタのゲートに印加するバイアス回路と
を有することを特徴とする入出力回路。 - 前記バイアス回路は、前記パルスが出力されていない期間、前記第2トランジスタのゲートに内部電圧を印加することを特徴とする請求項1に記載の入出力回路。
- 前記パルスが出力されている期間、前記出力部の電位を判定し、当該判定の結果に基づいて前記バイアス回路から前記バイアス電圧を出力させるための電圧を出力する電位判定出力回路をさらに有し、
前記バイアス回路は、前記電位判定出力回路から出力された前記電圧に基づいて前記バイアス電圧を出力することを特徴とする請求項1に記載の入出力回路。 - 前記パルスが出力されている期間、前記出力部の電位を判定し、当該判定の結果に基づいて前記バイアス回路から前記バイアス電圧を出力させるための電圧を出力する電位判定出力回路をさらに有し、
前記バイアス回路は、前記電位判定出力回路から出力された前記電圧に基づいて、前記第2トランジスタのゲートに内部電圧を印加することを特徴とする 請求項1に記載の入出力回路。 - 前記電位判定出力回路は、前記パルスが出力されている期間のみ動作するクロックドインバータを用いて前記出力部の電位を判定することを特徴とする請求項3記載の入出力回路。
- 前記電位判定出力回路は、内部電圧と接地電位との間に直列に接続された少なくとも3つのトランジスタを有し、
前記パルス発生回路は、入力段に設けられた第1インバータと、出力段に設けられた排他的論理積回路と、前記第1インバータの出力と前記排他的論理積回路の一方の入力との間に直列に設けられた奇数個の第2インバータと、前記排他的論理積回路の出力に接続された第3インバータとを有し、
前記3つのトランジスタのうち少なくとも1つは、前記排他的論理積回路の出力または前記第3インバータの出力にゲートが接続されることで、前記パルスが出力されていない期間、内部電圧と接地電位との間を遮断することを特徴とする請求項3記載の入出力回路。 - 前記クロックドインバータの入力段に設けられたnチャネル型トランジスタをさらに有することを特徴とする請求項4記載の入出力回路。
- 前記パルス発生回路は、入力段に設けられた第1インバータと、出力段に設けられた排他的論理積回路と、前記第1インバータの出力と前記排他的論理積回路の一方の入力との間に直列に設けられた奇数個の第2インバータとを有することを特徴とする請求項1から5、7のいずれか1項に記載の入出力回路。
- 所定信号に基づいて出力部を駆動するnチャネル型の第3トランジスタと、
前記第3トランジスタと前記出力部との間に設けられたnチャネル型の第4トランジスタとをさらに有することを特徴とする請求項1から8のいずれか1項に記載の入出力回路。 - 前記第2トランジスタは、フローティングウェル基板上に設けられており、
前記出力部の電位に基づいて前記第2トランジスタのフローティングウェルを充電するフローティングウェル充電回路をさらに有することを特徴とする請求項1から9のいずれか1項に記載の入出力回路。
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