CN101641865B - 具有耐高电压单元的电子器件 - Google Patents

具有耐高电压单元的电子器件 Download PDF

Info

Publication number
CN101641865B
CN101641865B CN2008800097461A CN200880009746A CN101641865B CN 101641865 B CN101641865 B CN 101641865B CN 2008800097461 A CN2008800097461 A CN 2008800097461A CN 200880009746 A CN200880009746 A CN 200880009746A CN 101641865 B CN101641865 B CN 101641865B
Authority
CN
China
Prior art keywords
node
voltage
input
nmos pass
vdde
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008800097461A
Other languages
English (en)
Other versions
CN101641865A (zh
Inventor
达尔马雷·M·奈道尔奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Synopsys Inc
Original Assignee
Synopsys Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Synopsys Inc filed Critical Synopsys Inc
Publication of CN101641865A publication Critical patent/CN101641865A/zh
Application granted granted Critical
Publication of CN101641865B publication Critical patent/CN101641865B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

提供了具有耐高电压电路的电子器件。耐高电压电路包括用于接收输入信号(VIN)的输入端、第一节点(A)和第二节点(B)，其中第二节点(B)连接至接收器(R)的输入。所述耐高电压电路还包括并联连接在输入端和第二节点(B)之间的第一NMOS晶体管(N1)和第一PMOS晶体管(P1)。另外，第二PMOS晶体管(P2)连接在输入端和节点A之间，第二NMOS晶体管的一个端子连接至第一节点。第一NMOS晶体管(N1)的栅极连接至电源电压(VDDE)。第一PMOS晶体管(P1)的栅极连接至第一节点(A)。第二NMOS晶体管(N2)的栅极和第二PMOS晶体管(P2)的栅极连接至电源电压(VDDE)。

Description

具有耐高电压单元的电子器件
技术领域
本发明涉及具有耐高电压单元的电子器件。
背景技术
新型电子器件通常包括数个电压域，各个电压域具有不同的电源电压电平。然而，这些不同的电压域需要彼此通信。某些电路需要工作在1.8V或更低电源电平。于是，需要能够为两个不同的电压域提供接口服务的电路，该电路需要耐高电压并且也能够在较低的电源电压下工作。
通常，将其栅极连接至电源电压VDD的本地传送栅极(nativepass gate)将输入电压限制为电源电压VDD，并将输入摆幅最高不超过VDD的输入信号传送至接收器。例如，本地NMOS晶体管的阈值电压(0-0.2V)明显小于普通NMOS晶体管(0.6V)。由于体效应，其阈值也可以更大，即本地晶体管为0.4V，普通晶体管为0.9V。换句话说，本地器件能够传送从VDD(VDD-VTH)到VSS的电压。不过应当注意，并非半导体行业中的所有处理技术都可利用本地器件。还应注意，本地器件会为器件成本添加显著的附加成本。
US6768339B2描述了具有开关CMOS传送栅极的耐5V输入方案。不过，这种实现方式复杂且需要很大面积，并且所需要的额外控制信号也会引入附加成本。在某些条件下会出现从VDD到VSS的静电流，从而在VDD和VSS之间形成短路，因此功率效率不足。
US6771113B1公开了基于源极跟随器构造的耐5V安全输入电路来提供耐高电压电路。但是，由于源极跟随器和电阻的构造，该电路中会出现固定的静电流，于是该电路功率效率不足。
发明内容
本发明的一个目的是提供具有耐高电压单元同时能够在较低电源电压电平下工作的改进的电子器件。
上述目的通过根据独立权利要求所述的电子器件实现。
因此，提供了包含耐高电压电路的电子器件。耐高电压电路包括用于接收输入信号的输入端、第一节点和第二节点，其中第二节点连接至接收器的输入。所述耐高电压电路还包括并联连接在输入端和第二节点之间的第一NMOS晶体管和第一PMOS晶体管。另外，第二PMOS晶体管连接在输入端和节点A之间，第二NMOS晶体管的一个端子连接至第一节点。第一NMOS晶体管的栅极连接至电源电压。第一PMOS晶体管的栅极连接至第一节点。第二NMOS晶体管的栅极和第二PMOS晶体管的栅极连接至电源电压。
根据本发明的一个方面，第一和第二NMOS晶体管的衬底连接至VSS。第一和第二PMOS晶体管的衬底连接至输入端。
根据本发明的另一方面，第三NMOS晶体管连接至电源电压和第二节点。第三NMOS晶体管的栅极连接至输入端。第二NMOS晶体管的第二端连接至第二节点。
根据本发明的再一个方面，第三NMOS晶体管连接在电源电压和第二节点之间。第三NMOS晶体管的栅极连接至输入端。根据本发明的又一方面，第二NMOS晶体管的第二端连接至接收器的输出。
本发明涉及如下概念，即提供能够耐高电压、可以提供低电压接口电路的高电压保护电路，其可以在不同的电压电平下工作并没有明显的漏电流，和/或以不具有本地器件的处理技术实现以降低制造成本。由于不存在静电流，根据本发明的电子器件的功率效率更高、更易于实现并且更节省面积。
附图说明
现参照附图更详细地说明本发明的实施例的优点。
图1示出了根据第一实施例的耐压输入电路的电路图；
图2示出了不同电源电压电平在A、B节点处的电压图；
图3示出了不同电源电压在节点A处的电压图；
图4示出了输入信号的暂态分析的视图；
图5示出了暂态分析的视图；
图6示出了根据第二实施例的耐高电压输入单元的电路图；
图7示出了根据第二实施例不同电源电压在图6所示的节点B处的信号图；
图8示出了根据图6的耐高电压输入单元的输入信号的暂态分析的视图；
图9示出了根据第三实施例的耐高电压输入单元的电路图；
图10示出了根据第四实施例的电子器件的框图。
具体实施方式
图1示出了根据第一实施例的耐高电压输入单元的电路图。该耐高电压输入单元接收输入电压VIN，包括第一和第二NMOS晶体管N1、N2以及第一和第二PMOS晶体管P1、P2。该单元连接至接收器R。第一NMOS晶体管N1构成连接在输入VIN和节点B之间的简单传送晶体管，节点B对应于接收器R的输入。NMOS晶体管N1的栅极连接至VDDE。第一PMOS晶体管P1与第一NMOS晶体管N1并联连接，P1的栅极连接至节点A。第二NMOS晶体管N2连接在节点A和节点B之间，其中N2的栅极连接至电源电压VDDE。第二PMOS晶体管P2连接在输入VIN和节点A之间，其中P2的栅极连接至VDDE。NMOS晶体管N1、N2的衬底连接至VSS，PMOS晶体管P1、P2的衬底连接至VIN(即输入信号)。
例如，如果输入信号VIN具有从0V到VDDE-VTN(VTN为NMOS晶体管的阈值电压)的范围，则传送晶体管N1导通，并将输入信号VIN无衰减地传送至节点B。第二PMOS晶体管P2保持关断，第二NMOS晶体管N2导通并连接节点A和节点B。于是第一PMOS晶体管P1的源极、漏极和栅极处在相同电位。
如果输入信号VIN具有范围在VDDE-VTN到VDDE+VTP(VTP对应于PMOS晶体管的阈值电压)内的输入信号，则第一传送晶体管P1关断，第二PMOS晶体管P2仍关断，节点B保持在VDDE-VTH。但是，只要节点A处的电压到达VDDE-VTN，第二NMOS晶体管N2就关断，并且使节点A处的电压保持在VDDE-VTN。如果NMOS晶体管出现体效应而PMOS晶体管未出现体效应，则阈值电压VTN高于阈值电压VTP。如果输入信号小于(VDDE+VTP)-VTN，则第一PMOS晶体管P1保持关断。如果输入信号VIN高于(VDDE+VTP)-VTN，则第一PMOS晶体管P1导通。这样，输入信号VIN将无衰减地传送至节点B，输入信号传送至接收器(R)的输入(节点B)。换句话说，即使在低电源电压条件下，输入信号也可以安全地切换至接收器的输入节点(节点B)。
如果输入信号VIN具有大于VDDE+VTP的信号范围，则第一和第二NMOS晶体管N1、N2将保持关断而第二PMOS晶体管P2将导通，于是节点A处的电压升至输入信号VIN的电压电平。只要节点A处的电压到达输入信号VIN，第一PMOS晶体管P1就关断，使得输入信号VIN的电压电平的进一步升高不会传送至接收器的输入(节点B)。于是，节点B处的电压将保持VDDE+VTP，使接收器电路免受高输入电压的损害。
图2示出了不同电源电压在A、B节点处的信号图。特别描述了针对不同电源电压(1.2V、1.8V、2.5V和3.3V)的结果。示出了针对1.2V至3.6V范围(通常对应于CMOS技术的电路)的输入信号VIN。在图2中，描述了具有0V至VDDE的输入信号范围的DC电压分析。节点B处的电压对应于输入信号，节点A处的电压对应于VDDE-VTN范围内的输入信号并且一旦到达就保持此值。输入信号VIN被传送至接收器电路，即耐高电压输入单元能够工作在较低的电源电压。
图3示出了针对范围在0V至5V范围的输入信号的图1所示电路的电压图。这里节点A处的电压对应于其值低于VDDE+VTN和高于VDDE+VTP的输入信号。如果输入信号VIN保持在VDDE-VTN到VDDE+VTP的范围内，则节点A处的电压保持在电平VDDE-VTN。
图4示出了根据第一实施例对图1电路进行暂态分析的视图。这里针对数个电源电压VDDE(1.2V、1.8V、2.5V和3.3V)描述了节点A和B处的电压。节点A处的电压升至最大电平VDDE-VTN，节点B(接收器的输入)处的电压到达所需的输入信号电平。
图5示出了根据第一实施例对图1电路的输入信号进行暂态分析的视图。这里示出了针对0V至5V范围内的输入信号的暂态分析。节点B处的电压电平升至VDDE+VTP值。如果电源电压范围等于器件限制电压，则耐高电压输入单元的这一动作将导致接收器的过压。
图6示出了根据第二实施例的耐高电压单元的电路图。耐高电压输入单元接收输入信号VIN并包括对应于接收器R的输入的节点B。根据图6的耐高电压输入单元基本对应于根据图1的耐高电压输入单元，不过另外包括连接在电源电压VDDE和节点B之间的第三NMOS晶体管N3，N3的栅极连接至输入信号VIN。由于提供了额外的第三NMOS晶体管N3，可以将器件的过压减小至器件限制电压电平。因此，第三NMOS晶体管N3用作钳位晶体管。
如果输入信号VIN处在0V至VDDE的范围内，则第三NMOS晶体管N3关断，从而不影响正常操作。但是如果输入信号VIN超过VDDE+VTN，则第三NMOS晶体管N3将把节点B处的信号限制在电源电压VDDE的电平。于是可以应对较高电源电压的过压问题。因此，输入信号VIN(0V至VDDE)对应于节点A处的电压。另外，第一PMOS晶体管P1和第一NMOS晶体管N1会关断以使得电路中没有静电流。
图7示出了当输入信号处在0至5V范围内时针对不同电源电压电平的节点B处的信号视图。从图7中可以看到，节点B处的电压升至VDD+VTN的值。此后，节点B处的信号被限制为电源电压VDD。
图8示出了根据第二实施例的图10所示电路的暂态分析的视图。这里，针对从0V摆动至5V的输入信号示出了节点B处的电压。节点B处的电压将升至VDDE+VTN，并将被限制在电压VDDE。
于是，根据图6的电路允许宽范围输入信号的操作，并且可以提供不带静电流的耐高电压单元。
图9示出了根据第三实施例的耐高电压单元的电路图。根据图9的耐高电压输入单元基本对应于根据图6的耐高电压输入单元，其中第二NMOS晶体管N2没有连接至节点B而是连接至接收器R的输出。这将导致输出信号VOUT与节点B处的电压具有相同极性的状态。
根据第一到第三实施例的耐高电压输入单元可以用于任何需要允许低电压操作的耐高电压单元的电子器件中。因此，根据第一到第三实施例的耐高电压输入单元可以用于IO电路的输入缓冲。此外，根据第一到第三实施例的耐高电压单元还可以用在需要对不同电压具有相互操作性的电路中。另外，根据第一到第三实施例的耐高电压单元还可以用在两个电压域之间的桥接电路中。
图10示出了根据第四实施例的电子器件的框图。该电子器件包括工作在3.3V的器件以及工作在5V的器件。这里，示出了能够连接至I2C总线系统中的不同电压部分的双向电平移位器。特别的，可以在桥接电路中使用根据第一到第三实施例的耐高电压输入单元。应用低电压处理技术的晶体管TR1、TR2可以被根据第一到第三实施例的耐高电压输入单元替代。参考US5689196来了解双向电平移位器的更多细节，所述文献通过引用并入本文。
根据本发明，带有简单NMOS传送晶体管的电路能够将0V至VDDE-VTH范围内的输入信号传送至接收器的输入。这里会出现两个问题，即如果输入信号较高，则接收器中的PMOS晶体管不能完全关断从而导致静电流泄漏。另外，如果电压VDDE较小，则输入到接收器的信号VDDE-VTH可能不足以切换接收器的状态。可以通过在接收器的输入信号到达VDDE时进行处理来应对这两个问题。可以通过这样的电路来实现，该电路在输入小于或等于VDDE时使得电路的输出与输入一致。而如果输入信号大于VDDE，则该电路的输出等于VDDE。根据第一到第三实施例来实现此目的。
应当注意，上述实施例是对本发明的例示而非限定。本领域的技术人员将能够在不偏离权利要求所限定范围的前提下设计多种替代实施例。权利要求中任何置于括号内的参考标号都不应理解为对权利要求的限制。“包括”一词并不排除其它未列入权利要求的元件或步骤的存在。元件之前的“一个”并不排除多个元件的存在。在列举了数个装置的产品权利要求中，这些装置中的数种可以由同一硬件实现。在不同的从属权利要求中引述某些手段并不表示不可以使用这些手段的组合来获得优点。
此外，权利要求中的任何参考标号都不应理解为对权利要求范围构成限定。

Claims (4)

1.一种电子器件，包括：
耐高电压电路，其具有：
输入端，用于接收输入信号(VIN)，
第一节点(A)和第二节点(B)，其中第二节点(B)连接至接收器(R)的输入，
第一NMOS晶体管(N1)和第一PMOS晶体管(P1)，二者并联连接在输入端和第二节点(B)之间，
第二PMOS晶体管(P2)，连接在输入端和第一节点(A)之间，以及
第二NMOS晶体管(N2)，其一个端子连接至第一节点(A)，
其中第一NMOS晶体管(N1)的栅极连接至电源电压(VDDE)，
其中第一PMOS晶体管(P1)的栅极连接至第一节点(A)，
其中第二NMOS晶体管(N2)的栅极和第二PMOS晶体管(P2)的栅极连接至电源电压(VDDE)，
其中第二NMOS晶体管(N2)的第二端连接至第二节点(B)或者连接至接收器(R)的输出。
2.根据权利要求1的电子器件，其中第一NMOS晶体管和第二NMOS晶体管(N1，N2)的衬底连接至VSS，并且第一PMOS晶体管和第二PMOS晶体管(P1，P2)的衬底连接至输入端。
3.根据权利要求1或2的电子器件，还包括：
第三NMOS晶体管(N3)，其连接在电源电压(VDDE)和第二节点(B)之间，
其中第三NMOS晶体管(N3)的栅极连接至输入端。
4.根据权利要求1或2的电子器件，还包括：
第三NMOS晶体管(N3)，其连接在电源电压(VDDE)和第二节点(B)之间，其中第三NMOS晶体管(N3)的栅极连接至输入端。
CN2008800097461A 2007-03-28 2008-03-26 具有耐高电压单元的电子器件 Active CN101641865B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP07105143 2007-03-28
EP07105143.7 2007-03-28
PCT/IB2008/051123 WO2008117247A2 (en) 2007-03-28 2008-03-26 Electronic device with a high voltage tolerant unit

Publications (2)

Publication Number Publication Date
CN101641865A CN101641865A (zh) 2010-02-03
CN101641865B true CN101641865B (zh) 2012-08-08

Family

ID=39760258

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008800097461A Active CN101641865B (zh) 2007-03-28 2008-03-26 具有耐高电压单元的电子器件

Country Status (5)

Country Link
US (1) US8330491B2 (zh)
EP (1) EP2143206B1 (zh)
CN (1) CN101641865B (zh)
AT (1) ATE532266T1 (zh)
WO (1) WO2008117247A2 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110122539A1 (en) * 2009-11-20 2011-05-26 Nxp B.V. Method and structure for over-voltage tolerant cmos input-output circuits
US8680891B2 (en) 2011-01-27 2014-03-25 Qualcomm Incorporated High voltage tolerant differential receiver
US8446204B2 (en) 2011-01-27 2013-05-21 Qualcomm Incorporated High voltage tolerant receiver
TWI477788B (zh) * 2012-04-10 2015-03-21 Realtek Semiconductor Corp 偵測發光二極體短路的方法及其裝置
US9536593B1 (en) 2016-05-23 2017-01-03 Qualcomm Incorporated Low power receiver with wide input voltage range
KR102311490B1 (ko) * 2017-05-26 2021-10-13 에스케이하이닉스 주식회사 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템
CN116232297B (zh) * 2023-01-18 2023-12-05 深圳精控集成半导体有限公司 传输门电路及开关装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1540864A (zh) * 2003-04-25 2004-10-27 �����ɷ� 半导体装置
CN1780148A (zh) * 2004-11-25 2006-05-31 冲电气工业株式会社 输入输出电路和半导体输入输出装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825206A (en) * 1996-08-14 1998-10-20 Intel Corporation Five volt safe output buffer circuit that controls the substrate and gates of the pull-up devices
US6031393A (en) * 1997-12-31 2000-02-29 Intel Corporation Pass gate input buffer for a mixed voltage environment
US6150843A (en) * 1998-01-29 2000-11-21 Vlsi Technology, Inc. Five volt tolerant I/O buffer
CN1173405C (zh) 1999-05-06 2004-10-27 松下电器产业株式会社 互补型金属氧化物半导体的半导体集成电路
US6577163B1 (en) * 2000-12-21 2003-06-10 Cypress Semiconductor Corp. Configurable PCI clamp or high voltage tolerant I/O circuit
US20030062924A1 (en) * 2001-09-28 2003-04-03 Wyland David C. Voltage translation circuit using a controlled transmission PMOS transistor
US6771113B1 (en) * 2002-02-06 2004-08-03 Lsi Logic Corporation Five volt tolerant and fail safe input scheme using source follower configuration
US6768339B2 (en) * 2002-07-12 2004-07-27 Lsi Logic Corporation Five volt tolerant input scheme using a switched CMOS pass gate
US6809574B1 (en) * 2002-07-26 2004-10-26 National Semiconductor Corp. Back-drive circuit protection for I/O cells using CMOS process
US6700431B1 (en) * 2002-09-10 2004-03-02 Exar Corporation I/O pad overvoltage protection circuitry
US7465320B1 (en) * 2004-05-06 2008-12-16 Biomet Manufacturing Corp. Knee joint prosthesis
US7430100B2 (en) * 2005-06-28 2008-09-30 Agere Systems Inc. Buffer circuit with enhanced overvoltage protection
US7468616B1 (en) * 2006-08-30 2008-12-23 Xilinx, Inc. Circuit for and method of generating a delay in an input/output port of an integrated circuit device
US7564287B2 (en) * 2007-09-05 2009-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage tolerant input buffer
US20090309647A1 (en) * 2008-06-16 2009-12-17 Integrated Device Technology, Inc. High voltage tolerant pass-gate assembly for an integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1540864A (zh) * 2003-04-25 2004-10-27 �����ɷ� 半导体装置
CN1780148A (zh) * 2004-11-25 2006-05-31 冲电气工业株式会社 输入输出电路和半导体输入输出装置

Also Published As

Publication number Publication date
CN101641865A (zh) 2010-02-03
US20100085080A1 (en) 2010-04-08
EP2143206A2 (en) 2010-01-13
WO2008117247A2 (en) 2008-10-02
US8330491B2 (en) 2012-12-11
ATE532266T1 (de) 2011-11-15
EP2143206B1 (en) 2011-11-02
WO2008117247A3 (en) 2008-11-27

Similar Documents

Publication Publication Date Title
CN101641865B (zh) 具有耐高电压单元的电子器件
CN103856205B (zh) 电平转换电路、用于驱动高压器件的驱动电路以及相应的方法
US8710541B2 (en) Bi-directional switch using series connected N-type MOS devices in parallel with series connected P-type MOS devices
CN104137418B (zh) 开关电路
CN101471654A (zh) 用于单电压供电cmos的开漏输出缓冲器
US10128834B2 (en) Bidirectional integrated CMOS switch
KR950022092A (ko) 비교기 회로
US10312906B2 (en) Switch apparatus
US7755392B1 (en) Level shift circuit without high voltage stress of transistors and operating at low voltages
CN101222225A (zh) 电平移位电路
EP2011236A2 (en) Electronic circuit
US20150236635A1 (en) Inverter output circuit
CN105897246B (zh) 用于高电压应用的电压电平移位器
US9941883B2 (en) Transmission gate circuit
CN203193605U (zh) 用于驱动高压器件的驱动电路
CN101515799B (zh) 用于单电压供电cmos的自动检测输入电路
JP2018050289A (ja) スイッチ装置
US10749523B2 (en) Switch circuit and multiplexer applying the switch circuit
US9209810B2 (en) Ratioless near-threshold level translator
CN103138738B (zh) 跟踪电路
KR19990083515A (ko) 씨모스출력버퍼보호회로
US11750098B2 (en) Voltage conversion circuit having self-adaptive mechanism
US20230006660A1 (en) Level shifter
CN102402239B (zh) 具高输出电压的低电压传输装置
CN116318096A (zh) 信号传输开关的保护电路和信号传输开关的保护系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SYNOPSYS INC.

Free format text: FORMER OWNER: KONINKL PHILIPS ELECTRONICS NV

Effective date: 20111215

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20111215

Address after: American California

Applicant after: Synopsys Inc.

Address before: Holland Ian Deho Finn

Applicant before: Koninkl Philips Electronics NV

C14 Grant of patent or utility model
GR01 Patent grant