CN1540864A - 半导体装置 - Google Patents

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Abstract

本发明提供一种具有容限缓冲电路的半导体装置，在从输出模式切换为输入模式时，使上拉侧的晶体管高速地变为截止状态。该半导体装置具有三态缓冲电路，该三态缓冲电路在输出级至少具有上拉驱动用的第一晶体管(P1)和下拉驱动用的第二晶体管(N1)，当控制信号(EN)表示使能状态时，根据数据信号而使输出成为高电平或低电平，当控制信号(EN)表示禁止状态时，使输出成为高阻抗状态，其特征在于，具有控制单元(120、P6、P7)，该控制单元进行控制，使得当控制信号(EN)从使能状态向禁止状态切换时，加速第一晶体管(P1)从导通状态向截止状态的转变。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别是涉及一种可与多种电源电压对应的混合电压电路。
背景技术
在具有电压不同的多种电源系统的接口的半导体装置或电子装置中，使用三态缓冲电路(被称为“过电压·许容(tolerant)缓冲电路”或“混合电压电路”)，该三态缓冲电路使与相对低电源电压驱动的三态缓冲电路的输出连接的端子(焊盘(pad))可与相对高电源电压驱动的电路的端子连接。例如在把用3V系列电源驱动的半导体装置的三态输出缓冲器的输出与用5V系列电源驱动的系统的总线连接的情况下，在输入模式时(输出禁止时)，使成为三态输出缓冲器的输出级的p沟道MOS晶体管和n沟道MOS晶体管均变为截止状态，从而使输出变为高阻抗状态，而从成为输出级的上拉(pull-up)驱动侧的p沟道MOS晶体管的漏区(被施加5V电压)向n阱(well)区(3V电源电位)在正方向形成pn结的寄生二极管，电流从输出端子11向3V系列半导体装置内的电源电位逆流。为了阻止该寄生二极管导致的电流逆流，使成为输出级的上拉驱动侧的p沟道MOS晶体管的阱区与电源电位分离的构成是公知的(参照例如专利文献1)
专利文献1：特开平9-238065号公报(第3～4页、图1)
为了理解现有的三态缓冲电路，以上述专利文献1提出的电路为例进行说明。图15是表示上述专利文献1所记载的电路构成的图(但改变了一部分附图标号)。如图15所示，输出级1由CMOS电路构成，该CMOS电路由设在电源电位Vcc(+3V)和输出端子11之间的上拉驱动(充电驱动)用的p沟道MOS晶体管P11和设在输出端子11和地(GND)之间的下拉驱动(放电驱动)用的n沟道MOS晶体管N11构成，上拉驱动侧的p沟道MOS晶体管P11的阱区n1与电源Vcc(源极侧)分离。
前级电路2由CMOS逻辑门G1、G2和COMS反相器Iv2构成，当使能信号E为高电平时，使输出级1的p沟道MOS晶体管P11和n沟道MOS晶体管N11与输入信号A对应，输出用于互补地控制导通/截止的信号。三态控制电路3由COMS反相器Iv31、Iv32、p沟道MOS晶体管P12、P13、P14、P15以及n沟道MOS晶体管N12、N13、N14构成，当使能信号E为低电平时，输出级1的p沟道MOS晶体管P11和n沟道MOS晶体管N11均变为截止状态。P沟道MOS晶体管P11～P15形成于共用的阱区n1中，其中，p沟道MOS晶体管P12形成阱区控制电路，它被夹在p沟道MOS晶体管P11的阱区n1和电源Vcc之间，当使能(enable，信号E＝高电平)时，使阱区n1与电源电位Vcc连接，而当禁止(disable，信号E＝低电平)时，使阱区n1与电源电位Vcc(p沟道MOS晶体管P11的源极)分开。此外，栅极与电源电位Vcc连接、其漏极和源极被连接在p沟道MOS晶体管P11的漏极和栅极之间的p沟道MOS晶体管P13形成电压旁通(bypass)电路，当输出端子11被施加高电压(例如+5V)时，使p沟道MOS晶体管P11的漏栅间旁通，使得p沟道MOS晶体管P11的漏栅间电压不超过阈值。
P沟道MOS晶体管P14和n沟道MOS晶体管N12形成输入分离电路，它在使能时，使p沟道MOS晶体管P11的栅极与前级电路2(CMOS逻辑门G1的输出)连接，而在禁止时，使p沟道MOS晶体管P11的栅极与前级电路2分开。P沟道MOS晶体管P15和n沟道MOS晶体管N13形成MOS开关电路，它在禁止时，形成阱区控制电路和输入分离电路的p沟道MOS晶体管P12、P14的各栅极与输出端子11连接。
在图15所示的电路中，在使使能信号E为高电平而设定为使能状态的情况下，输出级1的p沟道MOS晶体管P11借助于经由逻辑门G1和MOS晶体管N12、P14而提供的输入信号A，被进行导通/截止控制，输出级1的n沟道MOS晶体管N11借助于经由逻辑门G2和反相器Iv2而提供的输入信号A，被进行与p沟道MOS晶体管P11互补的导通/截止控制，从而根据输入信号(数据信号)A而将输出端子11驱动为高电平或低电平。此时，输出级1的p沟道MOS晶体管P11在阱区n1经由p沟道MOS晶体管P12而与Vcc(+3V)连接的状态下进行导通/截止动作。另一方面，在使使能信号E为低电平而设定为禁止状态的情况下，逻辑门G1、G2的输出与输入信号A的状态无关，被固定为高电平，输出级1的p沟道MOS晶体管P11和n沟道MOS晶体管N11均被设定为截止状态，输出变为高阻抗状态。在禁止状态下，当输出端子11被施加高于电源电位Vcc的电压时，阻止了p沟道MOS晶体管P11的寄生二极管Ds导致的电流逆流，也阻止了p沟道MOS晶体管P11的漏极电压超过漏极与栅极间的逆阈值导致的电流逆流。
但是，以参照图15说明的电路为首，在现有的三态缓冲电路中，考虑缩短从使使能信号E为高电平而变为使能状态、而输出级的上拉驱动用的晶体管导通的状态开始到使使能信号E为低电平、而输出级的上拉驱动用的晶体管截止为止的时间。
例如在图15所示的电路中，在从输出模式(高电平输出)切换为输入模式的时刻，n沟道MOS晶体管N13导通、p沟道MOS晶体管P15导通，输出端子11的高电压被施加在p沟道MOS晶体管P14的栅极节点上，使p沟道MOS晶体管P14截止。由此，在构成传输门电路的n沟道MOS晶体管N12和p沟道MOS晶体管P14中，只有n沟道MOS晶体管N12导通，因此，传输门电路输入侧的节点n3的电位没有充分传输到传输门输出侧的节点n2，其结果是，p沟道MOS晶体管P11没有完全截止，或者到完全截止需要时间。
即，但从输出模式切换到输入模式时，输出级的上拉驱动用的晶体管没有变为截止状态，或者向截止状态的变化延迟。在该情况下，存在以下问题。
例如，在下拉元件与输入输出端子连接时，电流从电源、经由未完全处于截止状态的上拉驱动用的晶体管(P11)而流过下拉元件。
此外，在与输入输出缓冲电路的输入输出端子(图15的11)连接的对应驱动器(例如图15的20)的驱动能力小的情况下，当输入输出缓冲电路从输出模式切换到输入模式、对应驱动器(例如图15的20)输出例如低电平时，由于输入输出缓冲电路的上拉驱动用晶体管(没有完全处于截止状态)，存在输入输出端子被上拉、其电压不会下降到低电平的情况。因此，在从输出模式切换到输入模式时，输入输出缓冲电路的三态缓冲电路的输出变为高阻抗状态，需要经历足够长的时间，然后对应驱动器才开始驱动，这需要导入握手程序(总线协议)，从而会妨碍高速化。
因此，本发明提供一种具有三态缓冲电路的半导体装置，当从输出使能模式切换到禁止模式时，能使上拉侧的晶体管高速地变为截止状态。
发明内容
为了实现上述目的，本发明的一个方案的半导体装置，具有三态缓冲电路，该三态缓冲电路在输出级至少具有上拉驱动用的第一晶体管和下拉驱动用的第二晶体管，当控制信号是表示使能状态的值时，根据数据信号而使输出成为高电平或低电平，当上述控制信号是表示禁止状态的值时，使上述第一和第二晶体管截止，使输出成为高阻抗状态，其特征在于，具有控制电路，该控制电路进行控制，使得当上述控制信号从使能状态向禁止状态切换时，加速上述第一晶体管从导通状态向截止状态的转变。在本发明中，上述控制电路具有控制电路，该电路进行如下控制，使得当上述控制信号为表示使能状态的值时，如果决定上述第一晶体管导通/截止的信号为表示上述第一晶体管导通的电平，则在上述控制信号从使能状态向禁止状态切换时，加速决定上述第一晶体管导通/截止的信号达到使上述第一晶体管截止的电平为止的时间。
在本发明另一个方案的半导体装置中，上述控制电路具有时序调整电路，该时序调整电路输入上述控制信号，输出使上述控制信号从使能状态向禁止状态转变的时序延迟的第二控制信号，在上述控制信号从使能状态向禁止状态切换时，由来自于该时序调整电路的第二控制信号控制导通/截止的传输门电路，根据上述第二控制信号跃变沿被延迟的时间、数据信号和控制信号，将从输出使上述第一晶体管截止的信号电平的逻辑电路输出的、使上述第一晶体管截止的信号电平传输给第一晶体管的控制端子，由此来加速上述第一晶体管从导通状态向截止状态的转变。
在本发明的另一个方案的半导体装置中，上述控制电路具有电压设定电路，该电路接收控制信号，在上述控制信号从使能状态向禁止状态切换时，使上述第一晶体管的控制端子和电源间的通路导通，将上述第一晶体管的控制端子设定为使上述第一晶体管从导通状态变为截止状态的电压。
根据上述构成的本发明，在从输出使能状态向禁止状态进行模式切换时，缩短了上拉驱动用的晶体管完全截止所需的时间，使具有混合电压电路的系统能高速动作。另外，从以下的说明中可知，利用权利要求范围中的各项权利要求，同样解决了上述问题。
附图说明
图1是表示本发明第一实施例的构成的图。
图2(A)、(B)是表示图1的时序调整电路的构成的图。
图3是表示本发明第二实施例的构成的图。
图4是表示本发明第四实施例的构成的图。
图5(A)是表示图4的时序调整电路的构成的图，(B)是表示(A)的单触发电路的构成的图，(C)是用于说明单触发电路的时序动作的图。
图6是表示本发明第五实施例的构成的图。
图7是表示图6的单触发电路的构成的图。
图8是表示本发明第六实施例的构成的图。
图9是表示比较例的构成的图。
图10是表示比较例的动作波形的一个例子的图。
图11是表示第一实施例的动作波形的一个例子的图。
图12是表示第二实施例的动作波形的一个例子的图。
图13是表示第一实施例的变形例的动作波形的一个例子的图。
图14是表示第一实施例的变形例的一个例子的图。
图15是表示现有的容限缓冲器的构成的图。
具体实施方式
以下对本发明的实施方式进行说明。在本发明的一个优选实施方式中，半导体装置在输出级中至少具有上拉驱动用的第一晶体管(P1)和下拉驱动用的第二晶体管(N1)；并且具有三态缓冲电路，当控制信号(EN)为表示使能状态的值时，根据数据信号(DATA)，使输出为高电平或低电平，当控制信号(EN)为表示禁止状态的值时，使输出为高阻抗状态；并且具有控制单元，该单元进行如下控制，使得当控制信号(EN)从使能状态切换为禁止状态时，加快第一晶体管(P1)向截止状态的转变。
该控制单元具有如下的电路，该电路能在控制信号(EN)为表示使能状态的值时，如果决定第一晶体管(P1)的导通/截止的信号(例如第一晶体管(P1)的控制端子节点INP2的信号电压)为表示第一晶体管(P1)导通的电平，则在控制信号(EN)从使能状态向禁止状态切换时，加快决定第一晶体管(P1)的导通/截止的信号(节点INP2的信号电压)到达使第一晶体管(P1)截止的电平的时间。
具体地讲，本发明一个实施方式的半导体装置的缓冲电路具有：第一逻辑电路(101)，将应输出的数据信号(DATA)和控制信号(EN)作为输入，输出用于控制第一晶体管(P1)的导通和截止的第1信号；以及传输门电路，包含第三晶体管(P5)，被插入第一逻辑电路(101)的输出和第一晶体管(P1)的控制端子节点之间，当控制信号(EN)为表示使能状态的值时，该第三晶体管(P5)被导通，接收从第一逻辑电路(101)生成的第一信号(INP1)，并将该第一信号(INP1)传输到第一晶体管(P1)的控制端子，另一方面，当控制信号(EN)为表示禁止状态的值时，被截止。
并且，在本发明的一个实施方式中，也可以具有时序调整电路(120)，当控制信号(EN)从使能状态向禁止状态切换时，作为进行控制、使得能加快第一晶体管(P1)从导通状态向截止状态转变的控制单元，该时序调整电路(120)接收控制信号(EN)，当该控制信号(EN)从使能状态向禁止状态切换时，输出使传输门电路的第三晶体管(P5)从导通状态切换为禁止状态的时序延迟的控制信号(EN)。当控制信号(EN)从使能状态向禁止状态切换时，控制信号(EN)从使能状态向禁止状态的转变时序延迟，在该期间，传输门电路的第三晶体管(P5)变为导通状态，在第三晶体管(P5)导通的期间，传输门电路将从逻辑电路(101)输出的、使第一晶体管(P1)截止的电压电平的第一信号(输出到节点INP1的信号)传输给第一晶体管(P1)的控制端子节点(节点INP2)，由此使第一晶体管(P1)高速地从导通状态向截止状态切换。
在本发明的一个实施方式中，将应输出的数据信号(DATA)和控制信号(EN)作为输入、输出用于控制第一晶体管(P1)的导通和截止的第一信号(INP1)的第一逻辑电路(101)可以采用如下的构成，即在控制信号(EN1)为使能状态并且数据信号(DATA)为第一逻辑值(高电平)时，输出第二逻辑值(低电平)作为第一信号(INP1)，在控制信号(EN)为禁止状态时，无论数据信号(DATA)的值如何，都输出第一逻辑值(高电平)作为第一信号(INP1)。在第一晶体管(P1)的控制端子为第二逻辑值(低电平)和第一逻辑值(高电平)时，输出级的上拉驱动用的第一晶体管(P1)分别导通和截止。
在本发明的一个实施方式中，时序调整电路(120)输入控制信号(EN)，输出使该控制信号(EN)从使能状态向禁止状态的转变延迟的第二控制信号(EN1)，并根据从时序调整电路(120)输出的第二控制信号(EN1)从使能状态向禁止状态的转变，传输门电路的第三晶体管(P5)从导通切换为截止。作为时序调整电路(120)的构成，包含使控制信号(EN)延迟规定时间而输出的延迟电路。或者，具有以下部分而构成：延迟电路，接收控制信号(EN)并使其延迟规定时间而输出；以及逻辑电路，输入上述控制信号和上述延迟电路的输出信号，输出使上述控制信号从使能状态向禁止状态的转变延迟规定时间的信号，作为上述第二控制信号(EN1)。
在本发明的一个实施方式中，具有串联(连接的)晶体管电路，在控制信号(EN)从使能状态向禁止状态切换时，作为进行控制、使得能加速第一晶体管(P1)从导通状态向截止状态转变的控制单元，该串联晶体管电路被连接在第一晶体管(P1)的控制端子节点(INP2)和电源(VDD)之间，当控制信号(EN)为表示使能状态的值时，使电源(VDD)与第一晶体管的控制端子节点(INP2)间的通路为非导通，当控制信号(EN)为表示禁止状态的值时，使电源(VDD)与第一晶体管的控制端子节点(INP2)间的通路导通，将第一晶体管的控制端子节点(INP2)设定为使第一晶体管(P1)截止的电位。具体地讲，串联晶体管电路具有：开关晶体管(P7)，被插入在电源(VDD)和第一晶体管(P1)的控制端子节点(INP2)间，由控制信号(EN)控制其导通/截止；以及晶体管(P6)，被作二极管连接。
在本发明的一个实施方式中，具有第二逻辑电路(102)，该第二逻辑电路(102)将应输出的数据信号(DATA)和控制信号(EN)作为输入，输出用于控制第二晶体管(N1)的导通和截止的第二信号(INN)，第二逻辑电路(102)的输出端子与第二晶体管(N1)的控制端子连接，第二逻辑电路(102)在控制信号(EN)表示使能状态、并且数据信号(DATA)为第二逻辑值(低电平)时，输出第一逻辑值(高电平)作为第二信号(INN)，在控制信号(EN)为表示禁止状态的值时，无论数据信号(DATA)如何，都输出第二连接装置(低电平)作为第二信号(INN)，当该控制端子为第一和第二逻辑值时，第二晶体管(N1)分别导通和截止。
在本发明的一个实施方式中，具有旁通(bypass)电路(P4)，在第一晶体管(P1)的控制端子(栅极)及其输出节点(漏极)之间，当向与第一晶体管(P1)的输出节点连接的焊盘(110)施加比电源电压(VDD)高的电压时，使第一晶体管(P1)的输出节点和第一晶体管(P1)的控制端子间旁通。
在本发明的一个实施方式中，传输门电路具有当来自于时序调整电路(120)的第二控制信号(EN1)为表示使能状态的值时导通的第一导电型的第三晶体管(P5)和其控制端子被施加电源电位的第二导电类型第四晶体管(N4)，在第三晶体管(P5)的控制端子和与传输门电路的输出连接的焊盘(110)之间，具有其控制端子被施加电源电位(VDD)的第二导电型的第五晶体管(N2)与当来自于时序调整电路(120)的第二控制信号(EN1)为表示使能和禁止状态的值时分别截止和导通的第二导电型的第六晶体管(N3)的串联电路，其控制端子被施加电源电位VDD的第一导电型的第七晶体管(P3)与该串联电路并联地被插入在第三晶体管(P5)的控制端子和焊盘之间。或者，根据本发明的另一个实施方式，可以采用如下的构成，即省略其控制端子被施加电源电位(VDD)的第二导电型的第五晶体管(N2)，在第三晶体管(P5)的控制端子和焊盘(110)之间，具有当来自于时序调整电路(120)的第二控制信号(EN1)为表示使能和禁止状态的值时分别截止和导通的第二导电型的第六晶体管(N3)，并且在第三晶体管(P5)的控制端子和焊盘之间，使其控制端子被施加电源电位VDD的第一导电型的第七晶体管(P3)与第六晶体管(N3)并联配置。
或者，在本发明的另一个实施方式中，在不设置时序调整电路，并且由串联晶体管电路(P6、P7)构成进行控制、使得能加快第一晶体管(P1)从导通状态向截止状态转变的控制单元的情况下，传输门电路具有当控制信号(EN)为表示使能状态的值时导通的第一导电型的第三晶体管(P5)和其控制端子被施加电源电位的第二导电型的第四晶体管(N4)，在第三晶体管(P5)的控制端子和与三态缓冲电路的输出连接的焊盘(110)之间，具有其控制端子被施加电源电位(VDD)的第二导电型的第五晶体管(N2)和当控制信号(EN)为表示使能和禁止状态的值分别截止和导通的第二导电型的第六晶体管(N3)的串联电路，其控制端子被施加电源电位VDD的第一导电型的第七晶体管(P3)与该串联电路并联地插入在第三晶体管(P5)的控制端子和焊盘之间。或者，根据本发明的另一个实施方式，可以采用如下的构成，即省略其控制端子被施加电源电位(VDD)的第二导电型的第五晶体管(N2)，在第三晶体管(P5)的控制端子和焊盘(110)之间，具有当控制信号(EN)为表示使能和禁止状态的值时，分别截止和导通的第二导电型的第六晶体管(N3)，并且在第三晶体管(P5)的控制端子和焊盘之间，使其控制端子被施加电源电位VDD的第一导电型的第七晶体管(P3)与第六晶体管(N3)并联地配置。
在本发明的一个实施方式中，优选在与第一晶体管(P1)的阱区共用的阱区(n1)中，具有其控制端子与成为三态缓冲电路的输出端的焊盘(110)连接、与第一晶体管(P1)为同一导电型的第八晶体管(P2)，借助于第八晶体管(P2)，当施加在上述焊盘上的电压与三态缓冲电路的电源电压(VDD)为相同电压或高电压时，共用的阱区(n1)和电源间被控制为截止状态。在另一个实施方式中，可以采用如下的构成，即将第八晶体管(P2)设置在不同于第一晶体管(P1)的阱区的另一个阱区中，并使该另一个阱区通过布线·接触等而与第一晶体管(P1)的阱区连接，从而成为等电位。此外，构成传输门电路的第三晶体管(P5)、串联电路的被作二极管连接的晶体管(P6)、旁通电路的晶体管(P4)在与第一晶体管(P1)的阱区共用的阱区(n1)“浮(地)阱(floating well)”中形成。或者，可以采用如下的构成，即通过布线等将形成有第三晶体管(P5)、串联电路的被作二极管连接的晶体管(P6)、旁通电路的晶体管(P4)的阱区与第一晶体管(P1)和第八晶体管(P2)的阱区连接，从而成为等电位。
在本发明的另一个实施方式中，进行控制、使得能加快第一晶体管(P1)从导通状态向截止状态的转变的控制单元具有如下的电路(120A)，该电路(120A)输入反映与上述三态缓冲电路的输出端连接的焊盘(110)的电压的信号(来自于焊盘的输入信号)和控制信号(EN)，在反映焊盘(110)的电压的信号(来自于焊盘的输入信号)是表示焊盘(110)的电压为高电平电压(例如电源电压(VDD)以上的电压)的情况下，该单元(120A)进行控制，使得在控制信号(EN)从使能状态向禁止状态转变时，使构成传输门电路的第三晶体管(P5)暂时导通。
在本发明的另一个实施方式中，可以采用如下的构成，即具有：单触发脉冲生成电路(130)，接收控制信号(EN)，检测上述控制信号从使能状态向禁止状态的切换，生成规定脉冲宽度的单触发脉冲信号；以及放电用晶体管(N7)，被插入三态缓冲电路的输出和地(GND)之间，在由来自于单触发脉冲生成电路的单触发脉冲信号的脉冲宽度规定的期间导通。
在本发明的另一个实施方式中，可以采用如下的构成，即具有：单触发脉冲生成电路(130)，接收控制信号(EN)，检测上述控制信号(EN)从使能状态向禁止状态的切换，生成规定脉冲宽度的单触发脉冲信号；以及逻辑电路(107)，输入数据信号和单触发脉冲生成电路的输出信号，当上述数据信号为第二逻辑值(低电平)或单触发脉冲信号为激活(active)时，生成使输出级的下拉驱动用的第二晶体管(N1)导通的信号。
在本发明的另一个实施方式中，可以采用如下的构成，即在构成传输门电路的第三晶体管(P5)的控制端子和提供接地电位的第二电源之间，使把从时序调整电路(120)输出的控制信号(EN)输入至控制端子，当控制信号(EN)表示使能状态和禁止状态时分别导通和截止的第十晶体管(N5)和第十一晶体管(例如参照图14的N5′)串联连接，从而提高耐压特性。第十一晶体管(N5′)被连接在第十晶体管(N5)的输出端和第三晶体管(P5)的控制端子之间，其控制端子被供给电源电压。此外，可以采用如下的构成，即在焊盘(110)和下拉用的第二晶体管(N1)的输出端之间，具有其控制端子被供给电源电压的第十二晶体管(例如参照图14的N1′)。
在本发明的一个实施方式中，可以采用如下的构成，即还具有I/O缓冲电路，该I/O缓冲电路具有与上述三态缓冲电路的输出端连接的焊盘(110)以及与焊盘(110)连接的输入缓冲器(105)，当控制信号(EN)为表示使能状态的值时，变为从上述三态缓冲电路向焊盘(110)输出与上述数据信号对应的电平的输出模式，当上述控制信号(EN)为表示禁止状态的值时，变为上述输入缓冲器输入施加在焊盘(110)上的信号的输入模式。
(实施例)
为了更详细地说明上述优选实施方式，以下参照附图，对本发明的实施例进行说明。图1是表示本发明第一实施方式的构成的图。在本发明的容限缓冲电路中，具有控制单元，该控制单元在使能信号从输出使能向禁止状态切换时，控制用于决定输出级的上拉驱动用晶体管的导通/截止的信号，使得上拉驱动用晶体管更快地截止。在本实施例中，该控制单元由时序调整电路120和串联晶体管电路(P6、P7)构成。
具体地讲，参照图1，本实施例的缓冲电路具有：NAND电路101，接收作为第一、第二输入的数据信号DATA和使能信号EN；反相器103，接收使能信号EN；以及NOR电路102，接收作为第一、第二输入的反相器103的输出信号和数据信号DATA。
作为输出级，设有：上拉驱动用的p沟道MOS晶体管P1，其源极与电源VDD连接，栅极与节点INP2连接，漏极与焊盘110连接；以及下拉用的n沟道MOS晶体管N1，其源极接地，栅极与NOR电路102的输出节点INN连接。N沟道MOS晶体管N1被构成为高耐压晶体管。
源极与P沟道MOS晶体管P1共用地连接、栅极与焊盘110连接、漏极与背栅(back gate)共用地连接的p沟道MOS晶体管P2被夹在p沟道MOS晶体管P1的阱区n1和电源VDD之间，当使能信号EN激活时，使p沟道MOS晶体管P1的阱区n1与电源VDD连接，当禁止时(焊盘110为高电压时)，使p沟道MOS晶体管P1的阱区n1与电源(p沟道MOS晶体管P1的源极)分开。将该阱区n1称为“浮(地)阱”。
旁通用的p沟道MOS晶体管P4被插入p沟道MOS晶体管P1的栅极和漏极之间，p沟道MOS晶体管P4的栅极与电源VDD连接。P沟道MOS晶体管P4也设在与上拉驱动用的p沟道MOS晶体管P1共用的n阱区n1内。或者，使p沟道MOS晶体管P4、P2的阱区通过布线·接触等与p沟道MOS晶体管P1的阱区连接，从而彼此等电位。
本实施例的缓冲电路具有将使能信号EN作为输入的时序调整电路120，还具有：n沟道MOS晶体管N5，其栅极接收来自于时序调整电路120的输出信号EN1，源极为接地电位；以及传输门电路(也称为“传输门”)(互补的晶体管P5、N4)，被插入在NAN电路101的输出节点INP1和上拉驱动用的P沟道MOS晶体管P1的栅极节点INP2之间。传输门电路的p沟道MOS晶体管P5的栅极与n沟道MOS晶体管N5的漏极连接，n沟道MOS晶体管N4的栅极与电源VDD连接。传输门电路(P5、N4)接收节点INP1的信号电平，控制向节点INP2传输的有无。P沟道MOS晶体管P5设在与设有上拉驱动用的p沟道MOS晶体管P1的阱区n1共用的n阱区n1内。或者，通过布线·接触等使p沟道MOS晶体管P5的阱区与p沟道MOS晶体管P5、P2的阱区连接，从而成为等电位。
此外，在本实施例中，具有：n沟道MOS晶体管N2，其漏极经由信号线111而与焊盘110连接，栅极与电源VDD连接；n沟道MOS晶体管N3，其漏极与n沟道MOS晶体管N2的源极连接，栅极与使时序调整电路120的输出反转的反相器104的输出ENB连接，源极与p沟道MOS晶体管P5的栅极连接；以及p沟道MOS晶体管P3，其源极与焊盘110连接，栅极与电源VDD连接，漏极与p沟道MOS晶体管P5的栅极连接。此外，在本实施例中，具有其漏极与焊盘110连接、栅极与电源VDD连接的耗尽型的n沟道MOS晶体管N6，n沟道MOS晶体管N6的源极与输入缓冲器105的输入端连接，被输入焊盘110的信号从输入缓冲  105提供给未图示的内部电路(位于半导体装置的I/O区域的内侧的电路)。
以下说明图1所示的电路的动作概要。三态缓冲电路在输出模式(使能状态)下向焊盘110输出高电平的情况下，使能信号EN变为高电平，数据信号DATA变为高电平。此时，NAND电路101的输出为低电平，并且信号EN1为高电平，从而在其栅极接收信号EN1的n沟道MOS晶体管N5导通，p沟道MOS晶体管P5的栅极电位变为低电平。因此，p沟道MOS晶体管P5导通，NAND电路101的输出电压(低电平)经由传输门电路(N4、P5)而输出到节点INP2，p沟道MOS晶体管P1导通，从而从电源VDD对焊盘110充电，焊盘110变为高电平(电源电压VDD)。另一方面，NOR电路102的输出(INN)为低电平，n沟道MOS晶体管N1变为截止状态。
当从输出使能状态向禁止状态切换时，使能信号EN从高电平变为低电平，NAND电路101输出高电平，时序调整电路120输出使使能信号EN下降的转变时序延迟规定的延迟时间td的信号EN1，延迟延迟时间td，然后使n沟道MOS晶体管N5截止。此外，将信号EN1的反转信号输入至其栅极的n沟道MOS晶体管N3也延迟延迟时间td而导通。
在输出禁止时，如果使能信号EN变为低电平，则节点INP1(INP2)变为高电平，NOR电路102的输出节点INN变为低电平，使p沟道MOS晶体管P1和n沟道MOS晶体管N1均截止。
N沟道MOS晶体管N5自使能信号EN从高电平变为低电平的时刻开始，变为截止的时间被延迟由时序调整电路120设定的延迟时间td，因此p沟道MOS晶体管P5的导通时间延长延迟时间td。在该延长的时间内，节点INP1的电位经由互补的晶体管对P5和N4构成的传输门电路而传输到节点INP2，使p沟道MOS晶体管P1完全截止。即，借助于时序调整电路120，生成用于确保到节点INP2的电位上升为止的时间td，使得在使能信号EN下降时，节点INP1的高电平经由传输门电路而传输给节点INP2，使p沟道MOS晶体管P1完全截止的信号EN1(延迟时间td)。
此外，当变为禁止状态时，使能信号EN变为低电平，将使能信号EN输入其栅极的p沟道MOS晶体管P7导通，p沟道MOS晶体管P6的栅极(节点INP2)电位也首次变为低电平(到使能信号EN变为低电平之前为止，p沟道MOS晶体管P1处于导通状态，焊盘110输出高电平)，所以经由p沟道MOS晶体管P7以及其栅极和漏极与节点INP2连接的(二极管连接)p沟道MOS晶体管P6，节点INP2的电位上升为电源电压VDD，使p沟道MOS晶体管P1截止。另外，可以通过布线·接触等使设有p沟道MOS晶体管P6的阱区与p沟道MOS晶体管P1、P2的阱区连接，从而成为等电位。
即使在焊盘110上施加比三态缓冲电路的驱动电源电压VDD高的电压时，借助于与信号线111连接的耗尽型的n沟道MOS晶体管N6，电源电压VDD被最大限度地供给至内部短路(输入缓冲器105)。
这样，根据本实施例，在输出模式从高电平输出状态向高阻抗状态切换时，可以加速上拉驱动晶体管完全截止，因此缩短了模式切换所花的时间，实现了高速动作。
以下，对p沟道MOS晶体管P3的作用进行说明。在输出禁止状态时，如果从未图示的对应驱动器向焊盘110施加比电源电压VDD(例如3V系列)高的电压(例如5.5V)，则由从焊盘110起仅通过导通状态的n沟道MOS晶体管N2和N3，p沟道MOS晶体管P5的栅极电压就不会上升到高电压(5.5V电压)。另一方面，经由p沟道MOS晶体管P4，节点INP2被从焊盘110施加高电压(5.5V电压)。借助于p沟道MOS晶体管P3，p沟道MOS晶体管P5的栅极和漏极变为等电位，当输出禁止状态时，可以使传输门电路的p沟道MOS晶体管P5完全截止。
图2是表示图1的时序调整电路120的构成的一个例子的图。如图2(A)所示，可以用由偶数个的反相器构成的延迟电路来构成时序调整电路120。在该情况下，被输出的控制信号使EN1的下降沿和上升沿相等地延迟。因此，当控制信号EN从低电平转变为高电平时，向输出模式的切换被延迟。
作为本实施例的变形例，时序调整电路120可以通过加长构成正转缓冲器电路的输出级的MOS晶体管的栅极长度L(使W/L变小。其中，W为一定的栅极宽度)，减小电流驱动能力，来确保延迟时间。或者，可以减小构成二级反相器的输出级反相器的CMOS晶体管的n沟道MOS晶体管N的W/L，减小放电能力，在不延迟信号的上升沿的情况下，仅使下降沿延迟，其中，上述二级反相器构成正转缓冲器电路。
作为时序调整电路120的另一个构成，如图2(B)所示，可采用具有NAND电路122的构成，该NAND电路122输入利用由偶数级反相器1212～1212m+1(m为规定的正整数)构成的延迟电路使由反相器1211将控制信号EN反转后的信号延迟后的信号、以及由反相器1211将控制信号EN反转后的信号。NAND电路122的输出为，控制信号EN的上升沿原封不动地输出，下降沿被延迟偶数级反相器1212～1212m+1的传导延迟时间td而输出。即，NAND电路122的输出信号波形是信号EN的脉冲前缘原封不动，而后缘被延长延迟时间td的脉冲宽度的波形。
另外，本发明不限于上述实施例的构成，根据规格等，可以适当地时序调整电路和/或串联晶体管电路等进行组合。
图3是本发明第二实施例的构成的图。在图3中，对与图1所示的要素相同·等同的要素，标以相同的标号。参照图3，在本发明第二实施例的缓冲电路中，将时序调整电路120从图1所示的上述第一实施例中去除，并且作为在使能信号EN从高电平向低电平转变时、输出级的上拉驱动用的将p沟道MOS晶体管P1的栅极节点INP2拉升为高电平的上拉电路，设有被插入电源VDD和节点INP2之间的开关晶体管p沟道MOS晶体管P7和被作二极管连接的p沟道MOS晶体管P6的串联电路。
在本实施例中，由于不设置在上述第一实施例中使用的时序调整电路120，所以在使能信号EN从高电平向低电平转变时，构成传输门电路的p沟道MOS晶体管P5立刻截止，节点INP1的高电平电压经由n沟道MOS晶体管N4而传输到节点INP2，而经由p沟道MOS晶体管P7和P6将p沟道MOS晶体管的栅极节点INP2拉升为电源电压VDD，从而缩短了到上拉驱动用的p沟道MOS晶体管P1完全截止的时间。
以下，作为本发明第三实施例，可以采用具有图1的时序调整电路120，而省略被插入电源VDD和节点INP2之间的串联晶体管电路(P6、P7)的构成。
以下，对本发明第四实施例进行说明。图4是表示本发明第四实施例的构成的图。在图4中，对与图1所示的要素相同·等同的要素，标以相同的标号。参照图4，在本发明第四实施例中，时序调整电路120的构成与图1所示的上述实施例的构成不同，而其他构成与图1所示的实施例相同。
图1所示的上述第一实施例的时序调整电路120输入使能信号EN，并使其下降沿延迟，然后作为信号EN1而输出。
与此相对，参照图4，在本实施例中，时序调整电路120从输入端子A和B输入被插入在与焊盘110连接的信号线111和输入缓冲器105之间的耗尽型n沟道MOS晶体管N6的输出信号(施加在焊盘110上的输入信号)和使能信号EN，在n沟道MOS晶体管N6的输出信号为高电平时(施加在焊盘110上的电压高于电源电压VDD的情况)，当使能信号EN从高电平(使能状态)向低电平(禁止状态)转变时，生成并输出单触发脉冲信号EN1。时序调整电路120A在被输入至其输入端子的n沟道MOS晶体管N6的输出信号为低电平时，在使能信号EN从高电平向低电平转变时，不生成单触发脉冲。
图5(A)是表示时序调整电路120A的构成的一个例子的图。具有AND电路124，从A、B端子输入与焊盘连接的n沟道MOS晶体管N6的输出和使能信号EN，对由反相器123反转B端子的信号后的信号和A端子的信号进行逻辑与运算；SR触发器125，将AND电路124的输出信号输入至置位端子，当AND电路124的输出信号为高电平时被置位(从输出Q输出高电平)；以及单触发脉冲生成电路126，利用SR触发器125的上升沿生成单触发脉冲。单触发脉冲生成电路126的输出被反馈输入至SR触发器125的复位端子R。
参照图4和图5(A)，对本实施例的时序调整电路120A的动作进行说明。当使能信号EN变为低电平(输出禁止状态)，n沟道MOS晶体管N6的输出信号为高电平(电源电压VDD)时，时序调整电路120A的AND电路124输出高电平，SR触发器125接收到该高电平，非同步地被置位，将其输出Q变为高电平。单触发脉冲生成电路126接收到SR触发器125的输出Q从低电平向高电平的转变，输出规定脉冲宽度的单触发脉冲。在复位端子R接收到从单触发脉冲生成电路126输出的单触发脉冲的SR触发器125被复位，输出Q恢复低电平。当n沟道MOS晶体管N6的输出信号(被输入至A端子的信号)为低电平时，AND电路124的输出信号变为低电平，SR触发器125保持复位状态(输出Q为低电平)。SR触发器125由电路规模小的NOR型构成(具有将置位(S)信号、复位(R)信号分别输入第一输入至端子的第一、第二NOR电路，第一NOR电路的输出与第二NOR电路的第二输入端子连接，第二NOR电路的输出与第一NOR电路的第二输入端子连接而构成)。另外，在时序调整电路120A中，由于采用当被输入的使能信号EN从低电平变为高电平(使能状态)时，信号EN1输出高电平的构成，所以可以配置OR电路129，该OR电路129对单触发脉冲生成电路126的输出信号O和输入至B端子的使能信号EN进行逻辑或运算。
在本实施例中，感知使能信号EN和在输入模式下向焊盘110施加的信号，在从使能状态向禁止状态转变时，控制上拉驱动侧的p沟道MOS晶体管P1向禁止状态转变的高速化。即，在使能信号EN从高电平向低电平转变时，当输入信号(n沟道MOS晶体管N6的输出信号)为高电平时，生成单触发脉冲波形的信号EN1。借助于单触发脉冲信号EN1，仅在该脉冲宽度期间，使n沟道MOS晶体管N5导通，另一方面，使n沟道MOS晶体管N3截止，由此使构成传输门电路的p沟道MOS晶体管P5的栅极电压成为接地电压，使p沟道MOS晶体管P5导通，将NAND电路101的输出节点INP1的高电平电压传输给节点INP2。另一方面，在输入信号(n沟道MOS晶体管N6的输出信号)为低电平的情况下，当使能信号EN从高电平向低电平变化时，SR触发器125不被置位，而是保持复位状态。
图5(B)是表示图5(A)的单触发脉冲生成电路126的构成的一个例子的图。图5(C)是用于说明图5(B)的单触发脉冲生成电路126的时序动作的图。单触发脉冲生成电路126具有AND电路128，该AND电路128输入输入信号I和利用由奇数级反相器1271～1272n+1(其中，n为正整数)构成的延迟电路使输入信号I延迟后的信号，在输入信号I的上升沿，与上升沿同步地输出延迟电路的延迟时间的脉冲宽度的单触发脉冲。
以下，对本发明第五实施例进行说明。图6是用于说明本发明第五实施例的构成的图。在图6中，对于与图1所示的要素相同·等同的要素，标以相同的标号。参照图6，本实施例去除了图1的时序调整电路120A，具有：n沟道MOS晶体管N7，其与下拉用的晶体管N1并联地插入在焊盘110与地之间；以及单触发脉冲生成电路130，输入使能信号EN，输出端与n沟道MOS晶体管N7的栅极连接。N沟道MOS晶体管N7与下拉驱动用的n沟道MOS晶体管N1相比，其尺寸(例如栅极宽度W)可较小。在本实施例中，借助于晶体管N7和单触发脉冲生成电路130而进行如下控制，即在使能信号EN下降跃变时，不使p沟道MOS晶体管P5立刻变为截止状态，而是使其变为导通状态，由此来加速上拉用的晶体管P1从导通状态向截止状态的转变。
具体地讲，在本实施例中，单触发脉冲生成电路130进行如下控制，即在使能信号EN从高电平向低电平转变时，生成单触发脉冲，使n沟道MOS晶体管N7暂时导通，使焊盘110的电荷放电，使其电压成为接地电位。当使能信号EN的值从使能状态(高电平)切换为禁止状态(低电平)时，如果焊盘110为高电压，则构成传输门电路的p沟道MOS晶体管P5的栅极节点TGC上被施加与焊盘110的高电压相同电平的电压，从而p沟道MOS晶体管P5截止。与此相对，通过使n沟道MOS晶体管N7暂时导通，使焊盘110的电压变为低电压，由此不会向p沟道MOS晶体管P5的栅极节点TGC施加高电压，从而在使能信号EN下降跃变时，p沟道MOS晶体管P5变为导通状态，节点INP1的高电平电压经由传输门电路的p沟道MOS晶体管P5而传输给节点INP2。即，缩短了p沟道MOS晶体管P1完全截止所需要的时间。
图7是表示图6的单触发脉冲生成电路130的构成的一个例子的图。具有AND电路132，该AND电路132输入由反相器1311对信号EN进行反转之后的的信号以及利用由奇数级反相器1312～1312m(其中，m为2以上的规定正整数)构成的延迟电路使对信号EN进行反转后的信号延迟的信号。从AND电路132的输出端子输出与信号EN的下降沿同步上升、由延迟电路(奇数级反相器1312～1312m)的延迟时间规定的脉冲宽度的单触发脉冲。
以下，对本发明第六实施例进行说明。图8是用于说明本发明第六实施例的构成的图。在图8中，对于与图1所示的要素相同·等同的要素，标以相同的标号。参照图8，本实施例与图6所示的上述第五实施例同样，去除了图1所示的时序调整电路120A，作为上述第一实施例的NOR电路102的替代，具有单触发脉冲生成电路130和OR电路107。进行如下控制，即当使能信号EN从高电平向低电平转变时，单触发脉冲生成电路130生成单触发脉冲，使输出级的n沟道MOS晶体管N1暂时导通，使焊盘110的电荷放电，从而使其电压成为接地电位。单触发脉冲生成电路130采用图7所示的构成。
与图6所示的上述第五实施例不同的是，在本实施例中，用一个n沟道MOS晶体管N1构成上述第五实施例的n沟道MOS晶体管N7和n沟道MOS晶体管N1。被插入图8的电源VDD和上拉驱动用的p沟道MOS晶体管P1的栅极节点INP2之间的串联电路(P6、P7)与图1所示的上述第一实施例相同，因此省略其说明。
以下，对作为第七实施例的第一实施例的变形例进行说明。图14是表示本发明第七实施例的图。在图14中，对于与图1所示的要素相同·等同的要素，标以相同的标号。参照图14，本实施例在图1所示的上述第一实施例的构成的基础上，追加了n沟道MOS晶体管N5′，其源极与p沟道MOS晶体管P5的漏极连接、漏极与p沟道MOS晶体管P5的栅极连接、栅极被供给电源电位VDD，上述n沟道MOS晶体管N5的栅极被输入从时序调整电路120输出的控制信号EN1、其源极接地。另外，若要向n沟道MOS晶体管N5′的栅极供给电源电压VDD，除了直接从电源线连接之外，当然可以通过电路元件向n沟道MOS晶体管N5′的栅极供给电源电压。此外，在本发明第七实施例中，具有n沟道MOS晶体管N1′，该n沟道MOS晶体管N1′的漏极与焊盘110连接，源极与n沟道MOS晶体管N1的漏极连接，栅极被供给电源电压VDD。N沟道MOS晶体管N1′、N5′是提高耐压特性的元件，例如在向焊盘110施加高电压的情况下，使晶体管N1、N5承受该高电压。当然，在上述各实施例中，也可以采用同样的构成。
此外，在图1等所示的上述实施例中，可以采用如下构成，即省略利用电源电压VDD而使栅极旁通的n沟道MOS晶体管N2，而将控制信号EN1的反转信号输入至其栅极的n沟道MOS晶体管N3连接在焊盘110的信号线111和传输门电路的p沟道MOS晶体管P5的栅极TGC之间。
以下，将不具有图1的时序调整电路120以及被插入电源VDD和上拉驱动用的p沟道MOS晶体管P1的栅极节点INP2之间的串联n沟道MOS晶体管而构成的容限缓冲电路作为比较例，根据电路模拟结果，对该比较例和本发明的几个实施例的电路动作进行比较说明。
图9示出了从图1所示的本实施例的容限缓冲电路中去除了时序调整电路120和串联p沟道MOS晶体管P6、P7而构成的比较例的构成。在图9中，对于与图1相同或等同的要素，标以相同的标号，并省略其说明。
图10是表示图9所示的电路从使能状态向禁止状态切换时的信号EN、节点INP1和节点INP2的信号波形的图。即，图10示出了在图9所示的电路中，对信号EN从高电平向低电平的转变进行瞬态解析(transient analysis)而获得的、信号EN、节点INP1和节点INP2的电压波形，信号EN的振幅为2.3V，横轴的单位是2ns。
在比较例中，如图10所示，在使能信号EN下降时，节点INP2缓慢地上升。在该情况下，p沟道MOS晶体管P1没有完全截止。这是因为，在输出模式(使能状态)时，当p沟道MOS晶体管P1导通、焊盘110输出高电平之后，使能信号EN变为禁止状态(低电平)时，传输门电路中的p沟道MOS晶体管P5截止，只有n沟道MOS晶体管N4导通，NAND电路101的输出节点INP1(高电平)的电压(节点INP1迅速上升为高电平)没有充分传输到节点INP2，节点INP2变为中间电压。即，设n沟道MOS晶体管N4的阈值电压为Vth，则在与n沟道MOS晶体管N4连接的节点INP2上有电源电压VDD-Vth的电压电平输出。因此，p沟道MOS晶体管P1没有完全截止，或者到完全截止需要一定时间。
图11示出了在图1所示的第一实施例的电路(具有时序调整电路120和串联晶体管电路P6、P7)中，对信号EN从高电平向低电平的转变进行瞬态解析而获得的、信号EN、EN1、节点INP1和节点INP2的电压波形，信号EN的振幅为2.3V，横轴的单位是2ns。图11和后述的图12、图13中，纵轴、横轴的比例与图10的相同。
使使能信号EN的下降沿延迟的信号EN1在使能信号EN变为低电平之后，保持约4ns的高电平，在该期间，传输门电路的p沟道MOS晶体管P5变为导通状态，其结果是，节点INP2高速地上升(上升时间为约3ns)。在图10所示的比较例中，节点INP2的上升时间为16～18ns，本实施例将该时间缩短到约1/5以下。
图12是表示图3所示的第二实施例的电路(没有时序调整电路120，有串联晶体管电路P6、P7的构成)从使能状态向禁止状态切换时的信号EN、节点INP1、节点INP2的电压波形(瞬态解析结果)的图。
如图12所示，在图3所示的第二实施例的构成中，节点INP2的上升时间为约8ns～9ns，与图10所示的比较例相比，缩短到1/2左右。由此可知，该实施例也实现了输出级的上拉驱动用的晶体管从导通向截止切换的高速化。
图13是在图1的构成的基础上，去除串联晶体管电路P6、P7，并使时序调整电路120的缓冲器(参照图2(A)的输出级缓冲器的n沟道MOS晶体管的栅极长度L相对缩短，从而增大信号EN从高电平向低电平的下降时间(第一实施例的变形例)。
在图13所示的例子中，节点INP2的上升时间为6ns左右，缩短到图10的比较例的1/3左右。由此可见，该实施例也实现了输出级的上拉驱动用的晶体管从导通向截止切换的高速化。
另外，在上述实施例中，是以输入缓冲电路和三态输出缓冲电路与共用的I/O焊盘(I/O引线)连接的I/O单元为例进行说明的，但在本发明中，也可以采用仅与输出引线(输出焊盘)连接的三态输出缓冲器的构成。
以上，根据上述实施例对本发明进行了说明，但本发明不限于上述上述实施例的构成，在权利要求范围内，也包含本领域技术人员能进行的各种变形、修正。
发明的效果
如上所述，根据本发明，可以获得如下效果，即在从输出使能状态向使输出变为高阻抗状态的禁止状态切换时，可以缩短上拉驱动用的晶体管完全截止所需的时间，实现具有混合电压电路的系统的高速动作。
此外，根据本发明，在从输出使能状态向使输出变为高阻抗状态的禁止状态(输入模式)切换时，与缓冲器连接的对应器件在缓冲器输出级的上拉驱动用的晶体管完全截止之前的时间进行等待状态，并且不需要随后输出数据等的总线协议，从而能实现高速总线系统。
此外，根据本发明，在使输出使能状态向使输出变为高阻抗状态的禁止状态(输入模式)切换时，由于使上拉驱动用的晶体管立刻截止，所以避免了电源电流从电源经由导通状态的上拉驱动用的晶体管、并经由与焊盘连接的下拉元件等流过，从而能实现低消耗功率化。

Claims (33)

1.一种半导体装置，具有三态缓冲电路，该三态缓冲电路在输出级至少具有上拉驱动用的第一晶体管和下拉驱动用的第二晶体管，当控制信号为表示使能状态的值时，根据数据信号而使输出成为高电平或低电平，当上述控制信号为表示禁止状态的值时，使上述第一和第二晶体管截止，使输出成为高阻抗状态，其特征在于，
具有控制电路，该电路进行如下控制，使得当上述控制信号从使能状态向禁止状态切换时，加速上述第一晶体管从导通状态向截止状态的转变。
2.根据权利要求1所述的半导体装置，其特征在于，上述控制电路具有如下电路，该电路进行控制，使得当上述控制信号为表示使能状态的值时，如果决定上述第一晶体管导通/截止的信号为表示上述第一晶体管导通的电平，则在上述控制信号从使能状态向禁止状态切换时，加速决定上述第一晶体管导通/截止的信号达到使上述第一晶体管截止的电平为止的时间。
3.根据权利要求1所述的半导体装置，其特征在于，还具有：
逻辑电路，作为输入而接收上述数据信号和上述控制信号，输出控制上述第一晶体管的导通和截止的第一信号；以及
传输门电路，包含第三晶体管，该第三晶体管在上述控制信号为表示使能状态的值时变为导通状态，接收从上述逻辑电路输出的上述第一信号，并传输给上述第一晶体管的控制端子，另一方面，当上述控制信号为表示禁止状态的值时变为截止状态，
上述控制电路具有如下电路，该电路接收上述控制信号，在上述控制信号从使能状态向禁止状态切换时，使上述传输门电路的上述第三晶体管从导通状态切换为截止状态的时序延迟，
在上述控制信号从使能状态向禁止状态切换时，在上述第三晶体管变为导通状态的期间，上述传输门电路将从上述逻辑电路输出的、使上述第一晶体管截止的上述第一信号电平传输给上述第一晶体管的控制端子，由此来加速上述第一晶体管从导通状态向截止状态的转变。
4.根据权利要求1所述的半导体装置，其特征在于，上述控制电路具有如下电路，该电路接收控制信号，在上述控制信号从使能状态向禁止状态切换时，使上述第一晶体管的控制端子和电源间的通路导通，将上述第一晶体管的控制端子设定为使上述第一晶体管变为截止状态的电压。
5.根据权利要求1所述的半导体装置，其特征在于，还具有：
第一逻辑电路，作为输入而接收上述控制信号和上述数据信号，输出控制上述第一晶体管的导通和截止的第一信号；以及
传输门电路，被插入在上述第一逻辑电路的输出端子和上述第一晶体管的控制端子之间，
上述第一逻辑电路在上述控制信号为表示使能状态的值、并且上述数据信号为第一逻辑值时，将第二逻辑值作为上述第一信号而输出，在上述控制信号为表示禁止状态的值时，无论上述数据信号的值如何，都将第一逻辑值作为上述第一信号而输出，
上述第一晶体管在上述第一晶体管的控制端子为第二逻辑值和第一逻辑值时分别导通和截止，
上述传输门电路具有在上述控制信号为使能状态时被控制为导通的第三晶体管，
上述控制电路具有时序调整电路，该时序调整电路输入上述控制信号，输出使上述控制信号从使能状态向禁止状态转变的时序延迟的第二控制信号，
根据从上述时序调整电路输出的上述第二控制信号从使能状态向禁止状态的转变，上述传输门电路的上述第三晶体管从导通状态切换为截止状态。
6.根据权利要求5所述的半导体装置，其特征在于，上述时序调整电路包含使被输入的上述控制信号延迟规定时间而输出的延迟电路。
7.根据权利要求5所述的半导体装置，其特征在于，
上述时序调整电路具有：
延迟电路，接收上述控制信号，并使其延迟规定时间再输出；
逻辑电路，输入上述控制信号和上述延迟电路的输出信号，将使上述控制信号从使能状态向禁止状态的转变延迟规定时间的信号作为上述第二控制信号而输出。
8.根据权利要求1所述的半导体装置，其特征在于，还具有：
第一逻辑电路，作为输入而接收上述控制信号和上述数据信号，输出用于控制上述第一晶体管的导通和截止的第一信号；以及
传输门电路，被插入在上述第一逻辑电路的输出端子和上述第一晶体管的控制端子之间，
上述第一逻辑电路在上述控制信号为表示使能状态的值、并且上述数据信号为第一逻辑值时，将第二逻辑值作为上述第一信号而输出，在上述控制信号为表示禁止状态的值时，无论上述数据信号的值如何，都将第一逻辑值作为上述第一信号而输出，
上述第一晶体管在上述第一晶体管的控制端子的电位为第二逻辑值和第一逻辑值时分别导通和截止，
上述传输门电路具有在上述控制信号为使能状态时被控制为导通的第三晶体管，
上述控制电路具有如下电路，该电路被连接在上述第一晶体管的控制端子和电源之间，在上述控制信号为表示使能状态的值时，使上述电源和上述第一晶体管的控制端子节点间的通路为非导通，在上述控制信号为表示禁止状态的值时，使上述电源和上述第一晶体管的控制端子节点间的通路成为导通状态，将上述第一晶体管的控制端子的电压设定为使上述第一晶体管截止的电平。
9.根据权利要求5所述的半导体装置，其特征在于，
上述控制电路还具有如下电路，该电路被连接在上述第一晶体管的控制端子和电源之间，在上述控制信号为表示使能状态的值时，使上述电源和上述第一晶体管的控制端子节点间的通路为非导通，在上述控制信号为表示禁止状态的值时，使上述电源和上述第一晶体管的控制端子节点间的通路成为导通状态，将上述第一晶体管的控制端子的电压设定为使上述第一晶体管截止的电平。
10.根据权利要求1所述的半导体装置，其特征在于，
具有第二逻辑电路，该第二逻辑电路作为输入而接收上述控制信号和上述数据信号，输出用于控制上述第二晶体管的导通和截止的第二信号，
上述第二逻辑电路的输出端子与上述第二晶体管的控制端子连接，
上述第二逻辑电路在上述控制信号表示使能状态、并且上述数据信号取第一逻辑值和第二逻辑值时，将使上述第二晶体管导通和截止的值的输出信号分别作为上述第二信号而输出，
在上述控制信号为表示禁止状态的值时，无论上述数据信号的值如何，都将使上述第二晶体管截止的值的输出信号作为上述第二信号而输出。
11.根据权利要求1所述的半导体装置，其特征在于，
具有与上述第一晶体管的输出节点连接的、成为上述三态缓冲电路的输出的焊盘，
在上述第一晶体管的控制端子和上述第一晶体管的输出节点之间具有旁通电路，在被施加在上述焊盘上的电压是上述三态缓冲电路的电源电压或比上述电源电压高的电压时，使上述第一晶体管的输出节点和上述第一晶体管的控制端子间旁通。
12.根据权利要求5所述的半导体装置，其特征在于，
具有作为上述三态缓冲电路的输出的焊盘，
上述传输门电路具有第四晶体管，该第四晶体管是与在来自于上述时序调整电路的上述第二控制信号为表示使能状态的值时导通的上述第三晶体管的导电型(称为“第一导电型”)相反的导电型(称为“第二导电型”)，其控制端子被施加电源电位，
在上述第三晶体管的控制端子和上述焊盘之间具有第二导电型的第五晶体管和第二导电型的第六晶体管的串联电路，上述第五晶体管的控制端子被施加电源电位，上述第六晶体管在来自于上述时序调整电路的上述第二控制信号是表示使能和禁止状态的值时分别被控制为截止和导通，
此外，控制端子被施加上述电源电位的第一导电型的第七晶体管与上述串联电路并联地插入上述第三晶体管的控制端子和上述焊盘之间。
13.根据权利要求5所述的半导体装置，其特征在于，
具有成为上述三态缓冲电路的输出的焊盘，
上述传输门电路具有第四晶体管，该第四晶体管是与在来自于上述时序调整电路的上述第二控制信号为表示使能状态的值时导通的上述第三晶体管的导电型(称为“第一导电型”)相反的导电型(称为“第二导电型”)，其控制端子被施加电源电位，
在上述第三晶体管的控制端子和上述焊盘之间具有第二导电型的第五晶体管，该第五晶体管在来自于上述时序调整电路的上述第二控制信号为表示使能和禁止状态的值时分别被控制为截止和导通，
此外，控制端子被施加上述电源电位的第一导电型的第六晶体管与上述第五晶体管并联地插入上述第三晶体管的控制端子和上述焊盘之间。
14.根据权利要求8所述的半导体装置，其特征在于，
具有成为上述三态缓冲电路的输出的焊盘，
上述传输门电路具有第四晶体管，该第四晶体管是与在上述控制信号为表示使能状态的值时导通的上述第三晶体管的导电型(称为“第一导电型”)相反的导电型(称为“第二导电型”)，其控制端子被施加电源电位，
在上述第三晶体管的控制端子和上述焊盘之间具有第二导电型的第五晶体管和第二导电型的第六晶体管的串联电路，上述第五晶体管的控制端子被施加电源电位，上述第六晶体管在上述控制信号为表示使能和禁止状态的值时分别被控制为截止和导通，
此外，控制端子被施加上述电源电位的第一导电型的第七晶体管与上述串联电路并联地插入上述第三晶体管的控制端子和上述焊盘之间。
15.根据权利要求8所述的半导体装置，其特征在于，
具有成为上述三态缓冲电路的输出的焊盘，
上述传输门电路具有第四晶体管，该第四晶体管是与在上述控制信号为表示使能状态的值时导通的上述第三晶体管的导电型(称为“第一导电型”)相反的导电型(称为“第二导电型”)，其控制端子被施加电源电位，
在上述第三晶体管的控制端子和上述焊盘之间具有第二导电型的第五晶体管，该第五晶体管在上述控制信号为表示使能和禁止状态的值时分别被控制为截止和导通，
此外，控制端子被施加上述电源电位的第一导电型的第六晶体管与上述第五晶体管并联地插入上述第三晶体管的控制端子和上述焊盘之间。
16.根据权利要求1所述的半导体装置，其特征在于，
具有与上述第一晶体管的输出节点连接的、成为上述三态缓冲电路的输出的焊盘，
在与上述第一晶体管的阱区共用的阱区或与上述第一晶体管的阱区连接的阱区中，具有第八晶体管，该第八晶体管是与上述第一晶体管相同的导电型，其控制端子与上述焊盘连接，
当上述焊盘的电压是上述三态缓冲电路的电源电压或比上述电源电压高的电压时，通过上述第八晶体管，上述阱区和电源间被控制为截止状态。
17.根据权利要求5所述的半导体装置，其特征在于，
具有与上述第一晶体管的输出节点连接的、成为上述三态缓冲电路的输出的焊盘，
在与上述第一晶体管的阱区共用的阱区或与上述第一晶体管的阱区连接的阱区中，具有第八晶体管，该第八晶体管的控制端子与上述焊盘连接，并且与上述第一晶体管为相同的导电型，
构成上述传输门电路的第三晶体管被设置在与上述第一晶体管和/或上述第八晶体管的阱区共用的阱区、或与上述第一晶体管和上述第八晶体管的阱区连接的阱区中，
当上述焊盘的电压为上述三态缓冲电路的电源电压或比上述电源电压高的电压时，通过上述第八晶体管，与上述第一、第三和第八晶体管分别对应的上述阱区和电源间被控制为截止状态。
18.根据权利要求16所述的半导体装置，其特征在于，
具有第九晶体管，该第九晶体管的控制端子被施加电源电压，被连接在上述第一晶体管的控制端子和输出节点之间，并且与上述第一晶体管为相同的导电型，
上述第九晶体管形成在与上述第一晶体管和/或上述第八晶体管的阱区共用的阱区、或与上述第一晶体管和上述第八晶体管的上述阱区连接的阱区中，
当上述焊盘的电压为上述三态缓冲电路的电源电压或比上述电源电压高的电压时，通过上述第八晶体管，与上述第九晶体管对应的上述阱区和电源间被控制为截止状态。
19.根据权利要求5所述的半导体装置，其特征在于，
在上述传输门电路的上述第三晶体管的控制端子和第二电源之间，具有第十晶体管，该第十晶体管将从上述时序调整电路输出的上述第二控制信号输入至控制端子，在上述第二控制信号表示使能状态和禁止状态时，分别导通和截止。
20.根据权利要求8所述的半导体装置，其特征在于，
在上述传输门电路的上述第三晶体管的控制端子和第二电源之间，具有第十晶体管，该第十晶体管将上述控制信号输入至控制端子，在上述控制信号表示使能状态和禁止状态时，分别导通和截止。
21.根据权利要求19所述的半导体装置，其特征在于，具有第十一晶体管，该第十一晶体管连接在上述传输门电路的上述第三晶体管的控制端子和上述第十晶体管的输出节点之间，其控制端子被施加电源电压。
22.根据权利要求1所述的半导体装置，其特征在于，
在成为上述三态缓冲电路的输出的焊盘和上述第二晶体管的输出之间，具有第十二晶体管，该第十二晶体管的控制端子被施加电源电压。
23.根据权利要求3所述的半导体装置，其特征在于，
具有成为上述三态缓冲电路的输出的焊盘，
上述控制电路具有如下电路，该电路输入反映上述焊盘电压的信号和上述控制信号，在反映上述焊盘电压的信号表示高电平电压时进行如下控制，使得在上述控制信号从使能状态向禁止状态转变时，使构成上述传输门电路的上述第三晶体管暂时导通。
24.根据权利要求5所述的半导体装置，其特征在于，还具有：
单触发脉冲生成电路，该单触发脉冲生成电路接收上述控制信号，检测上述控制信号从使能状态向禁止状态的切换，生成规定脉冲宽度的单触发脉冲信号；以及
第十三晶体管，该第十三晶体管被插入上述三态缓冲电路的输出节点和第二电源之间，接收来自于上述单触发脉冲生成电路的输出信号，在由上述单触发脉冲信号的脉冲宽度规定的期间导通。
25.根据权利要求1所述的半导体装置，其特征在于，还具有：
单触发脉冲生成电路，该单触发脉冲生成电路接收上述控制信号，检测上述控制信号从使能状态向禁止状态的切换，生成规定脉冲宽度的单触发脉冲信号；以及
逻辑电路，输入上述数据信号和来自于上述单触发脉冲生成电路的输出信号，在上述数据信号是第二逻辑值或上述单触发脉冲信号激活时，生成使上述第二晶体管导通的信号。
26.根据权利要求8所述的半导体装置，其特征在于，
上述控制电路具有串联连接在上述第一晶体管的控制端子和上述电源间的至少2个晶体管，
上述2个晶体管中的一个晶体管采用二极管连接，上述控制信号被输入另一个晶体管的控制端子，上述另一个晶体管在上述控制信号是表示使能状态的值时截止，在上述控制信号是表示禁止状态的值时导通。
27.根据权利要求26所述的半导体装置，其特征在于，
具有成为上述三态缓冲电路的输出的焊盘，
上述控制电路的上述另一个晶体管形成在与上述第一晶体管和/或上述第八晶体管的阱区共用的阱区、或与上述第一晶体管和上述第八晶体管的上述阱区连接的阱区中，
当上述焊盘的电压是上述三态缓冲电路的电源电压或比上述电源电压高的电压时，通过上述第八晶体管，与上述第一、第三和上述控制电路的上述一个晶体管分别对应的上述阱区和电源间的电连接被控制为截止状态。
28.根据权利要求1所述的半导体装置，其特征在于，上述三态缓冲电路由容限缓冲器构成，该容限缓冲器在禁止状态时，可将上述三态缓冲电路的电源电压或比上述驱动电源电压高的电压施加在上述三态缓冲电路的输出。
29.根据权利要求1所述的半导体装置，其特征在于，
还具有与上述三态缓冲电路的输出连接的焊盘；以及与上述焊盘连接的输入缓冲器，
由上述三态缓冲电路、上述焊盘、上述输入缓冲器构成I/O缓冲器电路，
当控制信号是表示使能状态的值时，变为从上述三态缓冲电路向上述焊盘输出与上述数据信号对应的电平的输出模式，
当上述控制信号是表示禁止状态的值时，变为上述输入缓冲器输入施加在上述焊盘上的信号的输入模式。
30.根据权利要求29所述的半导体装置，其特征在于，在上述焊盘和上述输入缓冲器之间，具有如下电路，该电路在向上述焊盘施加上述三态缓冲电路的电源电压或比上述电源电压高的电压时，向上述输入缓冲器的输入端提供上述电源电压电平的信号。
31.根据权利要求5所述的半导体装置，其特征在于，
具有成为上述三态缓冲电路的输出的焊盘，
上述时序调整电路输入反映上述焊盘电压的信号和上述控制信号，在反映上述焊盘电压的信号表示高电平电压时进行如下控制，使得在上述控制信号从使能状态向禁止状态转变时，使构成上述传输门电路的上述第三晶体管暂时导通。
32.根据权利要求8所述的半导体装置，其特征在于，
具有成为上述三态缓冲电路的输出的焊盘，
上述控制电路具有如下电路，该电路输入反映上述焊盘电压的信号和上述控制信号，在反映上述焊盘电压的信号表示高电平电压时进行如下控制，使得在上述控制信号从使能状态向禁止状态转变时，使构成上述传输门电路的上述第三晶体管暂时导通。
33.根据权利要求9所述的半导体装置，其特征在于，
上述控制电路具有串联连接在上述第一晶体管的控制端子和上述电源间的至少2个晶体管，
上述2个晶体管中的一个晶体管采用二极管连接，上述控制信号被输入另一个晶体管的控制端子，上述另一个晶体管在上述控制信号为表示使能状态的值时截止，在上述控制信号为表示禁止状态的值时导通。
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