CN1825767A - 双电压三态缓冲器电路 - Google Patents

双电压三态缓冲器电路 Download PDF

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Abstract

本发明提供一种双电压三态缓冲器电路，包括三态逻辑控制单元、电平移位器、以及后置驱动器电路。三态逻辑控制单元操作在低供应电压。电平移位器接收来自三态逻辑控制单元的一或多个输入信号，且与输出控制电路一起操作，用以控制电平移位器的两差动输出端。后置驱动器电路具有串联的PMOS晶体管及NMOS晶体管，且由电平移位器的两该差动输出端所驱动。其中，电平移位器、输出控制电路、以及后置驱动器电路操作在高供应电压。当三态逻辑控制单元产生多个输入信号以使后置驱动器电路处于高阻抗状态时，输出控制电路与电平移位器一起操作来关闭PMOS及NMOS晶体管，以使电平移位器隔离于高供应电压。

Description

双电压三态缓冲器电路
技术领域
本发明是有关于一种集成电路，特别是有关于一种双电压三态缓冲器电路的改善设计，其是使用三态电平移位器。
背景技术
现有双电压三态缓冲器包括两电平移位器，用以控制后置驱动器电路(post driver circuit)，且其是由PMOS及NMOS晶体管所组成。此两电平移位器(level shifter)将较低电压信号转变成较高电压信号。后置驱动器电路通过决定哪一晶体管导通或关闭，以确定整个电路的输出。然而，由于PMOS晶体管的驱动较缓慢于NMOS晶体管，因此使PMOS及NMOS晶体管导通或关闭所需的时间不同。由于不同输入信号可以建立不同的路径使信号传送，其中，一些路径可能需花费较多时间，因此，每一电平移位器输出信号所需的时间也不同。根据这些时序差异，在后置驱动器电路中，交叉电流(cross-bar current)则会在晶体管的切换期间内发生，造成电路的效能降低。为了使现有双电压三态缓冲器可解决此问题，则将失衡反相器插入至电平移位器输出端与后置驱动器电路的晶体管之间。尽管此方法减少了后置驱动器电路的交叉电流，但是反相器极度不平衡、消耗多余的能量、以及需要额外的电路布局面积。
图1A表示现有双电压三态缓冲器100，其包括具有电平移位器102及104的译码器。缓冲器100具有两种操作模式：一般模式及三态模式。这些操作模式由致能脚位106及输入脚位108所控制。假使致能脚位106设定为低电平，一般模式允许缓冲器100将由输入脚位108所输入的信号输出至端口110。三态模式的功能为关闭后置驱动器(post driver)PMOS晶体管112及后置驱动器NMOS晶体管114，以在缓冲器100的输出端渐露高阻抗。
以此例来说，致能脚位106要求为低电平，且输入脚位108要求为高电平，以说明缓冲器100的一般模式操作。在缓冲器100的控制逻辑方块116以低电压源VDD提供电力，且包括与门(ANDgate)118、或门(OR gate)120、以及三个反相器122、124及126。在控制逻辑方块116的元件一起工作以提供正确输入信号给电平移位器102及104。或门120接收来自输入脚位108的高电平信号以及来自致能脚位106的低电平信号，以提供高电平给节点128。与门118接收来自输入脚位108的高电平信号以及来自反相器122的反相致能信号，以提供高电平信号给节点130。来自节点128及130的高电平信号接着导通NMOS晶体管134及132，而反相器124及126所产生的低电平信号提供至NMOS晶体管136及138的栅极，以关闭NMOS晶体管136及138。随着NMOS晶体管132及134的导通，节点140及142被拉至低电平，且接着将低电平信号提供至PMOS晶体管144及146的栅极。PMOS晶体管144及146导通，且因为电压源VDDIO而将节点148及150拉至高电平。在节点148及150高电平信号将关闭PMOS晶体管152及154，并在到达后置驱动器PMO S晶体管112及后置驱动器NMOS晶体管114之间，通过经过反相器156及158而被反相为低电平信号。在晶体管112及114的栅极的低电平信号，将导通晶体管112并关闭晶体管114。此允许因为电压源VDDIO而使节点160拉至高电平，借此给予在端口110的高电平输出信号。
为了表示在三态操作模式下电路100如何操作，致能脚位106及输入脚位108现在皆设定为高电平。在致能脚位106及输入脚位108的两高电平信号将先通过控制逻辑方块116。在控制逻辑方块116中，与门118接收来自反相器122的反相致能信号以及来自输入脚位108的高电平信号，以提供低电平信号给节点130。同样地，或门120接收来自输入脚位108的高电平信号以及来自致能脚位106的高电平信号，以提供高电平给节点128。在节点130的低电平信号将关闭NMOS晶体管132，而在透过反相器124后导通NMOS晶体管136。在节点128的高电平信号导通晶体管NMOS晶体管134，而在透过反相器126后关闭NMOS晶体管138。因此，节点148及142被下拉为低电平，借此导通PMOS晶体管152及146。由于PMOS晶体管152及146导通，节点140及150被电压源VDDIO上拉至高电平。此两高电平状态节点140及150帮助关闭PMOS晶体管144及154。随着节点148下拉至低电平且节点150拉至高电平，在经过反相器156及158后在节点148及150的信号皆被反相。反相器156的输出端提供高电平信号给晶体管112的栅极，借此关闭晶体管112。反相器158的输出端提供低电平信号给晶体管114的栅极，借此关闭晶体管114。此电路进入三态，且节点160及端口110将具有高阻抗。
图1B是表示现有双电压三态缓冲器110的真值表。真值表162表示根据致能信号或输入信号的不同组合，所期望的输出信号的三种可能状态。
尽管缓冲器100减少后置驱动器交叉电流并使用两电平移位器102及104来将低电平电压转换为高电平电压，由于时序的问题，驱动后置驱动器晶体管112及114的反相器比例过度不稳定。此外，电平移位器102及104以及反相器156及158增加了能量消耗以及电路布局面积。
因此在双电压缓冲器设计的领域中，期望能够提供较低能量消易、较少电路布局输出、以及较佳的多用途性。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种双电压三态缓冲器电路，其通过实施三态电平移位器以改善电路的设计。
本发明所述双电压三态缓冲器电路包括三态逻辑控制单元、电平移位器、以及后置驱动器电路。三态逻辑控制单元操作在低供应电压。电平移位器接收来自三态逻辑控制单元的一或多个输入信号，且与输出控制电路一起操作，用以控制电平移位器的两差动输出端。后置驱动器电路具有串联的PMOS晶体管及NMOS晶体管，且由电平移位器的两该差动输出端所驱动。其中，电平移位器、输出控制电路、以及后置驱动器电路操作在高供应电压。当三态逻辑控制单元产生多个输入信号以使后置驱动器电路处于高阻抗状态时，输出控制电路与电平移位器一起操作来关闭PMOS及NMOS晶体管，以使电平移位器隔离于高供应电压。
本发明是这样实现的：
本发明提供一种双电压三态缓冲器电路，所述双电压三态缓冲器电路包括：一三态逻辑控制单元，操作在一低供应电压；一电平移位器，接收来自该三态逻辑控制单元的一或多个输入信号，且与一输出控制电路一起操作，用以控制该电平移位器的两差动输出端；以及一后置驱动器电路，具有串联的一PMOS晶体管及一NMOS晶体管，且由该电平移位器的两该差动输出端所驱动；其中，该电平移位器、该输出控制电路、以及该后置驱动器电路操作在一高供应电压；以及其中，当该三态逻辑控制单元产生该等输入信号以使该后置驱动器电路处于一高阻抗状态时，该输出控制电路与该电平移位器一起操作来关闭该PMOS及NMOS晶体管，以使该电平移位器隔离于该高供应电压。
本发明提供一种双电压三态缓冲器电路，该输出控制电路更包括至少一高电压输出开关，耦接该高供应电压与该电平移位器之间。
本发明提供一种双电压三态缓冲器电路，该输出控制电路更包括串联的两PMOS晶体管，每一该PMOS晶体管的栅极受控于该电平移位器的两该差动输出端其中之一。
本发明提供一种双电压三态缓冲器电路，该输出开关为一PMOS晶体管，且当该后置驱动器电路处于该高阻抗状态以隔离该电平移位器时，该PMOS晶体管关闭；以及其中，该输出控制电路更包括一NMOS晶体管，耦接该输出控制电路的两该PMOS晶体管，其漏极耦接该输出开关且其栅极受控于该三态逻辑控制单元。
本发明提供一种双电压三态缓冲器电路，该三态逻辑控制单元接收一数据输入及一三态致能信号，其中，当该三态致能信号没有确定时，该后置驱动器电路将该输入信号提升至一高电压输出，且当该三态致能信号确定时，该后置驱动器电路的输出处于该高阻抗状态。
本发明提供一种双电压三态缓冲器电路，该三态逻辑控制单元包括：一第一与非门，接收一反相数据输入及一反相三态致能信号，用以产生一第一输入至该电平移位器；以及一第二与非门，接收该反相三态致能信号及该第一与非门的输出信号，以产生一第二输入至该电平移位器。
本发明提供一种双电压三态缓冲器电路，该输出控制电路更包括两PMOS晶体管，与该输出开关并联于该高供应电压与该电平移位器之间。
本发明还提供一种双电压三态缓冲器电路，所述双电压三态缓冲器电路包括：一三态逻辑控制单元，操作在一低供应电压且接收一数据输入及一三态致能信号；一电平移位器，接收来自该三态逻辑控制单元的一或多个输入信号，且与一输出控制电路一起操作，用以控制该电平移位器的一第一差动输出端及一第二差动输出端；以及一后置驱动器电路，具有串联的一PMOS晶体管及一NMOS晶体管，其栅极分别由该第一及第二差动输出端所驱动；其中，当该三态致能信号没有确定时，该后置驱动器电路将该输入信号提升至一高电压输出；以及其中，当该三态致能信号确定时，该输出控制电路与该电平移位器一起操作以关闭后置驱动器电路的该PMOS及NMOS晶体管，而根据该三态逻辑控制单元所产生的该等输入信号来将该电平移位器隔离于一高供应电压。
本发明所述的双电压三态缓冲器电路，该输出控制电路更包括至少一高电压输出开关，耦接一高供应电压与该电平移位器之间。
本发明所述的双电压三态缓冲器电路，该输出控制电路更包括串联的两PMOS晶体管，每一该PMOS晶体管的栅极受控于该电平移位器的两该差动输出端其中之一。
本发明所述的双电压三态缓冲器电路，该输出开关为一PMOS晶体管，且当该后置驱动器电路处于该高阻抗状态以隔离该电平移位器时，该PMOS晶体管关闭；以及其中，该输出控制电路更包括一NMOS晶体管，耦接该输出控制电路的两该PMOS晶体管，其漏极耦接该输出开关且其栅极受控于该三态逻辑控制单元。
本发明所述的双电压三态缓冲器电路，该三态逻辑控制单元包括：一第一与非门，接收一反相数据输入及一反相三态致能信号，用以产生一第一输入至该电平移位器；以及一第二与非门，接收该反相三态致能信号及该第一与非门的输出信号，以产生一第二输入至该电平移位器。
本发明所述的双电压三态缓冲器电路，该输出控制电路更包括两PMOS晶体管，与该输出开关并联于该高供应电压与该电平移位器之间。
本发明所述的双电压三态缓冲器电路，更包括：一反相器，耦接于该电平移位器的该第一差动输出端与该后置驱动器电路的该PMOS晶体管的栅极之间；以及一缓冲器，耦接该第二差动输出端与该后置驱动器电路的该NMOS晶体管的栅极之间。
本发明所述双电压三态缓冲器电路，提供了交叉电流问题的解决方法，其通过实施单一三态电平移位器，可降低切换能量以及前置驱动器版面配置面积。
附图说明
图1A表示现有双电压三态缓冲器；
图1B表示现有双电压三态缓冲器的真值表；
图2A表示根据本发明第一实施例的双电压三态缓冲器电路；
图2B表示本发明第一实施例的双电压三态缓冲器电路的真值表；
图3A表示根据本发明第二实施例的双电压三态缓冲器电路；
图3B表示本发明第二实施例的双电压三态缓冲器电路的真值表；
图4表示根据本发明第一实施例，各种信号间的关系。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
本发明提出一种双电压三态缓冲器电路，具有一个三态电平移位器，其可简化电路设计。就其本身而论，本发明通过双电压电路，而减少了电路布局面积且降低了能量消耗。
本发明将改善双电压三态缓称器的设计。
图2A是表示根据本发明第一实施例的双电压三态缓冲器电路200。电路200包括一个电平移位器以及多个上拉及下拉开关。
如同缓冲器100，电路200也在三种不同的状态间切换，具有两种操作模式：一般模式及三态模式。一般模式是发生于致能脚位202设定为低电平时，且一般模式允许端口204将输入至输入脚位206的反相信号输出。为了达到三态模式，致能脚位202将被输出致能信号设定为高电平。不论输入信号的状态，端口204将具有高阻抗。电路200实质上视为，利用三态电平移位器而将低电平电压转换为高电平电压。只有三态逻辑控制单元208以及在其之前的其他元件由低电压源VDD供给电力。在电路200的其他元件是由高电压源VDDIO所供给电力。
三态电平移位器由PMOS晶体管232及238以及NMOS晶体管218及220共同表示，且其耦接于高电压输出开关与接地之间，其中高电压输出开关例如为开关234。高电压输出开关可包括PMOS晶体管234、240、及246、以及NMOS晶体管222，且高电压输出开关由高电压源供给电力。NMOS晶体管222的一端耦接PMOS晶体管234的栅极，且由于NMOS晶体管222耦接的栅极由节点224所控制，使得NMOS晶体管222耦接的另一端耦接接地。此电平移位器透过反相器244及缓冲器248耦接后置驱动器电路，后置驱动器电路包括PMOS晶体管242及NMOS晶体管250。PMOS晶体管240的栅极更耦接至反相器244，且PMOS晶体管246的栅极更耦接至缓冲器248。需注意，晶体管240及246是以串联方式耦接，其中，晶体管240的栅极耦接反相器244的输入端，且晶体管246的栅极耦接缓冲器248的输入端。就其本身而论，高电压输出控制电路影响了信号如何由电平移位器的差动输出端，例如节点228及236，传送至后置驱动器电路。
为了说明一般模式如何操作，低电平信号输入至致能脚位202，且高电平信号输入至输入脚位206。此两信号首先通过三态逻辑控制单元208，三态逻辑控制单元208有数个逻辑元件所组成，包括反相器210及212、与非门(NAND gate)214及216。这些元件一起工作来决定哪一下拉晶体管218、220及222导通或关闭。节点224具有输入至致能脚位202的信号的反相信号。在节点224的高电平信号将导通晶体管222。节点226控制晶体管218的开关，且由于与非门214接收来自节点224的高电平信号以及来自反相器210的输入脚位206的低电平反相信号，因此节点226具有高电平信号。节点226的高电平信号也导通晶体管218。利用在节点224及226的高电平信号，与非门216将低电平信号提供给晶体管220的栅极，借此关闭晶体管220。由于晶体管218及222接导通，两特别的输出节点228及230皆被拉至低电平，借此导通PMOS晶体管232，以及上拉PMOS晶体管234。此提供自电压源VDDIO至节点236的可靠路径，借此将节点236上拉。此也关闭了PMOS晶体管238。随着被下拉至低电平的节点228，PMOS晶体管240导通。由于后置驱动器PMOS晶体管242的栅极因为反相器224而将具有高电平信号，晶体管242将关闭。在节点236的高电平信号关闭PMOS晶体管246，且持续透过缓冲器248以导通后置驱动器NMOS晶体管250。由于晶体管242关闭且晶体管250导通，在端口204的信号将被下拉，且其与在输入脚位206的输入信号互为反相。
不论在输入脚位206的输入信号为何，三态模式可以通过在致能脚位202的高电平输出致能信号而被致能，借此在端口204产生高阻抗输出信号。为了显示三态模式如何操作，致能脚位202与输入脚位206将皆设定为具有高电平信号。此操作通过此两信号进入至三态逻辑控制单元208而开始，以决定哪一下拉开关被导通或关闭。由于反相器212，节点224将具有低电平信号，其关闭晶体管222。在接收来自反相器210及212的两低电平信号后，与非门214将高电平信号提供给节点226。具有高电平信号的节点226导通晶体管218。与非门216接收在节点226的高电平信号，借此提供高电平信号给晶体管220的栅极，以导通晶体管220。此突然地将节点228及236下拉至低电平，且接着导通晶体管240及246。PMOS晶体管234的栅极将被连接电压源VDDIO的直接路径上拉至高电平。此有助于关闭来自整个电平移位器的高电压源。在节点228的低电平信号通过反相器244后，晶体管242关闭。由于来自节点236的低电平信号透过缓冲器248，晶体管250也关闭。根据皆关闭的晶体管242及250，端口204将具有非常高的阻抗。
图2B是表示本发明第一实施例的真值表252。真值表252表示根据致能信号或输入信号的不同组合，所期望的输出信号的三种可能状态。
图3A是表示根据本发明第二实施例的双电压三态缓冲器电路300。电路300包括一个电平移位器以及多个上拉及下拉开关。
与缓冲器电路200相同，缓冲器电路300也在两不同操作模式间切换：一般模式及三态模式。一般模式发生于当致能脚位302设定为低电平信号时，且其允许端口304将输入至输入脚位306的反相信号输出。为了达到三态模式，致能脚位302将被输出致能信号设定为高电平。不论输入信号的状态，端口304将具有高阻抗。缓冲器电路200利用三态电平移位器的帮助而将低电平电压转换为高电平电压。只有三态逻辑控制单元308以及在其之前的其他元件由低电压源VDD供给电力。在电路300的其他元件是由高电压源VDDIO所供给电力。
PMOS晶体管336及338共同表示高电压输出开关且彼此并联于高电压源与电平移位器之间。此电平移位器由PMOS晶体管332及342以及NMOS晶体管318及322共同表示，且其耦接于晶体管336及338与接地之间。输出控制电路由PMOS晶体管334及344以及NMOS晶体管320共同表示，且输出控制电路与高电压输出开关则控制电平移位器的差动输出节点328及340。NMOS晶体管320耦接PMOS晶体管336及338的栅极。电平移位器透过反相器348及缓冲器352耦接至后置驱动器电路，后置驱动器电路包括PMOS晶体管346及NMOS晶体管350。NMOS晶体管334的栅极更耦接至反相器348，且PMOS晶体管344的栅极更耦接至缓冲器352。
为了说明缓冲器电路300的一般模式如何操作，致能脚位302设定为低电平，且输入脚位306设定为高电平。此两信号先到达三态逻辑控制单元308。三态逻辑控制单元308与图2A的第一实施例中三态逻辑控制单元208相同。反相器310及312、以及与非门314及316一起在三态逻辑控制单元308中工作，以提供命令给下拉开关NMOS晶体管318、320、及322。在致能脚位302的低电平信号被反相器312所反相，借此将高电平信号提供给节点324，其直接导通晶体管320。与非门314接收在节点324的高电平信号以及来自反相器310的反相输入信号，以将高电平信号提供给节点326。此也导通NMOS晶体管318。与非门316接收来自节点326及324的两高电平信号，以将低电平信号提供给晶体管322的栅极，借此关闭晶体管322。根据两导通的晶体管318及320，节点328及330皆被下拉至低电平，借此导通PMOS晶体管332、334、336、及338。当晶体管332及338导通时，他们提供路径给电压源VDDIO以将节点340上拉至高电平。节点340的高电平信号将关闭PMOS晶体管342及344。根据在节点328的低电平信号，当后置驱动器PMOS晶体管346的栅极因为反相器348而接收高电平信号时，晶体管346将关闭。由于在节点340的高电平信号单纯地通过缓冲器352，因此NMOS晶体管350将导通。当晶体管350导通，其有助于将端口304的信号拉至低电平。如此，缓冲电路300的输出信号变成输入信号的反相。
三态模式发生在当致能脚位302设定为高电平时。输入脚位也设定为高电平，借以帮助说明缓冲器电路300如何操作在三态模式。再一次说明，信号进入低电压三态逻辑控制单元308，以决定下拉开关何时导通或关闭。由于反相器312将在致能脚位302的高电平致能信号反相，节点324将具有低电平信号，且此低电平信号也关闭了晶体管320。与非门314将接收来自节点324及反相器310的低电平信号，以提将高电平信号提供给节点326，借此档通晶体管318。与非门316也接收在节点326的高电平信号以及在节点324的低电平信号，借此提供高电平信号给晶体管322的栅极且导通晶体管322。根据导通的晶体管318及322，节点328及340快速地拉至低电平，借此导通晶体管334及344，且允许来自电压源VDDIO的高电平信号达到晶体管336及338的栅极。此关闭了晶体管336及338，借此关闭来自电平移位器的电力。在节点328的低电平信号在通过反相器348后关闭了晶体管346，且在节点340的低电平信号在此低电平信号通过缓冲器352后关闭了晶体管350。根据关闭的晶体管346及350，在端口304的输出将具有高阻抗。
图3B是表示本发明第二实施例的真值表354。真值表354表示根据致能信号或输入信号的不同组合，所期望的输出信号的三种可能状态。
图4是表示根据本发明第一实施例，输出及输入信号间的关系。参阅图2A及图4，此关系实质上是在当输入脚位206的输入信号以及致能脚位202的致能信号改变时，来自端口204的输出信号的改变。
曲线402为致能信号，其将维持在低电平，直到70ns。曲线404表示输入信号的变化。在此实施例中，输入信号的状态大约每20ns改变一次。输入信号的高电平状态为1.2V，且低电平状态为0V。参阅图2A及图4，此低电压是由于在通过电平移位器的前进入缓冲器电路200的输入信号。曲线406表示在曲线402(致能信号)及曲线404(输入信号)改变前间，输出信号的反应。在第一个70ns期间，致能信号对于输出信号的响应没有影响。不论输入信号是否在低电平状态，输出信号会为高电平状态，反之亦然。由于在三态控制逻辑单元208后的所有元件皆接收高电压源的电力，因此输出信号的高电平状态大约为3.3V，且低电平状态大约为0V。如图2A所述，假使致能信号为低电平状态，输入信号与输出信号为彼此相反，然而，当致能信号在70ns转变成高电平时，由于没有信号由端口204输出，则输出信号脱离存在。输入信号仍可以改变，且不会影响输出信号。
此发明提供关于交叉电流问题的解决方法，其通过实施单一三态电平移位器，可降低切换能量以及前置驱动器版面配置面积。本发明的特征为只有一个电平移位器以及一些附加上拉及下拉开关。电平移位器的差动输出节点228及230控制在后置驱动器电路的晶体管242及250，以决定输出信号。此电平移位器的差动输出节点提供自我产生时间差，以避免在切换期间发生的交叉电流。
本发明通过移除一个完整的电平移位器以及多个时序平衡反相器，而节省了切换能量以及前置驱动器版面配置面积。因此，后置驱动器切换能量可以减少大约50百分比。此外，本发明的双电压三态缓冲器电路可与现行的技术相容。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100：双电压三态缓冲器
102、104：电平移位器
106：致能脚位
108：输入脚位
110：端口
112：后置驱动器PMOS晶体管
114：后置驱动器NMOS晶体管
116：控制逻辑方块
118：与门
120：或门
122、124、126：反相器
128、130：节点
134、132、136、138：NMOS晶体管
140、142：节点
144、146：PMOS晶体管
148、150：节点
152、154：PMOS晶体管
156、158：反相器
160：节点
162：真值表
200：双电压三态缓冲器电路
202：致能脚位
204：端口
206：输入脚位
208：三态逻辑控制单元
210、212：反相器
214、216：与非门
218、220、222：晶体管
224、226、228、230：节点
232、234：PMOS晶体管
236：节点
238、240、242：PMOS晶体管
244：反相器
246：PMOS晶体管
248：缓冲器
250：NMOS晶体管
252：真值表
300：双电压三态缓冲器电路
302：致能脚位
304：端口
306：输入脚位
308：三态逻辑控制单元
310、312：反相器
314、316：与非门
318、320、322：NMOS晶体管
324、326、328、330、340：节点
332、334、336、338：PMOS晶体管
342、344：PMOS晶体管
346：后置驱动器PMOS晶体管
348：反相器
350：后置驱动器NMOS晶体管
352：缓冲器
354：真值表。

Claims (14)

1.一种双电压三态缓冲器电路，其特征在于，所述双电压三态缓冲器电路包括：
一三态逻辑控制单元，操作在一低供应电压；
一电平移位器，接收来自该三态逻辑控制单元的一或多个输入信号，且与一输出控制电路一起操作，用以控制该电平移位器的两差动输出端；以及
一后置驱动器电路，具有串联的一PMOS晶体管及一NMOS晶体管，且由该电平移位器的两该差动输出端所驱动；
其中，该电平移位器、该输出控制电路、以及该后置驱动器电路操作在一高供应电压；以及
其中，当该三态逻辑控制单元产生该输入信号以使该后置驱动器电路处于一高阻抗状态时，该输出控制电路与该电平移位器一起操作来关闭该PMOS及NMOS晶体管，以使该电平移位器隔离于该高供应电压。
2.根据权利要求1所述的双电压三态缓冲器电路，其特征在于，该输出控制电路更包括至少一高电压输出开关，耦接该高供应电压与该电平移位器之间。
3.根据权利要求2所述的双电压三态缓冲器电路，其特征在于，该输出控制电路更包括串联的两PMOS晶体管，每一该PMOS晶体管的栅极受控于该电平移位器的两该差动输出端其中之一。
4.根据权利要求3所述的双电压三态缓冲器电路，其特征在于，
该输出开关为一PMOS晶体管，且当该后置驱动器电路处于该高阻抗状态以隔离该电平移位器时，该PMOS晶体管关闭；以及
其中，该输出控制电路更包括一NMOS晶体管，耦接该输出控制电路的两该PMOS晶体管，其漏极耦接该输出开关且其栅极受控于该三态逻辑控制单元。
5.根据权利要求4所述的双电压三态缓冲器电路，其特征在于，该三态逻辑控制单元接收一数据输入及一三态致能信号，其中，当该三态致能信号没有确定时，该后置驱动器电路将该输入信号提升至一高电压输出，且当该三态致能信号确定时，该后置驱动器电路的输出处于该高阻抗状态。
6.根据权利要求5所述的双电压三态缓冲器电路，其特征在于，该三态逻辑控制单元包括：
一第一与非门，接收一反相数据输入及一反相三态致能信号，用以产生一第一输入至该电平移位器；以及
一第二与非门，接收该反相三态致能信号及该第一与非门的输出信号，以产生一第二输入至该电平移位器。
7.根据权利要求2所述的双电压三态缓冲器电路，其特征在于，该输出控制电路更包括两PMOS晶体管，与该输出开关并联于该高供应电压与该电平移位器之间。
8.一种双电压三态缓冲器电路，其特征在于，所述双电压三态缓冲器电路包括：
一三态逻辑控制单元，操作在一低供应电压且接收一数据输入及一三态致能信号；
一电平移位器，接收来自该三态逻辑控制单元的一或多个输入信号，且与一输出控制电路一起操作，用以控制该电平移位器的一第一差动输出端及一第二差动输出端；以及
一后置驱动器电路，具有串联的一PMOS晶体管及一NMOS晶体管，其栅极分别由该第一及第二差动输出端所驱动；
其中，当该三态致能信号没有确定时，该后置驱动器电路将该输入信号提升至一高电压输出；以及
其中，当该三态致能信号确定时，该输出控制电路与该电平移位器一起操作以关闭后置驱动器电路的该PMOS及NMOS晶体管，而根据该三态逻辑控制单元所产生的该输入信号来将该电平移位器隔离于一高供应电压。
9.根据权利要求8所述的双电压三态缓冲器电路，其特征在于，该输出控制电路更包括至少一高电压输出开关，耦接一高供应电压与该电平移位器之间。
10.根据权利要求9所述的双电压三态缓冲器电路，其特征在于，该输出控制电路更包括串联的两PMOS晶体管，每一该PMOS晶体管的栅极受控于该电平移位器的两该差动输出端其中之一。
11.根据权利要求10所述的双电压三态缓冲器电路，其特征在于，
该输出开关为一PMOS晶体管，且当该后置驱动器电路处于该高阻抗状态以隔离该电平移位器时，该PMOS晶体管关闭；以及
其中，该输出控制电路更包括一NMOS晶体管，耦接该输出控制电路的两该PMOS晶体管，其漏极耦接该输出开关且其栅极受控于该三态逻辑控制单元。
12.根据权利要求8所述的双电压三态缓冲器电路，其特征在于，该三态逻辑控制单元包括：
一第一与非门，接收一反相数据输入及一反相三态致能信号，用以产生一第一输入至该电平移位器；以及
一第二与非门，接收该反相三态致能信号及该第一与非门的输出信号，以产生一第二输入至该电平移位器。
13.根据权利要求8所述的双电压三态缓冲器电路，其特征在于，该输出控制电路更包括两PMOS晶体管，与该输出开关并联于该高供应电压与该电平移位器之间。
14.根据权利要求8所述的双电压三态缓冲器电路，其特征在于，更包括：
一反相器，耦接于该电平移位器的该第一差动输出端与该后置驱动器电路的该PMOS晶体管的栅极之间；以及
一缓冲器，耦接该第二差动输出端与该后置驱动器电路的该NMOS晶体管的栅极之间。
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