JP2006042137A - ドライバ回路、半導体装置、及び電子機器 - Google Patents

Abstract

【課題】 回路規模の小さなドライバ回路で駆動能力の調整を可能とする。
【解決手段】 Ｐチャネル型ＭＯＳトランジスタ１１、１３、１５、及び１７並びＮチャネル型ＭＯＳトランジスタ２１、２３、２５、及び２７は、どちらもトランジスタが各々１個、２個、４個、及び８個互いに並列に接続されている。Ｐチャネル型ＭＯＳトランジスタ１１、１３、１５、及び１７のうち電源側制御信号線１７０への印加信号に応じてＮＯＲゲート５１、５３、５５、及び５７によって選択されたものと、Ｎチャネル型ＭＯＳトランジスタ２１、２３、２５、及び２７のうちグランド側制御信号線１８０への印加信号に応じてＮＡＮＤゲート６１、６３、６５、及び６７によって選択されたものとが、各々プレドライバ１２、１４、１６、１８、２２、２４、２６、２８のうちのいずれかによって駆動され、出力信号線１３０に接続される他の装置の駆動に関与する。
【選択図】図１

Description

本発明は、後段の装置・回路へ信号を伝送するインタフェース部の出力段に設けられて当該後段の装置・回路をドライブ（駆動）するドライバ回路、及び当該ドライバ回路を備える半導体装置、並びに当該半導体装置を用いる電子機器において用いられる技術に関し、特に、当該ドライバ回路による当該後段の装置・回路の駆動能力の調整を可能とする技術に関する。

ドライバ回路において駆動能力の調整を行えるようにする必要があるものとして、例えばＪＥＤＥＣ（Joint Electron Device Engineering Council ）によって策定されたＤＤＲ２（Double Data Rate 2）規格に準拠したメモリのインタフェースがある。

メモリインタフェースにおけるドライバ回路の駆動能力の調整について、図３を参照しながら説明する。
このメモリインタフェースでは、コントローラ１００に設けられていてメモリ２００をドライブするドライバ回路１０１の電源側（Ｐチャネル型ＭＯＳトランジスタ側）及びグランド側（Ｎチャネル型ＭＯＳトランジスタ側）の双方ともに４ビットの制御信号が入力されており、駆動能力を各々４ビット（１６段階）で調整できるようにすることが求められている。

このような駆動能力の調整を可能とする従来のドライバ回路の構成例を図４に示す。
この構成例では、ソース端子とドレイン端子とが直列接続されている２個１組のＰチャネル型ＭＯＳトランジスタが電源線１１０と出力信号線１３０との間にｎ組備えられており、更に、ソース端子とドレイン端子とが直列接続されている２個１組のＮチャネル型ＭＯＳトランジスタがグランド線１２０と出力信号線１３０との間にｎ組備えられている。

信号入力線１４０はプレドライバ１５０の入力に接続されており、プレドライバ１５０の出力はＰチャネル型ＭＯＳトランジスタ（以下、「Ｐ型トランジスタ」と称することとする）１１１−１、１１１−２、…、１１１−ｎ及びＮチャネル型ＭＯＳトランジスタ（以下、「Ｎ型トランジスタ」と称することとする）１２１−１、１２１−２、…、１２１−ｎの全てのゲート端子に共通に接続されている。従って、プレドライバ１５０は、信号入力線１４０へ入力されたデジタル信号（伝送信号）の論理に応じ、これらの各ＭＯＳトランジスタ（以下、単に「トランジスタ」と称することとする）のオン／オフを一括して制御している。

ドライバ回路１０１の電源側の駆動能力を調整するための制御信号は、電源側制御信号線１７０を経てＰ型トランジスタ１１２−１、１１２−２、…、１１２−ｎのゲート端子に各々接続され、グランド線側の駆動能力を調整するための制御信号は、グランド側制御信号線１８０を経てＮ型トランジスタ１２２−１、１２２−２、…、１２２−ｎのゲート端子に各々接続されている。これらのトランジスタは電源側制御信号線１７０及びグランド側制御信号線１８０に入力される制御信号に応じてそのオン／オフが制御される。

ここで、この制御信号によって同時にオンとされるトランジスタの個数は制御信号の値（１６段階のうちのいずれかの値）に応じて設定される。こうすることにより、出力信号線１３０に接続されるメモリ２００の駆動に関与するトランジスタの個数が、この制御信号の値によって制御されるので、ドライバ回路１０１の駆動能力が調整される。

なお、後段の回路の駆動に関与するトランジスタの数を制御して出力信号線１３０に接続されるメモリ２００の駆動に関与するトランジスタの個数、すなわち、電源線１１０若しくはグランド線１２０から各トランジスタを経て出力信号線１３０へと至る経路の数が、この制御信号の値によって制御されるので、ドライバ回路１０１の駆動能力が調整される。

なお、Ｐ型トランジスタ及びＮ型トランジスタを電源線と出力信号線との間及びグランド線と出力信号線との間に各々備えてドライバ回路を構成する技術は、例えば特許文献１、特許文献２、及び特許文献３に開示されている。これらの文献のうち特許文献１及び特許文献２には、後段の回路の駆動に関与するトランジスタの数を増減する制御を行うことによってドライバ回路の駆動能力を調整する技術が開示されている。
特開２００３−２１８６８９号公報 特開２００１−１９６９１６号公報 特開２００２−１９０７２９号公報

図４においては、出力信号線１３０の１本毎に、直列接続した２個１組のＰ型トランジスタ及び直列接続した２個１組のＮ型トランジスタを並列に並べるため、ドライバ回路１０１を構成するには多量のトランジスタを必要としていた。そのため、ドライバ回路１０１を半導体基板上で構成すると広大な面積を必要としていた。

また、ドライバ回路１０１の駆動能力を指示する制御信号がパラレルデータで与えられる場合には、そのパラレルデータを変換してＰ型トランジスタ１１２−１、１１２−２、…、１１２−ｎ及びＮ型トランジスタ１２２−１、１２２−２、…、１２２−ｎの各ゲート端子へ印加する信号を生成する回路も必要であった。

本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、回路規模の小さなドライバ回路で駆動能力の調整を可能とすることである。

本発明の態様のひとつであるドライバ回路は、互いに並列に接続されている複数の駆動用トランジスタと、極性の等しい当該駆動用トランジスタが２のべき乗の個数ずつ属して構成されている複数のグループであって各グループに属している駆動用トランジスタの個数が他のどのグループとも異なっている当該複数のグループから１以上のグループを選択する選択手段と、当該選択手段によって選択されたグループに属している駆動用トランジスタを駆動させる駆動手段と、を有することを特徴とするものである。

この構成によれば、上記の１以上のグループの選択を変更する制御を行うことによって他の装置の駆動に関与する駆動用トランジスタの個数が増減するので、ドライバ回路の駆動能力が変化する。

なお、上述した本発明に係るドライバ回路において、上記の駆動用トランジスタは、電源線と出力信号線との間で互いに並列に接続されているＰチャネル型ＭＯＳトランジスタ、及びグランド線と出力信号線との間で互いに並列に接続されているＮチャネル型ＭＯＳトランジスタであり、当該Ｐチャネル型ＭＯＳトランジスタと当該Ｎチャネル型ＭＯＳトランジスタとは両者の駆動抵抗値を一致させるように形成されているようにしてもよい。

こうすることにより、半導体基板上での駆動用トランジスタ周辺の物理的な接続が容易なものとなる。
また、前述した本発明に係るドライバ回路において、上記の駆動手段が、上記の駆動用トランジスタの各々に１つずつ個別に設けられているようにしてもよい。

こうすることにより、ドライバ回路の出力におけるスルーレートが良好なものとなる。
また、前述した本発明に係るドライバ回路において、上記の駆動用トランジスタのうちで上記のグループのいずれにも属していないものを駆動させるオフセット駆動手段を更に有するように構成してもよい。

この構成によれば、ドライバ回路の駆動能力の変化範囲がシフトされる。
また、前述した本発明に係るドライバ回路を単一の半導体基板上に形成した半導体装置も本発明に係るものである。

この半導体装置においては、ドライバ回路の駆動能力の変化の直線性が向上する。
また、前述した本発明に係るドライバ回路が単一の半導体基板上に形成されており、上記のＰチャネル型ＭＯＳトランジスタと上記のＮチャネル型ＭＯＳトランジスタとが、両者の当該半導体基板上におけるサイズを異ならせることで両者の駆動抵抗値を一致させるように形成されている半導体装置も本発明に係るものである。

この半導体装置によれば、半導体基板上での駆動用トランジスタ周辺の物理的な接続が容易なものとなる。
また、上述した本発明に係る半導体装置を有することを特徴とする電子機器も本発明に係るものである。

以上のように、本発明によれば、回路規模の小さなドライバ回路で駆動能力の調整が可能となるという効果を奏する。

以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明を実施するドライバ回路１０の構成を示している。同図において、前述した図４に示したものと同一の線路には同一の符号を付している。

なお、本実施形態においては、このドライバ回路１０を、半導体装置１における単一の半導体基板上に形成する。なお、この半導体装置１は例えばＣＰＵ（中央演算装置）であり、例えばコンピュータなどの電子機器２に設けられる。

同図において、Ｐ型トランジスタ１１、１３、１５、１７、及び３１並びにＮ型トランジスタ２１、２３、２５、２７、及び４１は、半導体装置１の外部において出力信号線１３０と接続される他の装置（例えば半導体メモリ）をドライブする駆動用トランジスタである。

図１において、これらの駆動用トランジスタのうち、Ｐ型トランジスタ１１、１３、１５、及び１７並びにＮ型トランジスタ２１、２３、２５、及び２７の各シンボルの右横に各々記されている「×１」、「×２」、「×４」、「×８」の文字は、これらの駆動用トランジスタと、当該駆動用トランジスタの各々のゲート端子に１個ずつ個別に接続されて設けられているインバータであるプリドライバ１２、１４、１６、及び１８並びに２２、２４、２６、及び２８とからなる、駆動用トランジスタとプリドライバとの組み合わせの組数を示している。

ここで図２について説明する。同図は、図１において破線で囲まれている領域である「Ａ」部の具体的構成を示している。この図２の例を用いて上記の文字の意味を説明する。
図１において、「Ａ」部内に含まれているＰ型トランジスタ１５及びＮ型トランジスタ２５の右横には、そのどちらにも「×４」の文字が付されている。これは、Ｐ型トランジスタ１５と当該Ｐ型トランジスタ１５を個別に駆動させる駆動手段であるプリドライバ１６との組み合わせ、及びＮ型トランジスタ２５と当該Ｎ型トランジスタ２５を個別に駆動させる駆動手段であるプリドライバ２６との組み合わせがどちらも４組設けられていることを示している。つまり、図１におけるＰ型トランジスタ１５とプリドライバ１６との組み合わせは、図２におけるＰ型トランジスタ１５−１とプリドライバ１６−１との組み合わせ、Ｐ型トランジスタ１５−２とプリドライバ１６−２との組み合わせ、Ｐ型トランジスタ１５−３とプリドライバ１６−３との組み合わせ、及びＰ型トランジスタ１５−４とプリドライバ１６−４との組み合わせとなり、そして、図１におけるＮ型トランジスタ２５とプリドライバ２６との組み合わせは、図２におけるＮ型トランジスタ２５−１とプリドライバ２６−１との組み合わせ、Ｎ型トランジスタ２５−２とプリドライバ２６−２との組み合わせ、Ｎ型トランジスタ２５−３とプリドライバ２６−３との組み合わせ、及びＮ型トランジスタ２５−４とプリドライバ２６−４との組み合わせとなる。

ここで、Ｐ型トランジスタ１１、１３、１５、１７、及び３１はゲート端子−ソース端子間が互いに並列に接続されており、またＮ型トランジスタ２１、２３、２５、２７、及び４１もゲート端子−ソース端子間が互いに並列に接続されている。

図２においては、Ｐ型トランジスタ１５−１、１５−２、１５−３、及び１５−４は、全てのドレイン端子が電源線１１０に共通に接続されており、また全てのソース端子が出力信号線１３０に共通に接続されている。従って、Ｐ型トランジスタ１５−１、１５−２、１５−３、及び１５−４、更には図１における「Ａ」部以外のＰ型トランジスタ１１、１３、１７、及び３１は、いずれも電源線１１０と出力信号線１３０との間で互いに並列に接続されている。

また、図２に示されているように、Ｎ型トランジスタ２５−１、２５−２、２５−３、及び２５−４は、全てのドレイン端子が出力信号線１３０に共通に接続されており、また全てのソース端子がグランド線１２０に共通に接続されている。従って、Ｎ型トランジスタ２５−１、２５−２、２５−３、及び２５−４、更には図１における「Ａ」部以外のＮ型トランジスタ２１、２３、２７、及び４１は、いずれもグランド線１２０と出力信号線１３０との間で互いに並列に接続されている。

なお、図２に示されているプリドライバ１６−１、１６−２、１６−３、及び１６−４の入力はＮＯＲゲート５５の出力に共通に接続されている。従って、Ｐ型トランジスタ１５−１、１５−２、１５−３、及び１５−４のオン／オフは、ＮＯＲゲート５５の出力によって共通に制御される。また、図２に示されているプリドライバ２６−１、２６−２、２６−３、及び２６−４の入力はＮＡＮＤゲート６５の出力に共通に接続されている。従って、Ｎ型トランジスタ２５−１、２５−２、２５−３、及び２５−４のオン／オフは、ＮＡＮＤゲート６５の出力によって共通に制御される。

図１における「×１」、「×２」、「×８」の文字についても「×４」の文字と同様の意味であり、図２と同様の接続がなされている駆動用トランジスタとプリドライバとの組み合わせがそれぞれ１組、２組、あるいは８組設けられていることを示している。つまり、言い換えれば、Ｐ型トランジスタ１１、１３、１５、及び１７並びにＮ型トランジスタ２１、２３、２５、及び２７は、それぞれ極性（Ｐ型若しくはＮ型の種別）の等しい駆動用トランジスタが２のべき乗（すなわち、２⁰ 、２¹ 、２² 、２³ ）の個数ずつ属して構成されている駆動用トランジスタのグループを各々示している。なお、これらのグループは、各グループに属している駆動用トランジスタの個数が他のどのグループとも異なっているという特徴を有している。

また、図１において、Ｐ型トランジスタ３１及びＮ型トランジスタ４１の各シンボルの右横には「Ｏｆｆ Ｓｅｔ」の文字が記されている。詳細は後述するが、この文字は、出力信号線１３０に接続される他の装置を、電源側制御信号線１７０及びグランド側制御信号線１８０の信号レベルのハイ・ローとは無関係にドライブする駆動用トランジスタ（Ｐ型トランジスタ３１若しくはＮ型トランジスタ４１）と、当該駆動用トランジスタの各々のゲート端子に１個ずつ個別に接続されて設けられており、当該駆動用トランジスタを個別に駆動させるオフセット駆動手段であるインバータ（プリドライバ３２若しくは４２）とからなる、駆動用トランジスタとプリドライバとの組み合わせ数を示すものである。なお、図１においては、Ｐ型トランジスタ３１及びＮ型トランジスタ４１の各シンボルの右横には同一の「Ｏｆｆ Ｓｅｔ」の文字が記されているが、この文字が同一の組み合わせ数を示しているとは必ずしも限らない。

なお、駆動用トランジスタであるＰ型トランジスタとＮ型トランジスタとは、駆動抵抗値を等しくするようにする。本実施形態においては、Ｐ型トランジスタとＮ型トランジスタとの双方の半導体基板上でのゲート幅をその特性に応じて異なるものとなるように形成する。また、極性の等しい駆動用トランジスタは各々の駆動抵抗値を揃えるようにする。本実施形態においては、極性の等しい駆動用トランジスタの各々を単一の半導体基板上に形成し、更に、極性の等しい駆動用トランジスタの各々を当該半導体基板上で同一の形状・大きさとなるように形成する。このときに、当該半導体基板上で同極性の駆動用トランジスタを各々近傍に配置すると、駆動用トランジスタの駆動抵抗値を極めて良好に揃えることができる。

図１に示されている出力制御線９０は、出力信号線１３０のトライ・ステートの状態制御を行うために設けられている。
同図において、出力制御線９０の信号レベルをＬレベル（ローレベル）からＨレベル（ハイレベル）へと遷移させると、インバータ７３を介して接続されているＮＡＮＤゲート５２、５４、５６、５８、及び７２の出力は、信号入力線１４０の信号レベルのハイ・ローとは無関係に常にＨレベルとなるので、ＮＯＲゲート５１、５３、５５、５７、及び７１の出力が常にＬレベルとなる結果、その出力が個々に入力されているプリドライバ１２、１４、１６、１８、及び３２の出力、すなわちＰ型トランジスタ１１、１３、１５、１７、及び３１の各ゲート端子の信号レベルはいずれもＨレベルとなる。また、このとき、出力制御線９０が直接接続されているＮＯＲゲート６２、６４、６６、６８、及び８２の出力は常にＬレベルとなるので、ＮＡＮＤゲート６１、６３、６５、６７、及び８１の出力が常にＨレベルとなる結果、その出力が個々に入力されているプリドライバ２２、２４、２６、２８、及び４２の出力、すなわちＮ型トランジスタ２１、２３、２５、２７、及び４１の各ゲート端子の信号レベルはいずれもＬレベルとなる。

従って、このとき、Ｐ型トランジスタ１１、１３、１５、１７、及び３１並びにＮ型トランジスタ２１、２３、２５、２７、及び４１はいずれもオフとなるので、出力信号線１３０はトライ・ステート（高インピーダンス状態）となる。

なお、以下の説明においては、出力信号線９０の信号レベルをＬレベルに維持しているものとする。
信号入力線１４０に入力される信号の信号レベルがＨレベルのとき、ＮＯＲゲート６２、６４、６６、６８、及び８２の出力はいずれもＬレベルとなる。するとこのとき、ＮＡＮＤゲート６１、６３、６５、６７、及び８１の出力がいずれもＨレベルとなる結果、Ｎ型トランジスタ２１、２３、２５、２７、及び４１は全てオフとなる。その一方で、このときにはＮＡＮＤゲート５２、５４、５６、５８、及び７２の出力はいずれもＬレベルとなるので、Ｐ型トランジスタ１１、１３、１５、１７、及び３１の各々のオン／オフの状態は、ＮＯＲゲート５１、５３、５５、５７、及び７１の入力のうちＮＡＮＤゲート５２、５４、５６、５８、及び７２の出力が接続されていない側の入力の信号レベルのハイ・ローによって決定される。

ここで、ＮＡＮＤゲート７２の出力が接続されていない側のＮＯＲゲート７１の入力はグランド線１２０に接続されている。よって、ＮＯＲゲート７１の当該入力にはＬレベルの信号レベルが加えられていることとなる。従って、このときＰ型トランジスタ３１がオンとなるので、Ｐ型トランジスタ１１、１３、１５、１７で示されるいずれのグループにも属していない、「Ｏｆｆ Ｓｅｔ」の文字で示される個数のＰ型トランジスタ（駆動用トランジスタ）が、出力信号線１３０に接続されている他の装置の駆動に関与する。

また、ＮＯＲゲート５１、５３、５５、及び５７の入力のうちＮＡＮＤゲート５２、５４、５６、及び５８の出力が接続されていない側の入力には、ドライバ回路１０の駆動能力を指示する制御信号が４ビット２進のパラレルデータで与えられる。

例えば、この制御信号が「１１０１」なる４ビット２進のパラレルデータ（すなわち１０進数における１６段階のうちの１３）である場合、電源側制御信号線１７０−４にはＬレベルの信号レベルが、電源側制御信号線１７０−３にはＬレベルの信号レベルが、電源側制御信号線１７０−２にはＨレベルの信号レベルが、そして、電源側制御信号線１７０−１にはＬレベルの信号レベルが、それぞれ与えられる。するとこのとき、Ｐ型トランジスタ１７、１５、及び１１はオンとなり、Ｐ型トランジスタ１３はオフとなる。

ここで、前述したように、図１におけるＰ型トランジスタ１７の実体は８個のＰ型トランジスタからなるグループであり、Ｐ型トランジスタ１５の実体は４個のＰ型トランジスタからなるグループであり、そしてＰ型トランジスタ１１の実体は１個のＰ型トランジスタからなるグループである。従って、ＮＯＲゲート５１、５３、５５、及び５７によって制御信号に応じて選択されたこれらのグループに属している合計１３個のＰ型トランジスタと、前述した「Ｏｆｆ Ｓｅｔ」の文字で示される個数のＰ型トランジスタとが、出力信号線１３０に接続されている他の装置の駆動に関与する。

ここで、例えば、この制御信号を「０１１０」なる４ビット２進のパラレルデータ（すなわち１０進数における１６段階のうちの６）に変化させた場合、電源側制御信号線１７０−４にはＨレベルの信号レベルが、電源側制御信号線１７０−３にはＬレベルの信号レベルが、電源側制御信号線１７０−２にはＬレベルの信号レベルが、そして、電源側制御信号線１７０−１にはＨレベルの信号レベルが、それぞれ与えられる。するとこのとき、Ｐ型トランジスタ１５及び１３はオンとなり、Ｐ型トランジスタ１７及び１１はオフとなる。

ここで、図１におけるＰ型トランジスタ１５の実体は４個のＰ型トランジスタからなるグループであり、そしてＰ型トランジスタ１３の実体は２個のＰ型トランジスタからなるグループである。従って、ＮＯＲゲート５１、５３、５５、及び５７によって制御信号に応じて選択されたこれらのグループに属している合計６個のＰ型トランジスタと、前述した「Ｏｆｆ Ｓｅｔ」の文字で示される個数のＰ型トランジスタとが、出力信号線１３０に接続されている他の装置の駆動に関与する。

以上のように、図１に示したドライバ回路１０では、信号入力線１４０に入力される信号の信号レベルがＨレベルのとき、４ビット２進のパラレルデータで与えられる駆動能力を指示する制御信号を変更すると、その制御信号の変更に応じて出力信号線１３０に接続されている他の装置の駆動に関与するＰ型トランジスタの個数が増減するので、ドライバ回路１０の駆動能力が変化する。なお、ここで、「Ｏｆｆ Ｓｅｔ」の文字で示される個数のＰ型トランジスタは、ドライバ回路１０の駆動能力にオフセットを持たせる（駆動能力の変化範囲をシフトさせる）効果をもたらしている。

以上の説明は、信号入力線１４０に入力される信号の信号レベルがＨレベルのときの動作を説明したものであるが、次に説明する、信号入力線１４０に入力される信号の信号レベルがＬレベルのときの動作も上述したものと似た動作となる。

信号入力線１４０に入力される信号の信号レベルがＬレベルのとき、ＮＡＮＤゲート５２、５４、５６、５８、及び７２の出力はいずれもＨレベルとなる。するとこのとき、ＮＯＲゲート５１、５３、５５、５７、及び７１の出力がいずれもＬレベルとなる結果、Ｐ型トランジスタ１１、１３、１５、１７、及び３１は全てオフとなる。その一方で、このときにはＮＯＲゲート６２、６４、６６、６８、及び８２の出力はいずれもＨレベルとなるので、Ｎ型トランジスタ２１、２３、２５、２７、及び４１の各々のオン／オフの状態は、ＮＡＮＤゲート６１、６３、６５、６７、及び８１の入力のうちＮＯＲゲート６２、６４、６６、６８、及び８２の出力が接続されていない側の入力の信号レベルのハイ・ローによって決定される。

ここで、ＮＯＲゲート８２の出力が接続されていない側のＮＡＮＤゲート８１の入力は電源線１１０に接続されている。よって、ＮＡＮＤゲート８１の当該入力にはＨレベルの信号レベルが加えられていることとなる。従って、このときＮ型トランジスタ４１がオンとなるので、Ｎ型トランジスタ２１、２３、２５、２７で示されるいずれのグループにも属していない、「Ｏｆｆ Ｓｅｔ」の文字で示される個数のＮ型トランジスタ（駆動用トランジスタ）が、出力信号線１３０に接続されている他の装置の駆動に関与する。

また、ＮＡＮＤゲート６１、６３、６５、及び６７の入力のうちＮＯＲゲート６２、６４、６６、及び６８の出力が接続されていない側の入力には、ドライバ回路１０の駆動能力を指示する制御信号が４ビット２進のパラレルデータで与えられる。

例えば、この制御信号が「１１０１」なる４ビット２進のパラレルデータ（すなわち１０進数における１６段階のうちの１３）である場合、グランド側制御信号線１８０−４にはＨレベルの信号レベルが、グランド側制御信号線１８０−３にはＨレベルの信号レベルが、グランド側制御信号線１８０−２にはＬレベルの信号レベルが、そして、グランド側制御信号線１８０−１にはＨレベルの信号レベルが、それぞれ与えられる。するとこのとき、Ｎ型トランジスタ２７、２５、及び２１はオンとなり、Ｎ型トランジスタ２３はオフとなる。

ここで、前述したように、図１におけるＮ型トランジスタ２７の実体は８個のＮ型トランジスタからなるグループであり、Ｎ型トランジスタ２５の実体は４個のＮ型トランジスタからなるグループであり、そしてＮ型トランジスタ２１の実体は１個のＮ型トランジスタからなるグループである。従って、ＮＡＮＤゲート６１、６３、６５、及び６７によって制御信号に応じて選択されたこれらのグループに属している合計１３個のＮ型トランジスタと、前述した「Ｏｆｆ Ｓｅｔ」の文字で示される個数のＮ型トランジスタとが、出力信号線１３０に接続されている他の装置の駆動に関与する。

ここで、例えば、この制御信号を「０１１０」なる４ビット２進のパラレルデータ（すなわち１０進数における１６段階のうちの６）に変化させた場合、グランド側制御信号線１８０−４にはＬレベルの信号レベルが、グランド側制御信号線１８０−３にはＨレベルの信号レベルが、グランド側制御信号線１８０−２にはＨレベルの信号レベルが、そして、グランド側制御信号線１８０−１にはＬレベルの信号レベルが、それぞれ与えられる。するとこのとき、Ｎ型トランジスタ２５及び２３はオンとなり、Ｎ型トランジスタ２７及び２１はオフとなる。

ここで、図１におけるＮ型トランジスタ２５の実体は４個のＮ型トランジスタからなるグループであり、そしてＮ型トランジスタ２３の実体は２個のＮ型トランジスタからなるグループである。従って、ＮＡＮＤゲート６１、６３、６５、及び６７によって制御信号に応じて選択されたこれらのグループに属している合計６個のＮ型トランジスタと、前述した「Ｏｆｆ Ｓｅｔ」の文字で示される個数のＮ型トランジスタとが、出力信号線１３０に接続されている他の装置の駆動に関与する。

以上のように、図１に示したドライバ回路１０では、信号入力線１４０に入力される信号の信号レベルがＬレベルのとき、４ビット２進のパラレルデータで与えられる駆動能力を指示する制御信号を変更すると、その制御信号の変更に応じて出力信号線１３０に接続されている他の装置の駆動に関与するＮ型トランジスタの個数が増減するので、ドライバ回路１０の駆動能力が変化する。なお、ここで、「Ｏｆｆ Ｓｅｔ」の文字で示される個数のＮ型トランジスタは、ドライバ回路１０の駆動能力にオフセットを持たせる（駆動能力の変化範囲をシフトさせる）効果をもたらしている。

以上の説明を纏めると、図１に示したドライバ回路１０では、４ビット２進のパラレルデータで与えられる駆動能力を指示する制御信号を変更すると、その制御信号の変更に応じて出力信号線１３０に接続されている他の装置の駆動に関与する駆動用トランジスタの個数が増減するので、ドライバ回路１０の駆動能力が変化する。つまり、ドライバ回路１０は駆動能力の調整が可能である。

ここで、図１のドライバ回路１０と前述した図４に示した従来のドライバ回路１０１とを対比すると、例えば１６段階（４ビット２進）の駆動能力の調整を行うためには、駆動能力のオフセット分の提供のために用いられる駆動用トランジスタの数を除くと、従来のドライバ回路では４×（１６−１）＝６０個の駆動用トランジスタが用いられていたのに対し、図１に示したドライバ回路１０は（８＋４＋２＋１）×２＝３０個の駆動用トランジスタを用いて構成されており、回路規模が大幅に削減されている。

なお、図１のドライバ回路１０は、駆動用トランジスタであるＰ型トランジスタとＮ型トランジスタとは、駆動抵抗値を等しくするように形成されている。従来は、半導体基板上におけるレイアウトの容易さを優先し、Ｐ型トランジスタとＮ型トランジスタとの半導体基板上での形状が同一となるように形成されていた。そのため、Ｐ型トランジスタとＮ型トランジスタとの駆動抵抗値が大きく異なっており、このアンバランスを解消するためにＰ型トランジスタとＮ型トランジスタとの個数を異ならせていた。このことは、半導体基板上での駆動用トランジスタ周辺の物理的な接続を複雑なものとしていた。これに対し、図１のドライバ回路１０では、Ｐ型トランジスタとＮ型トランジスタとの駆動抵抗値を等しくするように形成されているので、上述の物理的な接続が容易なものとなっている。

また、図１のドライバ回路１０は、駆動用トランジスタの各々にプリドライバが１つずつ個別に設けられているので、プリドライバの負担が軽くなる分駆動用トランジスタの駆動タイミングのずれが少なくなる結果、このドライバ回路１０の出力（出力信号線）におけるスルーレートが良好なものとなる。

また、図１のドライバ回路１０は、極性の等しい駆動用トランジスタの各々の駆動抵抗値を揃えるように形成されているので、制御信号の変化に対するドライバ回路１０の駆動能力の変化の直線性が向上する。

その他、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。

本発明を実施するドライバ回路の構成を示す図である。 図１における「Ａ」部の具体的構成を示す図である。 メモリインタフェースにおけるドライバ回路の駆動能力の調整を説明する図である。 駆動能力の調整が可能なドライバ回路の構成を示す図である。

符号の説明

１ 半導体装置
２ 電子機器
１０、１０１ ドライバ回路
１１、１３、１５、１５−１、１５−２、１５−３、１５−４、１７、３１、１１１−１、１１１−２、…、１１１−ｎ、１１２−１、１１２−２、…、１１２−ｎ Ｐチャネル型ＭＯＳトランジスタ
１２、１４、１６、１６−１、１６−２、１６−３、１６−４、１８、３２、２２、２４、２６、２６−１、２６−２、２６−３、２６−４、２８、４２ プレドライバ
２１、２３、２５、２５−１、２５−２、２５−３、２５−４、２７、４１、１２１−１、１２１−２、…、１２１−ｎ、１２２−１、１２２−２、…、１２２−ｎ Ｎチャネル型ＭＯＳトランジスタ
５１、５３、５５、５７、６２、６４、６６、６８、７１、８２ ＮＯＲゲート
５２、５４、５６、５８、６１、６３、６５、６７、７２、８１ ＮＡＮＤゲート
７３ インバータ
９０ 出力制御線
１００ コントローラ
１１０ 電源線
１２０ グランド線
１３０ 出力信号線
１４０ 信号入力線
１５０ プレドライバ
１６０ プレドライバ出力線
１７０、１７０−１、１７０−２、１７０−３、１７０−４ 電源側制御信号線
１８０、１８０−１、１８０−２、１８０−３、１８０−４ グランド側制御信号線
２００ メモリ

Claims (7)

1. 互いに並列に接続されている複数の駆動用トランジスタと、
   極性の等しい前記駆動用トランジスタが２のべき乗の個数ずつ属して構成されている複数のグループであって各グループに属している駆動用トランジスタの個数が他のどのグループとも異なっている当該複数のグループから１以上のグループを選択する選択手段と、
   前記選択手段によって選択されたグループに属している駆動用トランジスタを駆動させる駆動手段と、
   を有することを特徴とするドライバ回路。
2. 前記駆動用トランジスタは、電源線と出力信号線との間で互いに並列に接続されているＰチャネル型ＭＯＳトランジスタ、及びグランド線と出力信号線との間で互いに並列に接続されているＮチャネル型ＭＯＳトランジスタであり、当該Ｐチャネル型ＭＯＳトランジスタと当該Ｎチャネル型ＭＯＳトランジスタとは両者の駆動抵抗値を一致させるように形成されていることを特徴とする請求項１に記載のドライバ回路。
3. 前記駆動手段は、前記駆動用トランジスタの各々に１つずつ個別に設けられていることを特徴とする請求項１に記載のドライバ回路。
4. 前記駆動用トランジスタのうちで前記グループのいずれにも属していないものを駆動させるオフセット駆動手段を更に有することを特徴とする請求項１に記載のドライバ回路。
5. 請求項１に記載のドライバ回路を単一の半導体基板上に形成したことを特徴とする半導体装置。
6. 請求項２に記載のドライバ回路が単一の半導体基板上に形成されており、
   前記Ｐチャネル型ＭＯＳトランジスタと前記Ｎチャネル型ＭＯＳトランジスタとは、両者の前記半導体基板上におけるサイズを異ならせることで両者の駆動抵抗値を一致させるように形成されている、
   ことを特徴とする半導体装置。
7. 請求項５または６に記載の半導体装置を有することを特徴とする電子機器。

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