JP2002190729A - 出力回路の電流制御装置及びドライバ回路の電流制御装置 - Google Patents
出力回路の電流制御装置及びドライバ回路の電流制御装置Info
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Abstract
(57)【要約】
【課題】 消費電流を低減するのに好適な出力回路の電
流制御装置およびドライバ回路の電流制御装置を提供す
る。 【解決手段】 負荷を駆動するための駆動信号を出力す
る出力用トランジスタ１２と、出力用トランジスタ１２
のスイッチングを制御する制御用トランジスタ１４と、
出力用トランジスタ１２の基板電位に応じて出力用トラ
ンジスタ１２がオフとなる信号を出力用トランジスタ１
２の信号入力端子に出力する停止用トランジスタ１６と
を備えるドライバ回路１０において、制御用トランジス
タ１４のｎ型ＭＯＳ１４ｂのソース端子と接地電位との
間に抵抗素子としてのｎ型ＭＯＳ１８を設けた。これに
より、ｎ型ＭＯＳ１４ｂがオンとなってｐ型ＭＯＳ１２
ａがオンとなった状態で、出力用トランジスタ１２の出
力に電源電圧Ｖccよりも高い電圧が外部回路等から印加
されたときに、基板に流れ込もうとする電流量が抑制さ
れる。
流制御装置およびドライバ回路の電流制御装置を提供す
る。 【解決手段】 負荷を駆動するための駆動信号を出力す
る出力用トランジスタ１２と、出力用トランジスタ１２
のスイッチングを制御する制御用トランジスタ１４と、
出力用トランジスタ１２の基板電位に応じて出力用トラ
ンジスタ１２がオフとなる信号を出力用トランジスタ１
２の信号入力端子に出力する停止用トランジスタ１６と
を備えるドライバ回路１０において、制御用トランジス
タ１４のｎ型ＭＯＳ１４ｂのソース端子と接地電位との
間に抵抗素子としてのｎ型ＭＯＳ１８を設けた。これに
より、ｎ型ＭＯＳ１４ｂがオンとなってｐ型ＭＯＳ１２
ａがオンとなった状態で、出力用トランジスタ１２の出
力に電源電圧Ｖccよりも高い電圧が外部回路等から印加
されたときに、基板に流れ込もうとする電流量が抑制さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、出力回路またはド
ライバ回路に適用する電流制御装置に係り、特に、消費
電流を低減するのに好適な出力回路の電流制御装置およ
びドライバ回路の電流制御装置に関する。
ライバ回路に適用する電流制御装置に係り、特に、消費
電流を低減するのに好適な出力回路の電流制御装置およ
びドライバ回路の電流制御装置に関する。
【０００２】
【従来の技術】より高密度の回路を形成するために、集
積半導体回路技術で使用される装置の形状を小型化また
は縮小する際、小型の装置における絶縁破壊を避けるた
めに、これまで一般に受け入れられてきた５〔Ｖ〕の標
準供給電圧より低い電圧を供給する電源が必要になって
きた。５〔Ｖ〕の電源からより低い電源、例えば３．３
〔Ｖ〕から３．６〔Ｖ〕への移行の際、標準の５〔Ｖ〕
電源で共に使用されるように設計された回路と、より低
い３．３〜３．６〔Ｖ〕の電源で使用されるように設計
された回路の混合体が使用される。一般にメモリ回路の
形状は、メモリ回路に結合されている論理回路の形状よ
りも速く縮小される。具体的には、ＣＭＯＳランダム・
アクセス・メモリは、現在は約３．３〜３．６〔Ｖ〕電
源技術で設計されているが、メモリから出力信号または
データを受け取るトランジスタ・トランジスタ論理（Ｔ
ＴＬ）型回路などの論理回路は、依然として５〔Ｖ〕電
源技術で設計されている。これらの低圧メモリ回路がオ
フ・チップ・ドライバを介して高圧論理回路に給電する
場合、メモリ回路と論理回路の間のインターフェースを
形成するオフ・チップ・ドライバ中の一部のデバイスの
薄い絶縁層または酸化物層中に過大な電圧応力が発生
し、さらにその中に好ましくない電流漏洩経路ができ、
その結果、電力損失および時には深刻なＣＭＯＳのラッ
チアップの問題が生じる。
積半導体回路技術で使用される装置の形状を小型化また
は縮小する際、小型の装置における絶縁破壊を避けるた
めに、これまで一般に受け入れられてきた５〔Ｖ〕の標
準供給電圧より低い電圧を供給する電源が必要になって
きた。５〔Ｖ〕の電源からより低い電源、例えば３．３
〔Ｖ〕から３．６〔Ｖ〕への移行の際、標準の５〔Ｖ〕
電源で共に使用されるように設計された回路と、より低
い３．３〜３．６〔Ｖ〕の電源で使用されるように設計
された回路の混合体が使用される。一般にメモリ回路の
形状は、メモリ回路に結合されている論理回路の形状よ
りも速く縮小される。具体的には、ＣＭＯＳランダム・
アクセス・メモリは、現在は約３．３〜３．６〔Ｖ〕電
源技術で設計されているが、メモリから出力信号または
データを受け取るトランジスタ・トランジスタ論理（Ｔ
ＴＬ）型回路などの論理回路は、依然として５〔Ｖ〕電
源技術で設計されている。これらの低圧メモリ回路がオ
フ・チップ・ドライバを介して高圧論理回路に給電する
場合、メモリ回路と論理回路の間のインターフェースを
形成するオフ・チップ・ドライバ中の一部のデバイスの
薄い絶縁層または酸化物層中に過大な電圧応力が発生
し、さらにその中に好ましくない電流漏洩経路ができ、
その結果、電力損失および時には深刻なＣＭＯＳのラッ
チアップの問題が生じる。
【０００３】従来、負荷を駆動するドライバ回路として
は、図５に示すようなものがあった。図５は、従来のド
ライバ回路の構成を示す回路図である。このドライバ回
路は、図５に示すように、負荷を駆動するための駆動信
号を出力する出力用トランジスタ１２と、出力用トラン
ジスタ１２のスイッチングを制御する制御用トランジス
タ１４と、出力用トランジスタ１２の基板電位に応じて
出力用トランジスタ１２がオフとなる信号を出力用トラ
ンジスタ１２の信号入力端子に出力する停止用トランジ
スタ１６とで構成されている。
は、図５に示すようなものがあった。図５は、従来のド
ライバ回路の構成を示す回路図である。このドライバ回
路は、図５に示すように、負荷を駆動するための駆動信
号を出力する出力用トランジスタ１２と、出力用トラン
ジスタ１２のスイッチングを制御する制御用トランジス
タ１４と、出力用トランジスタ１２の基板電位に応じて
出力用トランジスタ１２がオフとなる信号を出力用トラ
ンジスタ１２の信号入力端子に出力する停止用トランジ
スタ１６とで構成されている。
【０００４】出力用トランジスタ１２は、ｐチャネル型
ＭＯＳ電界効果トランジスタ（以下、単にｐ型ＭＯＳと
いう。）１２ａと、ｎチャネル型ＭＯＳ電界効果トラン
ジスタ（以下、単にｎ型ＭＯＳという。）１２ｂとから
なるＣＭＯＳ(ComplementaryＭＯＳ)であり、ｐ型ＭＯ
Ｓ１２ａは、電源Ｖcc（例えば、３〔Ｖ〕）にソース端
子を接続しており、ｎ型ＭＯＳ１２ｂは、ｐ型ＭＯＳ１
２ａのドレイン端子にドレイン端子を接続しかつソース
端子を接地している。そして、ｐ型ＭＯＳ１２ａおよび
ｎ型ＭＯＳ１２ｂのドレイン端子を出力としている。
ＭＯＳ電界効果トランジスタ（以下、単にｐ型ＭＯＳと
いう。）１２ａと、ｎチャネル型ＭＯＳ電界効果トラン
ジスタ（以下、単にｎ型ＭＯＳという。）１２ｂとから
なるＣＭＯＳ(ComplementaryＭＯＳ)であり、ｐ型ＭＯ
Ｓ１２ａは、電源Ｖcc（例えば、３〔Ｖ〕）にソース端
子を接続しており、ｎ型ＭＯＳ１２ｂは、ｐ型ＭＯＳ１
２ａのドレイン端子にドレイン端子を接続しかつソース
端子を接地している。そして、ｐ型ＭＯＳ１２ａおよび
ｎ型ＭＯＳ１２ｂのドレイン端子を出力としている。
【０００５】制御用トランジスタ１４は、ｐ型ＭＯＳ１
４ａと、ｎ型ＭＯＳ１４ｂとからなるＣＭＯＳであり、
ｐ型ＭＯＳ１４ａは、電源Ｖccにソース端子を接続して
おり、ｎ型ＭＯＳ１４ｂは、ｐ型ＭＯＳ１４ａのドレイ
ン端子にドレイン端子を接続しかつソース端子を接地し
ている。そして、ｐ型ＭＯＳ１４ａおよびｎ型ＭＯＳ１
４ｂのドレイン端子を出力としてｐ型ＭＯＳ１２ａのゲ
ート端子に接続している。
４ａと、ｎ型ＭＯＳ１４ｂとからなるＣＭＯＳであり、
ｐ型ＭＯＳ１４ａは、電源Ｖccにソース端子を接続して
おり、ｎ型ＭＯＳ１４ｂは、ｐ型ＭＯＳ１４ａのドレイ
ン端子にドレイン端子を接続しかつソース端子を接地し
ている。そして、ｐ型ＭＯＳ１４ａおよびｎ型ＭＯＳ１
４ｂのドレイン端子を出力としてｐ型ＭＯＳ１２ａのゲ
ート端子に接続している。
【０００６】なお、ｐ型ＭＯＳ１４ａおよびｎ型ＭＯＳ
１４ｂのゲート端子には、これらをスイッチングするた
めの制御信号Ｄが入力される。また、ｎ型ＭＯＳ１２ｂ
のゲート端子には、通常、ｐ型ＭＯＳ１２ａのゲート端
子に入力されるのと同じ信号が入力されるのであるが、
同じ信号を同時に入力すると、ｐ型ＭＯＳ１２ａおよび
ｎ型ＭＯＳ１２ｂがスイッチングするときに外部回路等
からの電流がドライバ回路内部に流れ込んでしまう可能
性があることから、ｐ型ＭＯＳ１２ａおよびｎ型ＭＯＳ
１２ｂが両方ともオフとなる状態を作ることによりこれ
を防止するために、ｎ型ＭＯＳ１２ｂのゲート端子に
は、ｐ型ＭＯＳ１２ａのゲート端子に入力されるのと同
じ信号（制御信号Ｄの反転信号）が、ｐ型ＭＯＳ１２ａ
への入力タイミングよりも若干の遅れをもって入力され
る。
１４ｂのゲート端子には、これらをスイッチングするた
めの制御信号Ｄが入力される。また、ｎ型ＭＯＳ１２ｂ
のゲート端子には、通常、ｐ型ＭＯＳ１２ａのゲート端
子に入力されるのと同じ信号が入力されるのであるが、
同じ信号を同時に入力すると、ｐ型ＭＯＳ１２ａおよび
ｎ型ＭＯＳ１２ｂがスイッチングするときに外部回路等
からの電流がドライバ回路内部に流れ込んでしまう可能
性があることから、ｐ型ＭＯＳ１２ａおよびｎ型ＭＯＳ
１２ｂが両方ともオフとなる状態を作ることによりこれ
を防止するために、ｎ型ＭＯＳ１２ｂのゲート端子に
は、ｐ型ＭＯＳ１２ａのゲート端子に入力されるのと同
じ信号（制御信号Ｄの反転信号）が、ｐ型ＭＯＳ１２ａ
への入力タイミングよりも若干の遅れをもって入力され
る。
【０００７】停止用トランジスタ１６は、ｐ型ＭＯＳか
らなり、ｐ型ＭＯＳ１２ａのサブストレート端子にドレ
イン端子およびサブストレート端子を接続しかつｐ型Ｍ
ＯＳ１２ａのゲート端子にソース端子を接続しており、
さらに電源Ｖccにゲート端子を接続している。停止用ト
ランジスタ１６は、出力用トランジスタ１２の出力に電
源電圧Ｖccよりも高い電圧（例えば、５〔Ｖ〕）が外部
回路等から印加されたときに、ｐ型ＭＯＳ１２ａをオフ
状態に維持するためのフェールセーフ回路であって、具
体的に次のように動作する。まず、出力用トランジスタ
１２の出力端子に電源電圧Ｖccよりも高い電圧が印加さ
れると、ｐ型ＭＯＳ１２ａの基板電位が上昇し、停止用
トランジスタ１６のドレイン端子およびサブストレート
端子の電位がソース端子の電位よりも高くなる。これに
より、停止用トランジスタ１６がオンとなるので、ｐ型
ＭＯＳ１２ａのゲート端子にハイレベルの信号が出力さ
れ、ｐ型ＭＯＳ１２ａがオフとなる。
らなり、ｐ型ＭＯＳ１２ａのサブストレート端子にドレ
イン端子およびサブストレート端子を接続しかつｐ型Ｍ
ＯＳ１２ａのゲート端子にソース端子を接続しており、
さらに電源Ｖccにゲート端子を接続している。停止用ト
ランジスタ１６は、出力用トランジスタ１２の出力に電
源電圧Ｖccよりも高い電圧（例えば、５〔Ｖ〕）が外部
回路等から印加されたときに、ｐ型ＭＯＳ１２ａをオフ
状態に維持するためのフェールセーフ回路であって、具
体的に次のように動作する。まず、出力用トランジスタ
１２の出力端子に電源電圧Ｖccよりも高い電圧が印加さ
れると、ｐ型ＭＯＳ１２ａの基板電位が上昇し、停止用
トランジスタ１６のドレイン端子およびサブストレート
端子の電位がソース端子の電位よりも高くなる。これに
より、停止用トランジスタ１６がオンとなるので、ｐ型
ＭＯＳ１２ａのゲート端子にハイレベルの信号が出力さ
れ、ｐ型ＭＯＳ１２ａがオフとなる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のドライバ回路にあっては、ｎ型ＭＯＳ１４ｂがオン
となってｐ型ＭＯＳ１２ａがオンとなった状態で、出力
用トランジスタ１２の出力に電源電圧Ｖccよりも高い電
圧が外部回路等から印加されると、図５の波線矢印で示
すように、ｐ型ＭＯＳ１２ａのサブストレート端子、停
止用トランジスタ１６のドレイン／ソース間、およびｎ
型ＭＯＳ１４ｂのドレイン／ソース間を経由して基板に
電流が流れ込んでしまい、消費電流の増加を招く要因と
なっていた。
来のドライバ回路にあっては、ｎ型ＭＯＳ１４ｂがオン
となってｐ型ＭＯＳ１２ａがオンとなった状態で、出力
用トランジスタ１２の出力に電源電圧Ｖccよりも高い電
圧が外部回路等から印加されると、図５の波線矢印で示
すように、ｐ型ＭＯＳ１２ａのサブストレート端子、停
止用トランジスタ１６のドレイン／ソース間、およびｎ
型ＭＯＳ１４ｂのドレイン／ソース間を経由して基板に
電流が流れ込んでしまい、消費電流の増加を招く要因と
なっていた。
【０００９】そこで、本発明は、このような従来の技術
の有する未解決の課題に着目してなされたものであっ
て、消費電流を低減するのに好適な出力回路の電流制御
装置およびドライバ回路の電流制御装置を提供すること
を目的としている。
の有する未解決の課題に着目してなされたものであっ
て、消費電流を低減するのに好適な出力回路の電流制御
装置およびドライバ回路の電流制御装置を提供すること
を目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る請求項１記載の出力回路の電流制御装
置は、信号を出力する出力用トランジスタと、前記出力
用トランジスタのスイッチングを制御する制御用トラン
ジスタと、前記出力用トランジスタの基板電位に応じて
前記出力用トランジスタがオフとなる信号を前記出力用
トランジスタの信号入力端子に出力する停止用トランジ
スタとを備えた出力回路に適用する電流制御装置におい
て、前記停止用トランジスタ、前記制御用トランジスタ
および接地電位を少なくとも経由してなる電流経路に抵
抗素子を設けた。
に、本発明に係る請求項１記載の出力回路の電流制御装
置は、信号を出力する出力用トランジスタと、前記出力
用トランジスタのスイッチングを制御する制御用トラン
ジスタと、前記出力用トランジスタの基板電位に応じて
前記出力用トランジスタがオフとなる信号を前記出力用
トランジスタの信号入力端子に出力する停止用トランジ
スタとを備えた出力回路に適用する電流制御装置におい
て、前記停止用トランジスタ、前記制御用トランジスタ
および接地電位を少なくとも経由してなる電流経路に抵
抗素子を設けた。
【００１１】このような構成であれば、出力用トランジ
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタおよび制御用トランジスタを経
由して接地電位に電流が流れ込もうとするが、その電流
経路にある抵抗素子の抵抗により、その流れ込み量が抑
制される。
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタおよび制御用トランジスタを経
由して接地電位に電流が流れ込もうとするが、その電流
経路にある抵抗素子の抵抗により、その流れ込み量が抑
制される。
【００１２】ここで、抵抗素子とは、抵抗値を有する素
子をいい、これには、例えば、抵抗やトランジスタが含
まれる。以下、請求項２、３、８および９記載のドライ
バ回路の電流制御装置、並びに請求項７記載の出力回路
の電流制御装置において同じである。また、抵抗素子
は、電流経路であればどこに設けてもよいが、出力用ト
ランジスタと停止用トランジスタとの間に設けた場合
は、停止用トランジスタの応答が遅くなり、制御用トラ
ンジスタと出力用トランジスタとの間に設けた場合は、
出力用トランジスタの応答が遅くなるので、応答が遅れ
ることによる影響が少ないと思われる制御用トランジス
タと接地電位との間に設けるのが好ましい。
子をいい、これには、例えば、抵抗やトランジスタが含
まれる。以下、請求項２、３、８および９記載のドライ
バ回路の電流制御装置、並びに請求項７記載の出力回路
の電流制御装置において同じである。また、抵抗素子
は、電流経路であればどこに設けてもよいが、出力用ト
ランジスタと停止用トランジスタとの間に設けた場合
は、停止用トランジスタの応答が遅くなり、制御用トラ
ンジスタと出力用トランジスタとの間に設けた場合は、
出力用トランジスタの応答が遅くなるので、応答が遅れ
ることによる影響が少ないと思われる制御用トランジス
タと接地電位との間に設けるのが好ましい。
【００１３】また、制御用トランジスタは、単一のトラ
ンジスタで構成されていても、ＣＭＯＳのように複数の
トランジスタで構成されていてもよい。このことは、制
御用トランジスタおよび停止用トランジスタについても
同様である。以下、請求項２および３記載のドライバ回
路の電流制御装置において同じである。また、出力用ト
ランジスタ、制御用トランジスタおよび停止用トランジ
スタとは、少なくとも１つの障壁（ｐｎ接合など）を有
し、電気信号を増幅可能な３端子素子をいい、これに
は、入力電流によって出力電流を制御するバイポーラト
ランジスタや、入力電圧によって出力電流を制御するユ
ニポーラトランジスタ（電界効果トランジスタ）が含ま
れる。以下、請求項２、３、８および９記載のドライバ
回路の電流制御装置、並びに請求項７記載の出力回路の
電流制御装置において同じである。
ンジスタで構成されていても、ＣＭＯＳのように複数の
トランジスタで構成されていてもよい。このことは、制
御用トランジスタおよび停止用トランジスタについても
同様である。以下、請求項２および３記載のドライバ回
路の電流制御装置において同じである。また、出力用ト
ランジスタ、制御用トランジスタおよび停止用トランジ
スタとは、少なくとも１つの障壁（ｐｎ接合など）を有
し、電気信号を増幅可能な３端子素子をいい、これに
は、入力電流によって出力電流を制御するバイポーラト
ランジスタや、入力電圧によって出力電流を制御するユ
ニポーラトランジスタ（電界効果トランジスタ）が含ま
れる。以下、請求項２、３、８および９記載のドライバ
回路の電流制御装置、並びに請求項７記載の出力回路の
電流制御装置において同じである。
【００１４】また、信号入力端子とは、トランジスタの
制御信号を入力するための端子をいい、例えば、バイポ
ーラトランジスタであればベース端子をいい、ユニポー
ラトランジスタであればゲート端子をいう。以下、請求
項２、３、８および９記載のドライバ回路の電流制御装
置、並びに請求項７記載の出力回路の電流制御装置にお
いて同じである。
制御信号を入力するための端子をいい、例えば、バイポ
ーラトランジスタであればベース端子をいい、ユニポー
ラトランジスタであればゲート端子をいう。以下、請求
項２、３、８および９記載のドライバ回路の電流制御装
置、並びに請求項７記載の出力回路の電流制御装置にお
いて同じである。
【００１５】一方、上記目的を達成するために、本発明
に係る請求項２記載のドライバ回路の電流制御装置は、
負荷を駆動するための駆動信号を出力する出力用トラン
ジスタと、前記出力用トランジスタのスイッチングを制
御する制御用トランジスタと、前記出力用トランジスタ
の基板電位に応じて前記出力用トランジスタがオフとな
る信号を前記出力用トランジスタの信号入力端子に出力
する停止用トランジスタとを備えたドライバ回路に適用
する電流制御装置において、前記停止用トランジスタ、
前記制御用トランジスタおよび接地電位を少なくとも経
由してなる電流経路のうち前記制御用トランジスタと接
地電位との間に抵抗素子を設けた。
に係る請求項２記載のドライバ回路の電流制御装置は、
負荷を駆動するための駆動信号を出力する出力用トラン
ジスタと、前記出力用トランジスタのスイッチングを制
御する制御用トランジスタと、前記出力用トランジスタ
の基板電位に応じて前記出力用トランジスタがオフとな
る信号を前記出力用トランジスタの信号入力端子に出力
する停止用トランジスタとを備えたドライバ回路に適用
する電流制御装置において、前記停止用トランジスタ、
前記制御用トランジスタおよび接地電位を少なくとも経
由してなる電流経路のうち前記制御用トランジスタと接
地電位との間に抵抗素子を設けた。
【００１６】このような構成であれば、出力用トランジ
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタおよび制御用トランジスタを経
由して接地電位に電流が流れ込もうとするが、その電流
経路のうち制御用トランジスタと接地電位との間にある
抵抗素子の抵抗により、その流れ込み量が抑制される。
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタおよび制御用トランジスタを経
由して接地電位に電流が流れ込もうとするが、その電流
経路のうち制御用トランジスタと接地電位との間にある
抵抗素子の抵抗により、その流れ込み量が抑制される。
【００１７】さらに、本発明に係る請求項３記載のドラ
イバ回路の電流制御装置は、負荷を駆動するための駆動
信号を出力する出力用トランジスタと、前記出力用トラ
ンジスタの信号入力端子に電流入力端子を接続しかつ電
流出力端子を接地した前記出力用トランジスタのスイッ
チングを制御する制御用トランジスタと、前記出力用ト
ランジスタの基板と信号入力端子との間に電流入力端子
および電流出力端子を接続して前記出力用トランジスタ
の基板電位に応じて前記出力用トランジスタがオフとな
る信号を出力する停止用トランジスタとを備えるドライ
バ回路に適用する電流制御装置において、前記停止用ト
ランジスタ、前記制御用トランジスタおよび接地電位を
少なくとも経由してなる電流経路のうち前記制御用トラ
ンジスタの電流出力端子と接地電位との間に抵抗素子を
設けた。
イバ回路の電流制御装置は、負荷を駆動するための駆動
信号を出力する出力用トランジスタと、前記出力用トラ
ンジスタの信号入力端子に電流入力端子を接続しかつ電
流出力端子を接地した前記出力用トランジスタのスイッ
チングを制御する制御用トランジスタと、前記出力用ト
ランジスタの基板と信号入力端子との間に電流入力端子
および電流出力端子を接続して前記出力用トランジスタ
の基板電位に応じて前記出力用トランジスタがオフとな
る信号を出力する停止用トランジスタとを備えるドライ
バ回路に適用する電流制御装置において、前記停止用ト
ランジスタ、前記制御用トランジスタおよび接地電位を
少なくとも経由してなる電流経路のうち前記制御用トラ
ンジスタの電流出力端子と接地電位との間に抵抗素子を
設けた。
【００１８】このような構成であれば、出力用トランジ
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタの電流入力端子／電流出力端子
間、および制御用トランジスタの電流入力端子／電流出
力端子間を経由して接地電位に電流が流れ込もうとする
が、その電流経路のうち制御用トランジスタの電流出力
端子と接地電位との間にある抵抗素子の抵抗により、そ
の流れ込み量が抑制される。
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタの電流入力端子／電流出力端子
間、および制御用トランジスタの電流入力端子／電流出
力端子間を経由して接地電位に電流が流れ込もうとする
が、その電流経路のうち制御用トランジスタの電流出力
端子と接地電位との間にある抵抗素子の抵抗により、そ
の流れ込み量が抑制される。
【００１９】ここで、電流入力端子および電流出力端子
とは、トランジスタの制御対象となる電流を入出力する
ための端子をいい、例えば、バイポーラトランジスタで
あればコレクタ端子およびエミッタ端子をいい、ユニポ
ーラトランジスタであればソース端子およびドレイン端
子をいう。以下、請求項９記載のドライバ回路の電流制
御装置において同じである。
とは、トランジスタの制御対象となる電流を入出力する
ための端子をいい、例えば、バイポーラトランジスタで
あればコレクタ端子およびエミッタ端子をいい、ユニポ
ーラトランジスタであればソース端子およびドレイン端
子をいう。以下、請求項９記載のドライバ回路の電流制
御装置において同じである。
【００２０】さらに、本発明に係る請求項４記載のドラ
イバ回路の電流制御装置は、請求項２および３のいずれ
かに記載のドライバ回路の電流制御装置において、前記
抵抗素子は、前記制御用トランジスタの信号入力端子に
信号入力端子を接続したトランジスタである。このよう
な構成であれば、抵抗素子としてのトランジスタの電流
入力端子／電流出力端子間の抵抗により、流れ込み量が
抑制される。
イバ回路の電流制御装置は、請求項２および３のいずれ
かに記載のドライバ回路の電流制御装置において、前記
抵抗素子は、前記制御用トランジスタの信号入力端子に
信号入力端子を接続したトランジスタである。このよう
な構成であれば、抵抗素子としてのトランジスタの電流
入力端子／電流出力端子間の抵抗により、流れ込み量が
抑制される。
【００２１】さらに、本発明に係る請求項５記載のドラ
イバ回路の電流制御装置は、請求項２および３のいずれ
かに記載のドライバ回路の電流制御装置において、前記
抵抗素子は、信号入力端子を電源に接続したｐ型トラン
ジスタである。このような構成であれば、ｐ型トランジ
スタは、信号入力端子に電源電圧が印加されてオフとな
るので、ｐ型トランジスタの電流入力端子／電流出力端
子間の抵抗により、流れ込み量が抑制される。
イバ回路の電流制御装置は、請求項２および３のいずれ
かに記載のドライバ回路の電流制御装置において、前記
抵抗素子は、信号入力端子を電源に接続したｐ型トラン
ジスタである。このような構成であれば、ｐ型トランジ
スタは、信号入力端子に電源電圧が印加されてオフとな
るので、ｐ型トランジスタの電流入力端子／電流出力端
子間の抵抗により、流れ込み量が抑制される。
【００２２】ここで、ｐ型トランジスタとは、信号入力
端子をｎ型半導体で、電流入力端子および電流出力端子
をｐ型半導体で形成したトランジスタをいい、ｐｎｐト
ランジスタのほか、ｐチャネル型ＭＯＳ電界効果トラン
ジスタもこれに含まれる。さらに、本発明に係る請求項
６記載のドライバ回路の電流制御装置は、請求項２およ
び３のいずれかに記載のドライバ回路の電流制御装置に
おいて、前記抵抗素子は、半導体装置の基板層または拡
散層の抵抗を利用して形成した素子である。
端子をｎ型半導体で、電流入力端子および電流出力端子
をｐ型半導体で形成したトランジスタをいい、ｐｎｐト
ランジスタのほか、ｐチャネル型ＭＯＳ電界効果トラン
ジスタもこれに含まれる。さらに、本発明に係る請求項
６記載のドライバ回路の電流制御装置は、請求項２およ
び３のいずれかに記載のドライバ回路の電流制御装置に
おいて、前記抵抗素子は、半導体装置の基板層または拡
散層の抵抗を利用して形成した素子である。
【００２３】このような構成であれば、半導体装置の基
板層または拡散層の抵抗により、流れ込み量が抑制され
る。一方、上記目的を達成するために、本発明に係る請
求項７記載の出力回路の電流制御装置は、信号を出力す
る出力用トランジスタと、前記出力用トランジスタのス
イッチングを制御する制御用トランジスタと、前記出力
用トランジスタの基板電位に応じて前記出力用トランジ
スタがオフとなる信号を前記出力用トランジスタの信号
入力端子に出力する停止用トランジスタとを備えた出力
回路に適用する電流制御装置において、前記停止用トラ
ンジスタ、前記制御用トランジスタおよび前記制御用ト
ランジスタの電流入力端子よりも低い電位の低電位経路
を少なくとも経由してなる電流経路に抵抗素子を設け
た。
板層または拡散層の抵抗により、流れ込み量が抑制され
る。一方、上記目的を達成するために、本発明に係る請
求項７記載の出力回路の電流制御装置は、信号を出力す
る出力用トランジスタと、前記出力用トランジスタのス
イッチングを制御する制御用トランジスタと、前記出力
用トランジスタの基板電位に応じて前記出力用トランジ
スタがオフとなる信号を前記出力用トランジスタの信号
入力端子に出力する停止用トランジスタとを備えた出力
回路に適用する電流制御装置において、前記停止用トラ
ンジスタ、前記制御用トランジスタおよび前記制御用ト
ランジスタの電流入力端子よりも低い電位の低電位経路
を少なくとも経由してなる電流経路に抵抗素子を設け
た。
【００２４】このような構成であれば、出力用トランジ
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタおよび制御用トランジスタを経
由して低電位経路に電流が流れ込もうとするが、その電
流経路にある抵抗素子の抵抗により、その流れ込み量が
抑制される。
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタおよび制御用トランジスタを経
由して低電位経路に電流が流れ込もうとするが、その電
流経路にある抵抗素子の抵抗により、その流れ込み量が
抑制される。
【００２５】ここで、抵抗素子は、電流経路であればど
こに設けてもよいが、出力用トランジスタと停止用トラ
ンジスタとの間に設けた場合は、停止用トランジスタの
応答が遅くなり、制御用トランジスタと出力用トランジ
スタとの間に設けた場合は、出力用トランジスタの応答
が遅くなるので、応答が遅れることによる影響が少ない
と思われる制御用トランジスタと低電位経路との間に設
けるのが好ましい。
こに設けてもよいが、出力用トランジスタと停止用トラ
ンジスタとの間に設けた場合は、停止用トランジスタの
応答が遅くなり、制御用トランジスタと出力用トランジ
スタとの間に設けた場合は、出力用トランジスタの応答
が遅くなるので、応答が遅れることによる影響が少ない
と思われる制御用トランジスタと低電位経路との間に設
けるのが好ましい。
【００２６】一方、上記目的を達成するために、本発明
に係る請求項８記載のドライバ回路の電流制御装置は、
負荷を駆動するための駆動信号を出力する出力用トラン
ジスタと、前記出力用トランジスタのスイッチングを制
御する制御用トランジスタと、前記出力用トランジスタ
の基板電位に応じて前記出力用トランジスタがオフとな
る信号を前記出力用トランジスタの信号入力端子に出力
する停止用トランジスタとを備えたドライバ回路に適用
する電流制御装置において、前記停止用トランジスタ、
前記制御用トランジスタおよび前記制御用トランジスタ
の電流入力端子よりも低い電位の低電位経路を少なくと
も経由してなる電流経路のうち、前記制御用トランジス
タと前記低電位経路との間に抵抗素子を設けた。
に係る請求項８記載のドライバ回路の電流制御装置は、
負荷を駆動するための駆動信号を出力する出力用トラン
ジスタと、前記出力用トランジスタのスイッチングを制
御する制御用トランジスタと、前記出力用トランジスタ
の基板電位に応じて前記出力用トランジスタがオフとな
る信号を前記出力用トランジスタの信号入力端子に出力
する停止用トランジスタとを備えたドライバ回路に適用
する電流制御装置において、前記停止用トランジスタ、
前記制御用トランジスタおよび前記制御用トランジスタ
の電流入力端子よりも低い電位の低電位経路を少なくと
も経由してなる電流経路のうち、前記制御用トランジス
タと前記低電位経路との間に抵抗素子を設けた。
【００２７】このような構成であれば、出力用トランジ
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタおよび制御用トランジスタを経
由して低電位経路に電流が流れ込もうとするが、その電
流経路のうち制御用トランジスタと低電位経路との間に
ある抵抗素子の抵抗により、その流れ込み量が抑制され
る。
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタおよび制御用トランジスタを経
由して低電位経路に電流が流れ込もうとするが、その電
流経路のうち制御用トランジスタと低電位経路との間に
ある抵抗素子の抵抗により、その流れ込み量が抑制され
る。
【００２８】さらに、本発明に係る請求項９記載のドラ
イバ回路の電流制御装置は、負荷を駆動するための駆動
信号を出力する出力用トランジスタと、前記出力用トラ
ンジスタの信号入力端子に電流入力端子を接続しかつ前
記電流入力端子よりも低い電位の低電位経路に電流出力
端子を接続した前記出力用トランジスタのスイッチング
を制御する制御用トランジスタと、前記出力用トランジ
スタの基板と信号入力端子との間に電流入力端子および
電流出力端子を接続して前記出力用トランジスタの基板
電位に応じて前記出力用トランジスタがオフとなる信号
を出力する停止用トランジスタとを備えるドライバ回路
に適用する電流制御装置において、前記停止用トランジ
スタ、前記制御用トランジスタおよび前記低電位経路を
少なくとも経由してなる電流経路のうち、前記制御用ト
ランジスタの電流出力端子と前記低電位経路との間に抵
抗素子を設けた。
イバ回路の電流制御装置は、負荷を駆動するための駆動
信号を出力する出力用トランジスタと、前記出力用トラ
ンジスタの信号入力端子に電流入力端子を接続しかつ前
記電流入力端子よりも低い電位の低電位経路に電流出力
端子を接続した前記出力用トランジスタのスイッチング
を制御する制御用トランジスタと、前記出力用トランジ
スタの基板と信号入力端子との間に電流入力端子および
電流出力端子を接続して前記出力用トランジスタの基板
電位に応じて前記出力用トランジスタがオフとなる信号
を出力する停止用トランジスタとを備えるドライバ回路
に適用する電流制御装置において、前記停止用トランジ
スタ、前記制御用トランジスタおよび前記低電位経路を
少なくとも経由してなる電流経路のうち、前記制御用ト
ランジスタの電流出力端子と前記低電位経路との間に抵
抗素子を設けた。
【００２９】このような構成であれば、出力用トランジ
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタの電流入力端子／電流出力端子
間、および制御用トランジスタの電流入力端子／電流出
力端子間を経由して低電位経路に電流が流れ込もうとす
るが、その電流経路のうち制御用トランジスタの電流出
力端子と低電位経路との間にある抵抗素子の抵抗によ
り、その流れ込み量が抑制される。
スタがオンとなった状態で、出力用トランジスタの出力
に電源電圧よりも高い電圧が外部回路等から印加される
と、停止用トランジスタの電流入力端子／電流出力端子
間、および制御用トランジスタの電流入力端子／電流出
力端子間を経由して低電位経路に電流が流れ込もうとす
るが、その電流経路のうち制御用トランジスタの電流出
力端子と低電位経路との間にある抵抗素子の抵抗によ
り、その流れ込み量が抑制される。
【００３０】さらに、本発明に係る請求項１０記載のド
ライバ回路の電流制御装置は、請求項８および９のいず
れかに記載のドライバ回路の電流制御装置において、前
記抵抗素子は、前記制御用トランジスタの信号入力端子
に信号入力端子を接続したトランジスタである。このよ
うな構成であれば、抵抗素子としてのトランジスタの電
流入力端子／電流出力端子間の抵抗により、流れ込み量
が抑制される。
ライバ回路の電流制御装置は、請求項８および９のいず
れかに記載のドライバ回路の電流制御装置において、前
記抵抗素子は、前記制御用トランジスタの信号入力端子
に信号入力端子を接続したトランジスタである。このよ
うな構成であれば、抵抗素子としてのトランジスタの電
流入力端子／電流出力端子間の抵抗により、流れ込み量
が抑制される。
【００３１】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図面を参照しながら説明する。図１は、本発明に係る
出力回路の電流制御装置およびドライバ回路の電流制御
装置の第１の実施の形態を示す図である。本実施の形態
は、本発明に係る出力回路の電流制御装置およびドライ
バ回路の電流制御装置を、図１に示すように、負荷を駆
動するドライバ回路１０に適用したものであり、従来の
ドライバ回路と異なる点は、ｎ型ＭＯＳ１４ｂのソース
端子と接地電位との間にｎ型ＭＯＳ１８を設けた点にあ
る。
を図面を参照しながら説明する。図１は、本発明に係る
出力回路の電流制御装置およびドライバ回路の電流制御
装置の第１の実施の形態を示す図である。本実施の形態
は、本発明に係る出力回路の電流制御装置およびドライ
バ回路の電流制御装置を、図１に示すように、負荷を駆
動するドライバ回路１０に適用したものであり、従来の
ドライバ回路と異なる点は、ｎ型ＭＯＳ１４ｂのソース
端子と接地電位との間にｎ型ＭＯＳ１８を設けた点にあ
る。
【００３２】まず、本発明を適用したドライバ回路１０
の構成を図１を参照しながら説明する。図１は、ドライ
バ回路１０の構成を示す回路図である。ドライバ回路１
０は、図１に示すように、負荷を駆動するための駆動信
号を出力する出力用トランジスタ１２と、出力用トラン
ジスタ１２のスイッチングを制御する制御用トランジス
タ１４と、出力用トランジスタ１２の基板電位に応じて
出力用トランジスタ１２がオフとなる信号を出力用トラ
ンジスタ１２の信号入力端子に出力する停止用トランジ
スタ１６と、抵抗素子としてのｎ型ＭＯＳ１８とで構成
されている。
の構成を図１を参照しながら説明する。図１は、ドライ
バ回路１０の構成を示す回路図である。ドライバ回路１
０は、図１に示すように、負荷を駆動するための駆動信
号を出力する出力用トランジスタ１２と、出力用トラン
ジスタ１２のスイッチングを制御する制御用トランジス
タ１４と、出力用トランジスタ１２の基板電位に応じて
出力用トランジスタ１２がオフとなる信号を出力用トラ
ンジスタ１２の信号入力端子に出力する停止用トランジ
スタ１６と、抵抗素子としてのｎ型ＭＯＳ１８とで構成
されている。
【００３３】出力用トランジスタ１２は、ｐ型ＭＯＳ１
２ａと、ｎ型ＭＯＳ１２ｂとからなるＣＭＯＳであり、
ｐ型ＭＯＳ１２ａは、電源Ｖcc（例えば、３〔Ｖ〕）に
ソース端子を接続しており、ｎ型ＭＯＳ１２ｂは、ｐ型
ＭＯＳ１２ａのドレイン端子にドレイン端子を接続しか
つソース端子を接地している。そして、ｐ型ＭＯＳ１２
ａおよびｎ型ＭＯＳ１２ｂのドレイン端子を出力として
いる。
２ａと、ｎ型ＭＯＳ１２ｂとからなるＣＭＯＳであり、
ｐ型ＭＯＳ１２ａは、電源Ｖcc（例えば、３〔Ｖ〕）に
ソース端子を接続しており、ｎ型ＭＯＳ１２ｂは、ｐ型
ＭＯＳ１２ａのドレイン端子にドレイン端子を接続しか
つソース端子を接地している。そして、ｐ型ＭＯＳ１２
ａおよびｎ型ＭＯＳ１２ｂのドレイン端子を出力として
いる。
【００３４】制御用トランジスタ１４は、ｐ型ＭＯＳ１
４ａと、ｎ型ＭＯＳ１４ｂとからなるＣＭＯＳであり、
ｐ型ＭＯＳ１４ａは、電源Ｖccにソース端子を接続して
おり、ｎ型ＭＯＳ１４ｂは、ｐ型ＭＯＳ１４ａのドレイ
ン端子にドレイン端子を接続している。そして、ｐ型Ｍ
ＯＳ１４ａおよびｎ型ＭＯＳ１４ｂのドレイン端子を出
力としてｐ型ＭＯＳ１２ａのゲート端子に接続してい
る。
４ａと、ｎ型ＭＯＳ１４ｂとからなるＣＭＯＳであり、
ｐ型ＭＯＳ１４ａは、電源Ｖccにソース端子を接続して
おり、ｎ型ＭＯＳ１４ｂは、ｐ型ＭＯＳ１４ａのドレイ
ン端子にドレイン端子を接続している。そして、ｐ型Ｍ
ＯＳ１４ａおよびｎ型ＭＯＳ１４ｂのドレイン端子を出
力としてｐ型ＭＯＳ１２ａのゲート端子に接続してい
る。
【００３５】なお、ｐ型ＭＯＳ１４ａおよびｎ型ＭＯＳ
１４ｂのゲート端子には、これらをスイッチングするた
めの制御信号Ｄが入力される。また、ｎ型ＭＯＳ１２ｂ
のゲート端子には、ｐ型ＭＯＳ１２ａのゲート端子に入
力されるのと同じ信号（制御信号Ｄの反転信号）が、上
記同様の理由から、ｐ型ＭＯＳ１２ａへの入力タイミン
グよりも若干の遅れをもって入力される。
１４ｂのゲート端子には、これらをスイッチングするた
めの制御信号Ｄが入力される。また、ｎ型ＭＯＳ１２ｂ
のゲート端子には、ｐ型ＭＯＳ１２ａのゲート端子に入
力されるのと同じ信号（制御信号Ｄの反転信号）が、上
記同様の理由から、ｐ型ＭＯＳ１２ａへの入力タイミン
グよりも若干の遅れをもって入力される。
【００３６】停止用トランジスタ１６は、ｐ型ＭＯＳか
らなり、ｐ型ＭＯＳ１２ａのサブストレート端子にソー
ス端子およびサブストレート端子を接続しかつｐ型ＭＯ
Ｓ１２ａのゲート端子にドレイン端子を接続しており、
さらに電源Ｖccにゲート端子を接続している。停止用ト
ランジスタ１６は、出力用トランジスタ１２の出力に電
源電圧Ｖccよりも高い電圧（例えば、５〔Ｖ〕）が外部
回路等から印加されたときに、ｐ型ＭＯＳ１２ａをオフ
にするためのフェールセーフ回路であって、具体的に次
のように動作する。まず、出力用トランジスタ１２の出
力に電源電圧Ｖccよりも高い電圧が印加されると、ｐ型
ＭＯＳ１２ａの基板電位が上昇し、停止用トランジスタ
１６のソース端子およびサブストレート端子の電位がゲ
ート端子のＶcc電位よりも高くなる。これにより、停止
用トランジスタ１６がオンとなるので、ｐ型ＭＯＳ１２
ａのゲート端子にハイレベルの信号が出力され、ｐ型Ｍ
ＯＳ１２ａがオフとなる。
らなり、ｐ型ＭＯＳ１２ａのサブストレート端子にソー
ス端子およびサブストレート端子を接続しかつｐ型ＭＯ
Ｓ１２ａのゲート端子にドレイン端子を接続しており、
さらに電源Ｖccにゲート端子を接続している。停止用ト
ランジスタ１６は、出力用トランジスタ１２の出力に電
源電圧Ｖccよりも高い電圧（例えば、５〔Ｖ〕）が外部
回路等から印加されたときに、ｐ型ＭＯＳ１２ａをオフ
にするためのフェールセーフ回路であって、具体的に次
のように動作する。まず、出力用トランジスタ１２の出
力に電源電圧Ｖccよりも高い電圧が印加されると、ｐ型
ＭＯＳ１２ａの基板電位が上昇し、停止用トランジスタ
１６のソース端子およびサブストレート端子の電位がゲ
ート端子のＶcc電位よりも高くなる。これにより、停止
用トランジスタ１６がオンとなるので、ｐ型ＭＯＳ１２
ａのゲート端子にハイレベルの信号が出力され、ｐ型Ｍ
ＯＳ１２ａがオフとなる。
【００３７】ｎ型ＭＯＳ１８は、抵抗素子としての役割
を有し、ｎ型ＭＯＳ１４ｂのソース端子にドレイン端子
を接続しかつソース端子を接地しており、さらにｎ型Ｍ
ＯＳ１４ｂのゲート端子にゲート端子を接続している。
次に、上記第１の実施の形態の動作を説明する。まず、
ｐ型ＭＯＳ１４ａ、ｎ型ＭＯＳ１４ｂおよびｎ型ＭＯＳ
１８にローレベルの制御信号Ｄが入力されると、ｐ型Ｍ
ＯＳ１４ａがオンとなり、ｎ型ＭＯＳ１４ｂおよびｎ型
ＭＯＳ１８がオフとなるので、ｐ型ＭＯＳ１２ａにハイ
レベルの信号が入力されることとなり、ｐ型ＭＯＳ１２
ａがオフとなる。また、ｐ型ＭＯＳ１２ａに制御信号Ｄ
の反転信号、すなわちハイレベルの信号がｎ型ＭＯＳ１
２ｂに入力されると、ｐ型ＭＯＳ１２ａがオフとなった
後に、ｎ型ＭＯＳ１２ｂがオンとなる。これにより、ド
ライバ回路１０からは、ローレベルの信号が出力され
る。
を有し、ｎ型ＭＯＳ１４ｂのソース端子にドレイン端子
を接続しかつソース端子を接地しており、さらにｎ型Ｍ
ＯＳ１４ｂのゲート端子にゲート端子を接続している。
次に、上記第１の実施の形態の動作を説明する。まず、
ｐ型ＭＯＳ１４ａ、ｎ型ＭＯＳ１４ｂおよびｎ型ＭＯＳ
１８にローレベルの制御信号Ｄが入力されると、ｐ型Ｍ
ＯＳ１４ａがオンとなり、ｎ型ＭＯＳ１４ｂおよびｎ型
ＭＯＳ１８がオフとなるので、ｐ型ＭＯＳ１２ａにハイ
レベルの信号が入力されることとなり、ｐ型ＭＯＳ１２
ａがオフとなる。また、ｐ型ＭＯＳ１２ａに制御信号Ｄ
の反転信号、すなわちハイレベルの信号がｎ型ＭＯＳ１
２ｂに入力されると、ｐ型ＭＯＳ１２ａがオフとなった
後に、ｎ型ＭＯＳ１２ｂがオンとなる。これにより、ド
ライバ回路１０からは、ローレベルの信号が出力され
る。
【００３８】次に、ｐ型ＭＯＳ１４ａ、ｎ型ＭＯＳ１４
ｂおよびｎ型ＭＯＳ１８にハイレベルの制御信号Ｄが入
力されると、ｐ型ＭＯＳ１４ａがオフとなり、ｎ型ＭＯ
Ｓ１４ｂおよびｎ型ＭＯＳ１８がオンとなるので、ｐ型
ＭＯＳ１２ａにローレベルの信号が入力されることとな
り、ｐ型ＭＯＳ１２ａがオンとなる。また、制御信号Ｄ
の反転信号、すなわちローレベルの信号がｎ型ＭＯＳ１
２ｂに入力されると、ｐ型ＭＯＳ１２ａがオンとなった
後に、ｎ型ＭＯＳ１２ｂがオフとなる。これにより、ド
ライバ回路１０からは、ハイレベルの信号が出力され
る。
ｂおよびｎ型ＭＯＳ１８にハイレベルの制御信号Ｄが入
力されると、ｐ型ＭＯＳ１４ａがオフとなり、ｎ型ＭＯ
Ｓ１４ｂおよびｎ型ＭＯＳ１８がオンとなるので、ｐ型
ＭＯＳ１２ａにローレベルの信号が入力されることとな
り、ｐ型ＭＯＳ１２ａがオンとなる。また、制御信号Ｄ
の反転信号、すなわちローレベルの信号がｎ型ＭＯＳ１
２ｂに入力されると、ｐ型ＭＯＳ１２ａがオンとなった
後に、ｎ型ＭＯＳ１２ｂがオフとなる。これにより、ド
ライバ回路１０からは、ハイレベルの信号が出力され
る。
【００３９】このように、ｎ型ＭＯＳ１４ｂがオンとな
ってｐ型ＭＯＳ１２ａがオンとなった状態で、出力用ト
ランジスタ１２の出力に電源電圧Ｖccよりも高い電圧が
外部回路等から印加されると、図１の波線矢印で示すよ
うに、ｐ型ＭＯＳ１２ａのサブストレート端子、停止用
トランジスタ１６のドレイン／ソース間、およびｎ型Ｍ
ＯＳ１４ｂのドレイン／ソース間を経由して基板に電流
が流れ込もうとするが、ｎ型ＭＯＳ１８のドレイン／ソ
ース間の抵抗により、その電流量が抑制される。
ってｐ型ＭＯＳ１２ａがオンとなった状態で、出力用ト
ランジスタ１２の出力に電源電圧Ｖccよりも高い電圧が
外部回路等から印加されると、図１の波線矢印で示すよ
うに、ｐ型ＭＯＳ１２ａのサブストレート端子、停止用
トランジスタ１６のドレイン／ソース間、およびｎ型Ｍ
ＯＳ１４ｂのドレイン／ソース間を経由して基板に電流
が流れ込もうとするが、ｎ型ＭＯＳ１８のドレイン／ソ
ース間の抵抗により、その電流量が抑制される。
【００４０】一方これとともに、ｐ型ＭＯＳ１２ａの基
板電位が上昇し、停止用トランジスタ１６のソース端子
およびサブストレート端子の電位がゲート端子の電位よ
りも高くなる。これにより、停止用トランジスタ１６が
オンとなるので、ｐ型ＭＯＳ１２ａのゲート端子にハイ
レベルの信号が出力され、ｐ型ＭＯＳ１２ａがオフとな
る。
板電位が上昇し、停止用トランジスタ１６のソース端子
およびサブストレート端子の電位がゲート端子の電位よ
りも高くなる。これにより、停止用トランジスタ１６が
オンとなるので、ｐ型ＭＯＳ１２ａのゲート端子にハイ
レベルの信号が出力され、ｐ型ＭＯＳ１２ａがオフとな
る。
【００４１】このようにして、本実施の形態では、負荷
を駆動するための駆動信号を出力する出力用トランジス
タ１２と、出力用トランジスタ１２のスイッチングを制
御する制御用トランジスタ１４と、出力用トランジスタ
１２の基板電位に応じて出力用トランジスタ１２がオフ
となる信号を出力用トランジスタ１２のゲート端子に出
力する停止用トランジスタ１６とを備えるドライバ回路
１０において、停止用トランジスタ１６、制御用トラン
ジスタ１４および接地電位を少なくとも経由してなる電
流経路に抵抗素子としてのｎ型ＭＯＳ１８を設けた。
を駆動するための駆動信号を出力する出力用トランジス
タ１２と、出力用トランジスタ１２のスイッチングを制
御する制御用トランジスタ１４と、出力用トランジスタ
１２の基板電位に応じて出力用トランジスタ１２がオフ
となる信号を出力用トランジスタ１２のゲート端子に出
力する停止用トランジスタ１６とを備えるドライバ回路
１０において、停止用トランジスタ１６、制御用トラン
ジスタ１４および接地電位を少なくとも経由してなる電
流経路に抵抗素子としてのｎ型ＭＯＳ１８を設けた。
【００４２】これにより、ｎ型ＭＯＳ１４ｂがオンとな
ってｐ型ＭＯＳ１２ａがオンとなった状態で、出力用ト
ランジスタ１２の出力に電源電圧Ｖccよりも高い電圧が
外部回路等から印加されたときに、基板に流れ込もうと
する電流量が抑制されるので、従来に比して、消費電流
を比較的低減することができる。さらに、本実施の形態
では、制御用トランジスタ１４のｎ型ＭＯＳ１４ｂのソ
ース端子と接地電位との間に抵抗素子としてのｎ型ＭＯ
Ｓ１８を設けた。
ってｐ型ＭＯＳ１２ａがオンとなった状態で、出力用ト
ランジスタ１２の出力に電源電圧Ｖccよりも高い電圧が
外部回路等から印加されたときに、基板に流れ込もうと
する電流量が抑制されるので、従来に比して、消費電流
を比較的低減することができる。さらに、本実施の形態
では、制御用トランジスタ１４のｎ型ＭＯＳ１４ｂのソ
ース端子と接地電位との間に抵抗素子としてのｎ型ＭＯ
Ｓ１８を設けた。
【００４３】これにより、ｐ型ＭＯＳ１２ａのサブスト
レート端子と停止用トランジスタ１６のドレイン端子と
の間に設けた場合は、停止用トランジスタ１６の応答が
遅くなり、ｎ型ＭＯＳ１４ｂのドレイン端子とｐ型ＭＯ
Ｓ１２ａのゲート端子との間に設けた場合は、出力用ト
ランジスタ１２の応答が遅くなるのに対し、応答が遅れ
ることによる影響が比較的少ない。
レート端子と停止用トランジスタ１６のドレイン端子と
の間に設けた場合は、停止用トランジスタ１６の応答が
遅くなり、ｎ型ＭＯＳ１４ｂのドレイン端子とｐ型ＭＯ
Ｓ１２ａのゲート端子との間に設けた場合は、出力用ト
ランジスタ１２の応答が遅くなるのに対し、応答が遅れ
ることによる影響が比較的少ない。
【００４４】上記第１の実施の形態において、ｎ型ＭＯ
Ｓ１８は、請求項１ないし４、７ないし１０記載の抵抗
素子に対応し、接地電位は、請求項７ないし９記載の低
電位経路に対応している。次に、本発明の第２の実施の
形態を図面を参照しながら説明する。図２は、本発明に
係る出力回路の電流制御装置およびドライバ回路の電流
制御装置の第２の実施の形態を示す図である。
Ｓ１８は、請求項１ないし４、７ないし１０記載の抵抗
素子に対応し、接地電位は、請求項７ないし９記載の低
電位経路に対応している。次に、本発明の第２の実施の
形態を図面を参照しながら説明する。図２は、本発明に
係る出力回路の電流制御装置およびドライバ回路の電流
制御装置の第２の実施の形態を示す図である。
【００４５】本実施の形態は、本発明に係る出力回路の
電流制御装置およびドライバ回路の電流制御装置を、図
２に示すように、負荷を駆動するドライバ回路２０に適
用したものであり、上記第１の実施の形態と異なる点
は、プルアップ用ｐ型ＭＯＳ３０ａ〜３０ｃを設けた点
にある。まず、本発明を適用したドライバ回路２０の構
成を図２を参照しながら説明する。図２は、ドライバ回
路２０の構成を示す回路図である。
電流制御装置およびドライバ回路の電流制御装置を、図
２に示すように、負荷を駆動するドライバ回路２０に適
用したものであり、上記第１の実施の形態と異なる点
は、プルアップ用ｐ型ＭＯＳ３０ａ〜３０ｃを設けた点
にある。まず、本発明を適用したドライバ回路２０の構
成を図２を参照しながら説明する。図２は、ドライバ回
路２０の構成を示す回路図である。
【００４６】ドライバ回路２０は、図２に示すように、
データ出力パッド３６（ＰＡＤまたはＰＩＮ）を駆動す
るための駆動信号を出力する出力用トランジスタ２２
と、出力用トランジスタ２２のスイッチングを制御する
制御用トランジスタ２４と、出力用トランジスタ２２の
基板電位に応じて出力用トランジスタ２２がオフとなる
信号を出力用トランジスタ２２の信号入力端子に出力す
る停止用トランジスタ２６と、抵抗素子としてのｎ型Ｍ
ＯＳ２８と、共通Ｎウェル４０の浮動Ｎウェル電圧を所
定電圧にプルアップするプルアップ用ｐ型ＭＯＳ３０ａ
〜３０ｃと、入力信号ＩＮを入力しかつ直列接続したバ
ッファ３２ａ，３２ｂと、入力信号ＩＮの入力側からみ
て後段のバッファ３２ｂの出力とデータ出力パッド３６
との間に介挿した入力保護抵抗３４とで構成されてい
る。
データ出力パッド３６（ＰＡＤまたはＰＩＮ）を駆動す
るための駆動信号を出力する出力用トランジスタ２２
と、出力用トランジスタ２２のスイッチングを制御する
制御用トランジスタ２４と、出力用トランジスタ２２の
基板電位に応じて出力用トランジスタ２２がオフとなる
信号を出力用トランジスタ２２の信号入力端子に出力す
る停止用トランジスタ２６と、抵抗素子としてのｎ型Ｍ
ＯＳ２８と、共通Ｎウェル４０の浮動Ｎウェル電圧を所
定電圧にプルアップするプルアップ用ｐ型ＭＯＳ３０ａ
〜３０ｃと、入力信号ＩＮを入力しかつ直列接続したバ
ッファ３２ａ，３２ｂと、入力信号ＩＮの入力側からみ
て後段のバッファ３２ｂの出力とデータ出力パッド３６
との間に介挿した入力保護抵抗３４とで構成されてい
る。
【００４７】出力用トランジスタ２２は、ｐ型ＭＯＳ２
２ａと、ｎ型ＭＯＳ２２ｂとからなるＣＭＯＳである。
ｐ型ＭＯＳ２２ａは、第１の電源ＶDD（例えば、３
〔Ｖ〕）にそのソース端子を接続しかつそのサブストレ
ート端子を共通Ｎウェル４０に接続している。ｎ型ＭＯ
Ｓ２２ｂは、ｐ型ＭＯＳ２２ａのドレイン端子にそのド
レイン端子を接続しかつ第２の電源ＶSS（例えば、０
〔Ｖ〕）にそのソース端子を接続している。そして、ｐ
型ＭＯＳ２２ａおよびｎ型ＭＯＳ２２ｂのドレイン端子
を出力とし、その出力は、データ出力パッド３６と接続
している。
２ａと、ｎ型ＭＯＳ２２ｂとからなるＣＭＯＳである。
ｐ型ＭＯＳ２２ａは、第１の電源ＶDD（例えば、３
〔Ｖ〕）にそのソース端子を接続しかつそのサブストレ
ート端子を共通Ｎウェル４０に接続している。ｎ型ＭＯ
Ｓ２２ｂは、ｐ型ＭＯＳ２２ａのドレイン端子にそのド
レイン端子を接続しかつ第２の電源ＶSS（例えば、０
〔Ｖ〕）にそのソース端子を接続している。そして、ｐ
型ＭＯＳ２２ａおよびｎ型ＭＯＳ２２ｂのドレイン端子
を出力とし、その出力は、データ出力パッド３６と接続
している。
【００４８】制御用トランジスタ２４は、ｐ型ＭＯＳ２
４ａと、ｎ型ＭＯＳ２４ｂとからなるＣＭＯＳである。
ｐ型ＭＯＳ２４ａは、第１の電源ＶDDにそのソース端子
を接続しており、ｎ型ＭＯＳ２４ｂは、ｐ型ＭＯＳ２４
ａのドレイン端子にそのドレイン端子を接続している。
そして、ｐ型ＭＯＳ２４ａおよびｎ型ＭＯＳ２４ｂのド
レイン端子を出力とし、その出力は、ｐ型ＭＯＳ２２ａ
のゲート端子に接続している。
４ａと、ｎ型ＭＯＳ２４ｂとからなるＣＭＯＳである。
ｐ型ＭＯＳ２４ａは、第１の電源ＶDDにそのソース端子
を接続しており、ｎ型ＭＯＳ２４ｂは、ｐ型ＭＯＳ２４
ａのドレイン端子にそのドレイン端子を接続している。
そして、ｐ型ＭＯＳ２４ａおよびｎ型ＭＯＳ２４ｂのド
レイン端子を出力とし、その出力は、ｐ型ＭＯＳ２２ａ
のゲート端子に接続している。
【００４９】なお、ｐ型ＭＯＳ２４ａおよびｎ型ＭＯＳ
２４ｂのゲート端子には、これらをスイッチングするた
めの制御信号Ｄが入力される。また、ｎ型ＭＯＳ２２ｂ
のゲート端子には、ｐ型ＭＯＳ２２ａのゲート端子に入
力されるのと同じ信号（制御信号Ｄの反転信号）が、上
記同様の理由から、ｐ型ＭＯＳ２２ａへの入力タイミン
グよりも若干の遅れをもって入力される。
２４ｂのゲート端子には、これらをスイッチングするた
めの制御信号Ｄが入力される。また、ｎ型ＭＯＳ２２ｂ
のゲート端子には、ｐ型ＭＯＳ２２ａのゲート端子に入
力されるのと同じ信号（制御信号Ｄの反転信号）が、上
記同様の理由から、ｐ型ＭＯＳ２２ａへの入力タイミン
グよりも若干の遅れをもって入力される。
【００５０】プルアップ用ｐ型ＭＯＳ３０ａは、そのソ
ース端子およびサブストレート端子を共通Ｎウェル４０
に接続しかつ出力用トランジスタ２２の出力にそのドレ
イン端子を接続しており、さらに第１の電源ＶDDにその
ゲート端子を接続している。プルアップ用ｐ型ＭＯＳ３
０ａは、出力用トランジスタ２２の出力に第１の電源電
圧ＶDDよりも高い電圧（例えば、５〔Ｖ〕。以下、パッ
ド過電圧という。）がデータ出力パッド３６から印加さ
れたときに、浮動Ｎウェル電圧をパッド過電圧にプルア
ップするためのプルアップトランジスタであって、具体
的に次のように動作する。まず、出力用トランジスタ２
２の出力電圧が第１の電源電圧ＶDDまたは第２の電源電
圧ＶSSと同電位であるときは、第１の電源電圧ＶDDがゲ
ート端子に印加されていることからオフとなり、出力用
トランジスタ２２の出力とデータ出力パッド３６とを結
ぶノード４１と、共通Ｎウェル４０とを電気的に遮断す
る。ところが、出力用トランジスタ２２の出力にパッド
過電圧が印加されると、ドレイン／ゲート間に作動閾値
電圧よりも大きな電位差が生じることからオンとなり、
ｐ型ＭＯＳ３０ａの順方向ソース／共通Ｎウェル接合部
の順方向バイアスによって浮動Ｎウェル電圧を印加電圧
にプルアップする。
ース端子およびサブストレート端子を共通Ｎウェル４０
に接続しかつ出力用トランジスタ２２の出力にそのドレ
イン端子を接続しており、さらに第１の電源ＶDDにその
ゲート端子を接続している。プルアップ用ｐ型ＭＯＳ３
０ａは、出力用トランジスタ２２の出力に第１の電源電
圧ＶDDよりも高い電圧（例えば、５〔Ｖ〕。以下、パッ
ド過電圧という。）がデータ出力パッド３６から印加さ
れたときに、浮動Ｎウェル電圧をパッド過電圧にプルア
ップするためのプルアップトランジスタであって、具体
的に次のように動作する。まず、出力用トランジスタ２
２の出力電圧が第１の電源電圧ＶDDまたは第２の電源電
圧ＶSSと同電位であるときは、第１の電源電圧ＶDDがゲ
ート端子に印加されていることからオフとなり、出力用
トランジスタ２２の出力とデータ出力パッド３６とを結
ぶノード４１と、共通Ｎウェル４０とを電気的に遮断す
る。ところが、出力用トランジスタ２２の出力にパッド
過電圧が印加されると、ドレイン／ゲート間に作動閾値
電圧よりも大きな電位差が生じることからオンとなり、
ｐ型ＭＯＳ３０ａの順方向ソース／共通Ｎウェル接合部
の順方向バイアスによって浮動Ｎウェル電圧を印加電圧
にプルアップする。
【００５１】プルアップ用ｐ型ＭＯＳ３０ｂは、そのソ
ース端子およびサブストレート端子を共通Ｎウェル４０
に接続しかつそのドレイン端子を第１の電源ＶDDに接続
しており、さらにバッファ３２ｂの出力にそのゲート端
子を接続している。プルアップ用ｐ型ＭＯＳ３０ｃは、
そのソース端子およびサブストレート端子を共通Ｎウェ
ル４０に接続しかつそのドレイン端子を第１の電源ＶDD
に接続しており、さらに制御用トランジスタ２４の出力
にそのゲート端子を接続している。
ース端子およびサブストレート端子を共通Ｎウェル４０
に接続しかつそのドレイン端子を第１の電源ＶDDに接続
しており、さらにバッファ３２ｂの出力にそのゲート端
子を接続している。プルアップ用ｐ型ＭＯＳ３０ｃは、
そのソース端子およびサブストレート端子を共通Ｎウェ
ル４０に接続しかつそのドレイン端子を第１の電源ＶDD
に接続しており、さらに制御用トランジスタ２４の出力
にそのゲート端子を接続している。
【００５２】プルアップ用ｐ型ＭＯＳ３０ｂ，３０ｃ
は、浮動Ｎウェル電圧を第１の電源電圧ＶDDにプルアッ
プするためのプルアップトランジスタであって、出力用
トランジスタ２２の出力にパッド過電圧が印加されてい
ない定常状態において、浮動Ｎウェル電圧を第１の電源
電圧ＶDDにプルアップするようになっている。停止用ト
ランジスタ２６は、ｐ型ＭＯＳからなり、そのソース端
子およびサブストレート端子を共通Ｎウェル４０に接続
しかつｐ型ＭＯＳ２２ａのゲート端子にそのドレイン端
子を接続しており、さらに第１の電源ＶDDにそのゲート
端子を接続している。
は、浮動Ｎウェル電圧を第１の電源電圧ＶDDにプルアッ
プするためのプルアップトランジスタであって、出力用
トランジスタ２２の出力にパッド過電圧が印加されてい
ない定常状態において、浮動Ｎウェル電圧を第１の電源
電圧ＶDDにプルアップするようになっている。停止用ト
ランジスタ２６は、ｐ型ＭＯＳからなり、そのソース端
子およびサブストレート端子を共通Ｎウェル４０に接続
しかつｐ型ＭＯＳ２２ａのゲート端子にそのドレイン端
子を接続しており、さらに第１の電源ＶDDにそのゲート
端子を接続している。
【００５３】停止用トランジスタ２６は、出力用トラン
ジスタ２２の出力にパッド過電圧が印加されたときに、
ｐ型ＭＯＳ２２ａをオフにするためのフェールセーフ回
路であって、具体的に次のように動作する。まず、浮動
Ｎウェル電圧が第１の電源電圧ＶDDと同電位であるとき
は、第１の電源電圧ＶDDがゲート端子に印加されている
ことからオフとなり、制御用トランジスタ２４の出力と
ｐ型ＭＯＳ２２ａのゲート端子とを結ぶノード４２と、
共通Ｎウェル４０とを電気的に遮断する。ところが、出
力用トランジスタ２２の出力にパッド過電圧が印加され
ると、プルアップ用ｐ型ＭＯＳ３０ａにより浮動Ｎウェ
ル電圧がパッド過電圧にプルアップされ、ソース／ゲー
ト間に作動閾値電圧よりも大きな電位差が生じることか
らオンとなり、ｐ型ＭＯＳ２２ａのゲート端子に浮動Ｎ
ウェル電圧を印加することによりｐ型ＭＯＳ２２ａをオ
フにする。この場合、ｐ型ＭＯＳ２２ａは、ノード４１
の電圧とノード４２の電圧とが同電位となってゲート／
ドレイン間が同電位となることからオフとなる。
ジスタ２２の出力にパッド過電圧が印加されたときに、
ｐ型ＭＯＳ２２ａをオフにするためのフェールセーフ回
路であって、具体的に次のように動作する。まず、浮動
Ｎウェル電圧が第１の電源電圧ＶDDと同電位であるとき
は、第１の電源電圧ＶDDがゲート端子に印加されている
ことからオフとなり、制御用トランジスタ２４の出力と
ｐ型ＭＯＳ２２ａのゲート端子とを結ぶノード４２と、
共通Ｎウェル４０とを電気的に遮断する。ところが、出
力用トランジスタ２２の出力にパッド過電圧が印加され
ると、プルアップ用ｐ型ＭＯＳ３０ａにより浮動Ｎウェ
ル電圧がパッド過電圧にプルアップされ、ソース／ゲー
ト間に作動閾値電圧よりも大きな電位差が生じることか
らオンとなり、ｐ型ＭＯＳ２２ａのゲート端子に浮動Ｎ
ウェル電圧を印加することによりｐ型ＭＯＳ２２ａをオ
フにする。この場合、ｐ型ＭＯＳ２２ａは、ノード４１
の電圧とノード４２の電圧とが同電位となってゲート／
ドレイン間が同電位となることからオフとなる。
【００５４】ｎ型ＭＯＳ２８は、抵抗素子としての役割
を有し、ｎ型ＭＯＳ２４ｂのソース端子にそのドレイン
端子を接続しかつそのソース端子を第２の電源ＶSSに接
続しており、さらにｎ型ＭＯＳ２４ｂのゲート端子にそ
のゲート端子を接続している。なお、プルアップ用ｐ型
ＭＯＳ３０ａ〜３０ｃ、ｐ型ＭＯＳ２０ａおよび停止用
トランジスタ３６はすべて、共通Ｎウェル４０内に配置
されている。ｐ型ＭＯＳのソースとドレインは、不純物
として例えばホウ素を用いた拡散またはイオン注入技術
を使って共通Ｎウェル４０内にｐ+領域を形成すること
によって作成することができる。共通Ｎウェル４０への
接点は、共通Ｎウェル４０中にＮ+領域を形成すること
によって行われる。
を有し、ｎ型ＭＯＳ２４ｂのソース端子にそのドレイン
端子を接続しかつそのソース端子を第２の電源ＶSSに接
続しており、さらにｎ型ＭＯＳ２４ｂのゲート端子にそ
のゲート端子を接続している。なお、プルアップ用ｐ型
ＭＯＳ３０ａ〜３０ｃ、ｐ型ＭＯＳ２０ａおよび停止用
トランジスタ３６はすべて、共通Ｎウェル４０内に配置
されている。ｐ型ＭＯＳのソースとドレインは、不純物
として例えばホウ素を用いた拡散またはイオン注入技術
を使って共通Ｎウェル４０内にｐ+領域を形成すること
によって作成することができる。共通Ｎウェル４０への
接点は、共通Ｎウェル４０中にＮ+領域を形成すること
によって行われる。
【００５５】次に、上記第２の実施の形態の動作を説明
する。まず、ｐ型ＭＯＳ２４ａ、ｎ型ＭＯＳ２４ｂおよ
びｎ型ＭＯＳ２８にローレベルの制御信号Ｄが入力され
ると、ｐ型ＭＯＳ２４ａがオンとなり、ｎ型ＭＯＳ２４
ｂおよびｎ型ＭＯＳ２８がオフとなるので、ｐ型ＭＯＳ
２２ａにハイレベルの信号が入力されることとなり、ｐ
型ＭＯＳ２２ａがオフとなる。また、ｐ型ＭＯＳ２２ａ
への入力タイミングよりも若干の遅れをもって制御信号
Ｄの反転信号、すなわちハイレベルの信号がｎ型ＭＯＳ
２２ｂに入力されると、ｐ型ＭＯＳ２２ａがオフとなっ
た後に、ｎ型ＭＯＳ２２ｂがオンとなる。これにより、
ドライバ回路２０からは、ローレベルの信号が出力され
る。
する。まず、ｐ型ＭＯＳ２４ａ、ｎ型ＭＯＳ２４ｂおよ
びｎ型ＭＯＳ２８にローレベルの制御信号Ｄが入力され
ると、ｐ型ＭＯＳ２４ａがオンとなり、ｎ型ＭＯＳ２４
ｂおよびｎ型ＭＯＳ２８がオフとなるので、ｐ型ＭＯＳ
２２ａにハイレベルの信号が入力されることとなり、ｐ
型ＭＯＳ２２ａがオフとなる。また、ｐ型ＭＯＳ２２ａ
への入力タイミングよりも若干の遅れをもって制御信号
Ｄの反転信号、すなわちハイレベルの信号がｎ型ＭＯＳ
２２ｂに入力されると、ｐ型ＭＯＳ２２ａがオフとなっ
た後に、ｎ型ＭＯＳ２２ｂがオンとなる。これにより、
ドライバ回路２０からは、ローレベルの信号が出力され
る。
【００５６】次に、ｐ型ＭＯＳ２４ａ、ｎ型ＭＯＳ２４
ｂおよびｎ型ＭＯＳ２８にハイレベルの制御信号Ｄが入
力されると、ｐ型ＭＯＳ２４ａがオフとなり、ｎ型ＭＯ
Ｓ２４ｂおよびｎ型ＭＯＳ２８がオンとなるので、ｐ型
ＭＯＳ２２ａにローレベルの信号が入力されることとな
り、ｐ型ＭＯＳ２２ａがオンとなる。また、ｐ型ＭＯＳ
２２ａへの入力タイミングよりも若干の遅れをもって制
御信号Ｄの反転信号、すなわちローレベルの信号がｎ型
ＭＯＳ２２ｂに入力されると、ｐ型ＭＯＳ２２ａがオン
となった後に、ｎ型ＭＯＳ２２ｂがオフとなる。これに
より、ドライバ回路２０からは、ハイレベルの信号が出
力される。
ｂおよびｎ型ＭＯＳ２８にハイレベルの制御信号Ｄが入
力されると、ｐ型ＭＯＳ２４ａがオフとなり、ｎ型ＭＯ
Ｓ２４ｂおよびｎ型ＭＯＳ２８がオンとなるので、ｐ型
ＭＯＳ２２ａにローレベルの信号が入力されることとな
り、ｐ型ＭＯＳ２２ａがオンとなる。また、ｐ型ＭＯＳ
２２ａへの入力タイミングよりも若干の遅れをもって制
御信号Ｄの反転信号、すなわちローレベルの信号がｎ型
ＭＯＳ２２ｂに入力されると、ｐ型ＭＯＳ２２ａがオン
となった後に、ｎ型ＭＯＳ２２ｂがオフとなる。これに
より、ドライバ回路２０からは、ハイレベルの信号が出
力される。
【００５７】このように、ｎ型ＭＯＳ２４ｂがオンとな
ってｐ型ＭＯＳ２２ａがオンとなった状態で、出力用ト
ランジスタ２２の出力にパッド過電圧が印加されると、
図２の波線矢印で示すように、ｐ型ＭＯＳ２２ａのサブ
ストレート端子、停止用トランジスタ２６のドレイン／
ソース間、およびｎ型ＭＯＳ２４ｂのドレイン／ソース
間を経由して第２の電源ＶSSに電流が流れ込もうとする
が、ｎ型ＭＯＳ２８のドレイン／ソース間の抵抗によ
り、その電流量が抑制される。
ってｐ型ＭＯＳ２２ａがオンとなった状態で、出力用ト
ランジスタ２２の出力にパッド過電圧が印加されると、
図２の波線矢印で示すように、ｐ型ＭＯＳ２２ａのサブ
ストレート端子、停止用トランジスタ２６のドレイン／
ソース間、およびｎ型ＭＯＳ２４ｂのドレイン／ソース
間を経由して第２の電源ＶSSに電流が流れ込もうとする
が、ｎ型ＭＯＳ２８のドレイン／ソース間の抵抗によ
り、その電流量が抑制される。
【００５８】一方これとともに、プルアップ用ｐ型ＭＯ
Ｓ３０ａにより浮動Ｎウェル電圧がパッド過電圧にプル
アップされ、停止用トランジスタ２６のソース／ゲート
間に作動閾値電圧よりも大きな電位差が生じる。これに
より、停止用トランジスタ２６がオンとなるので、ｐ型
ＭＯＳ２２ａのゲート端子に浮動Ｎウェル電圧、すなわ
ちパッド過電圧が印加され、ｐ型ＭＯＳ２２ａがオフと
なる。
Ｓ３０ａにより浮動Ｎウェル電圧がパッド過電圧にプル
アップされ、停止用トランジスタ２６のソース／ゲート
間に作動閾値電圧よりも大きな電位差が生じる。これに
より、停止用トランジスタ２６がオンとなるので、ｐ型
ＭＯＳ２２ａのゲート端子に浮動Ｎウェル電圧、すなわ
ちパッド過電圧が印加され、ｐ型ＭＯＳ２２ａがオフと
なる。
【００５９】このようにして、本実施の形態では、デー
タ出力パッド３６を駆動するための駆動信号を出力する
出力用トランジスタ２２と、出力用トランジスタ２２の
スイッチングを制御する制御用トランジスタ２４と、出
力用トランジスタ２２の基板電位に応じて出力用トラン
ジスタ２２がオフとなる信号を出力用トランジスタ２２
のゲート端子に出力する停止用トランジスタ２６とを備
えるドライバ回路２０において、停止用トランジスタ２
６、制御用トランジスタ２４および第２の電源ＶSSを少
なくとも経由してなる電流経路に抵抗素子としてのｎ型
ＭＯＳ２８を設けた。
タ出力パッド３６を駆動するための駆動信号を出力する
出力用トランジスタ２２と、出力用トランジスタ２２の
スイッチングを制御する制御用トランジスタ２４と、出
力用トランジスタ２２の基板電位に応じて出力用トラン
ジスタ２２がオフとなる信号を出力用トランジスタ２２
のゲート端子に出力する停止用トランジスタ２６とを備
えるドライバ回路２０において、停止用トランジスタ２
６、制御用トランジスタ２４および第２の電源ＶSSを少
なくとも経由してなる電流経路に抵抗素子としてのｎ型
ＭＯＳ２８を設けた。
【００６０】これにより、ｎ型ＭＯＳ２４ｂがオンとな
ってｐ型ＭＯＳ２２ａがオンとなった状態で、出力用ト
ランジスタ２２の出力にパッド過電圧が印加されたとき
に、第２の電源ＶSSに流れ込もうとする電流量が抑制さ
れるので、従来に比して、消費電流を比較的低減するこ
とができる。さらに、本実施の形態では、制御用トラン
ジスタ２４のｎ型ＭＯＳ２４ｂのソース端子と第２の電
源ＶSSとの間に抵抗素子としてのｎ型ＭＯＳ２８を設け
た。
ってｐ型ＭＯＳ２２ａがオンとなった状態で、出力用ト
ランジスタ２２の出力にパッド過電圧が印加されたとき
に、第２の電源ＶSSに流れ込もうとする電流量が抑制さ
れるので、従来に比して、消費電流を比較的低減するこ
とができる。さらに、本実施の形態では、制御用トラン
ジスタ２４のｎ型ＭＯＳ２４ｂのソース端子と第２の電
源ＶSSとの間に抵抗素子としてのｎ型ＭＯＳ２８を設け
た。
【００６１】これにより、ｐ型ＭＯＳ２２ａのサブスト
レート端子と停止用トランジスタ２６のドレイン端子と
の間に設けた場合は、停止用トランジスタ２６の応答が
遅くなり、ｎ型ＭＯＳ２４ｂのドレイン端子とｐ型ＭＯ
Ｓ２２ａのゲート端子との間に設けた場合は、出力用ト
ランジスタ２２の応答が遅くなるのに対し、応答が遅れ
ることによる影響が比較的少ない。
レート端子と停止用トランジスタ２６のドレイン端子と
の間に設けた場合は、停止用トランジスタ２６の応答が
遅くなり、ｎ型ＭＯＳ２４ｂのドレイン端子とｐ型ＭＯ
Ｓ２２ａのゲート端子との間に設けた場合は、出力用ト
ランジスタ２２の応答が遅くなるのに対し、応答が遅れ
ることによる影響が比較的少ない。
【００６２】上記第２の実施の形態において、ｎ型ＭＯ
Ｓ１８は、請求項１ないし４、７ないし１０記載の抵抗
素子に対応し、第２の電源ＶSSは、請求項７ないし９記
載の低電位経路に対応している。なお、上記第１の実施
の形態においては、ｎ型ＭＯＳ１８のゲート端子をｎ型
ＭＯＳ１４ｂのゲート端子に接続して構成したが、これ
に限らず、図３に示すように、ｎ型ＭＯＳ１８をｐ型Ｍ
ＯＳで構成するとともにそのゲート端子を電源Ｖ ccに接
続して構成してもよい。図３は、ドライバ回路１０の他
の実施の形態を示す回路図である。
Ｓ１８は、請求項１ないし４、７ないし１０記載の抵抗
素子に対応し、第２の電源ＶSSは、請求項７ないし９記
載の低電位経路に対応している。なお、上記第１の実施
の形態においては、ｎ型ＭＯＳ１８のゲート端子をｎ型
ＭＯＳ１４ｂのゲート端子に接続して構成したが、これ
に限らず、図３に示すように、ｎ型ＭＯＳ１８をｐ型Ｍ
ＯＳで構成するとともにそのゲート端子を電源Ｖ ccに接
続して構成してもよい。図３は、ドライバ回路１０の他
の実施の形態を示す回路図である。
【００６３】このような構成であれば、そのｐ型ＭＯＳ
は、ゲート端子に電源電圧Ｖccが印加されてオフとなる
ので、ｎ型ＭＯＳ１４ｂがオンとなってｐ型ＭＯＳ１２
ａがオンとなった状態で、出力用トランジスタ１２の出
力に電源電圧Ｖccよりも高い電圧が外部回路等から印加
されたときに、基板に流れ込もうとする電流量が抑制さ
れる。
は、ゲート端子に電源電圧Ｖccが印加されてオフとなる
ので、ｎ型ＭＯＳ１４ｂがオンとなってｐ型ＭＯＳ１２
ａがオンとなった状態で、出力用トランジスタ１２の出
力に電源電圧Ｖccよりも高い電圧が外部回路等から印加
されたときに、基板に流れ込もうとする電流量が抑制さ
れる。
【００６４】なお、このことは、上記第２の実施の形態
におけるドライバ回路２０についても同様である。すな
わち、上記第２の実施の形態においては、ｎ型ＭＯＳ２
８をｐ型ＭＯＳで構成するとともにそのゲート端子を第
１の電源ＶDDに接続して構成することができる。また、
上記第１の実施の形態においては、ｎ型ＭＯＳ１８のゲ
ート端子をｎ型ＭＯＳ１４ｂのゲート端子に接続して構
成したが、これに限らず、ｎ型ＭＯＳ１８のスイッチン
グを制御する他のコントローラに接続して構成してもよ
い。なお、このことは、上記第２の実施の形態における
ドライバ回路２０についても同様である。
におけるドライバ回路２０についても同様である。すな
わち、上記第２の実施の形態においては、ｎ型ＭＯＳ２
８をｐ型ＭＯＳで構成するとともにそのゲート端子を第
１の電源ＶDDに接続して構成することができる。また、
上記第１の実施の形態においては、ｎ型ＭＯＳ１８のゲ
ート端子をｎ型ＭＯＳ１４ｂのゲート端子に接続して構
成したが、これに限らず、ｎ型ＭＯＳ１８のスイッチン
グを制御する他のコントローラに接続して構成してもよ
い。なお、このことは、上記第２の実施の形態における
ドライバ回路２０についても同様である。
【００６５】また、上記第１の実施の形態においては、
ｎ型ＭＯＳ１８のゲート端子をｎ型ＭＯＳ１４ｂのゲー
ト端子に接続して構成したが、これに限らず、出力用ト
ランジスタ１２の出力端子の電圧を測定してその測定電
圧が所定値（例えば、５〔Ｖ〕）以上となったときに出
力信号をローレベルにする検出回路を設け、ｎ型ＭＯＳ
１８のゲート端子をその検出回路に接続して構成しても
よい。なお、このことは、上記第２の実施の形態におけ
るドライバ回路２０についても同様である。
ｎ型ＭＯＳ１８のゲート端子をｎ型ＭＯＳ１４ｂのゲー
ト端子に接続して構成したが、これに限らず、出力用ト
ランジスタ１２の出力端子の電圧を測定してその測定電
圧が所定値（例えば、５〔Ｖ〕）以上となったときに出
力信号をローレベルにする検出回路を設け、ｎ型ＭＯＳ
１８のゲート端子をその検出回路に接続して構成しても
よい。なお、このことは、上記第２の実施の形態におけ
るドライバ回路２０についても同様である。
【００６６】また、上記第１および第２の実施の形態に
おいては、ｎ型ＭＯＳ１４ｂと接地電位との間に設ける
抵抗素子を、ｎ型ＭＯＳ１８として構成したが、これに
限らず、図４に示すように、半導体装置の基板層の抵抗
を利用して構成してもよい。図４（ａ）は、半導体装置
の平面図であり、図４（ｂ）は、図４（ａ）のＡ−Ａ’
線に沿った断面図である。
おいては、ｎ型ＭＯＳ１４ｂと接地電位との間に設ける
抵抗素子を、ｎ型ＭＯＳ１８として構成したが、これに
限らず、図４に示すように、半導体装置の基板層の抵抗
を利用して構成してもよい。図４（ａ）は、半導体装置
の平面図であり、図４（ｂ）は、図４（ａ）のＡ−Ａ’
線に沿った断面図である。
【００６７】図４において、基板層４２上には、ゲート
絶縁膜４３を介してゲート電極４４が形成され、ゲート
電極４４の片側にあたる基板層４２表面には、ｎ型ＭＯ
Ｓ１４ｂのソース層４０と不純物層４１とが離間して形
成されている。また、ゲート電極４４、ソース層４０お
よび不純物層４１上には、層間絶縁膜４５が形成されて
いる。そして、不純物層４１上の層間絶縁膜４５には、
コンタクトホール４６が形成され、層間絶縁膜４５上に
は、コンタクトホール４６を介して不純物層４１にコン
タクトし、接地電位に接続する配線４７が形成されてい
る。これにより、ソース層４０と不純物層４１との間で
は、基板層４２を介して電流が流れることとなるので、
ｎ型ＭＯＳ１４ｂがオンとなってｐ型ＭＯＳ１２ａがオ
ンとなった状態で、出力用トランジスタ１２の出力に電
源電圧Ｖccよりも高い電圧が外部回路等から印加された
ときには、ソース層４０と不純物層４１との間の基板層
４２の抵抗により、接地電位への流れ込みが抑制され
る。
絶縁膜４３を介してゲート電極４４が形成され、ゲート
電極４４の片側にあたる基板層４２表面には、ｎ型ＭＯ
Ｓ１４ｂのソース層４０と不純物層４１とが離間して形
成されている。また、ゲート電極４４、ソース層４０お
よび不純物層４１上には、層間絶縁膜４５が形成されて
いる。そして、不純物層４１上の層間絶縁膜４５には、
コンタクトホール４６が形成され、層間絶縁膜４５上に
は、コンタクトホール４６を介して不純物層４１にコン
タクトし、接地電位に接続する配線４７が形成されてい
る。これにより、ソース層４０と不純物層４１との間で
は、基板層４２を介して電流が流れることとなるので、
ｎ型ＭＯＳ１４ｂがオンとなってｐ型ＭＯＳ１２ａがオ
ンとなった状態で、出力用トランジスタ１２の出力に電
源電圧Ｖccよりも高い電圧が外部回路等から印加された
ときには、ソース層４０と不純物層４１との間の基板層
４２の抵抗により、接地電位への流れ込みが抑制され
る。
【００６８】上述の実施例では、基板層４２を抵抗とし
て用いたが、ソース層４０の領域を延長し、このソース
層からＧＮＤに接続された配線が引き出される位置まで
を抵抗として利用するようにしてもよい。なお、このこ
とは、上記第２の実施の形態におけるドライバ回路２０
についても同様である。すなわち、ｎ型ＭＯＳ２４ｂと
第２の電源ＶSSとの間に設ける抵抗素子を、半導体装置
の基板層の抵抗を利用して構成することができる。
て用いたが、ソース層４０の領域を延長し、このソース
層からＧＮＤに接続された配線が引き出される位置まで
を抵抗として利用するようにしてもよい。なお、このこ
とは、上記第２の実施の形態におけるドライバ回路２０
についても同様である。すなわち、ｎ型ＭＯＳ２４ｂと
第２の電源ＶSSとの間に設ける抵抗素子を、半導体装置
の基板層の抵抗を利用して構成することができる。
【００６９】また、上記第１および第２の実施の形態に
おいては、ｎ型ＭＯＳ１４ｂ，２４ｂと接地電位または
第２の電源ＶSSとの間に設ける抵抗素子を、ｎ型ＭＯＳ
１８，２８として構成したが、これに限らず、トランジ
スタを多段階に接続したものとして構成することもでき
るし、拡散層の抵抗を利用して形成したいわゆる拡散抵
抗として構成することもできる。
おいては、ｎ型ＭＯＳ１４ｂ，２４ｂと接地電位または
第２の電源ＶSSとの間に設ける抵抗素子を、ｎ型ＭＯＳ
１８，２８として構成したが、これに限らず、トランジ
スタを多段階に接続したものとして構成することもでき
るし、拡散層の抵抗を利用して形成したいわゆる拡散抵
抗として構成することもできる。
【００７０】また、上記第１および第２の実施の形態に
おいては、抵抗素子として、ｎ型ＭＯＳ１８，２８を設
けて構成したが、これに限らず、抵抗を設けて構成して
もよい。また、上記第１の実施の形態においては、制御
用トランジスタ１４のｎ型ＭＯＳ１４ｂのソース端子と
接地電位との間に抵抗素子を設けて構成したが、これに
限らず、停止用トランジスタ１６、制御用トランジスタ
１４および接地電位を少なくとも経由してなる電流経路
であればどこでもよく、例えば、ｐ型ＭＯＳ１２ａのサ
ブストレート端子と停止用トランジスタ１６のドレイン
端子との間、またはｎ型ＭＯＳ１４ｂのドレイン端子と
ｐ型ＭＯＳ１２ａのゲート端子との間に設けて構成して
もよい。
おいては、抵抗素子として、ｎ型ＭＯＳ１８，２８を設
けて構成したが、これに限らず、抵抗を設けて構成して
もよい。また、上記第１の実施の形態においては、制御
用トランジスタ１４のｎ型ＭＯＳ１４ｂのソース端子と
接地電位との間に抵抗素子を設けて構成したが、これに
限らず、停止用トランジスタ１６、制御用トランジスタ
１４および接地電位を少なくとも経由してなる電流経路
であればどこでもよく、例えば、ｐ型ＭＯＳ１２ａのサ
ブストレート端子と停止用トランジスタ１６のドレイン
端子との間、またはｎ型ＭＯＳ１４ｂのドレイン端子と
ｐ型ＭＯＳ１２ａのゲート端子との間に設けて構成して
もよい。
【００７１】また、上記第２の実施の形態においては、
制御用トランジスタ２４のｎ型ＭＯＳ２４ｂのソース端
子と第２の電源ＶSSとの間に抵抗素子を設けて構成した
が、これに限らず、停止用トランジスタ２６、制御用ト
ランジスタ２４および第２の電源ＶSSを少なくとも経由
してなる電流経路であればどこでもよく、例えば、ｐ型
ＭＯＳ２２ａのサブストレート端子と停止用トランジス
タ２６のソース端子との間、またはｎ型ＭＯＳ２４ｂの
ドレイン端子とｐ型ＭＯＳ２２ａのゲート端子との間に
設けて構成してもよい。
制御用トランジスタ２４のｎ型ＭＯＳ２４ｂのソース端
子と第２の電源ＶSSとの間に抵抗素子を設けて構成した
が、これに限らず、停止用トランジスタ２６、制御用ト
ランジスタ２４および第２の電源ＶSSを少なくとも経由
してなる電流経路であればどこでもよく、例えば、ｐ型
ＭＯＳ２２ａのサブストレート端子と停止用トランジス
タ２６のソース端子との間、またはｎ型ＭＯＳ２４ｂの
ドレイン端子とｐ型ＭＯＳ２２ａのゲート端子との間に
設けて構成してもよい。
【００７２】また、上記第１および第２の実施の形態に
おいては、ｎ型ＭＯＳ１４ｂ，２４ｂを一つだけ設けて
構成したが、これに限らず、ｎ型ＭＯＳ１４ｂ，２４ｂ
に代えて、多段化したｎ型ＭＯＳを設けて構成してもよ
い。ｎ型ＭＯＳ１４ｂ，２４ｂを多段化することで次の
ような改良を施すことができる。第１に、停止用トラン
ジスタ１６，２６と多段化したｎ型ＭＯＳとの能力差を
つけて信号のコンテンションの度合いを調整することが
できる。第２に、多段化したｎ型ＭＯＳの能力を抑えて
電流経路を高抵抗化して接地電位または第２の電源ＶSS
に流れ込む電流量を制御することができる。第２に、ノ
ード４２の電位がパッド印加電圧近傍まで上昇するた
め、ｐ型ＭＯＳ１２ａ，２２ａをオフ状態にきわめて近
い状態に設定することが可能であり、３〔Ｖ〕出力と５
〔Ｖ〕出力とのコンテンションを抑制することができ
る。
おいては、ｎ型ＭＯＳ１４ｂ，２４ｂを一つだけ設けて
構成したが、これに限らず、ｎ型ＭＯＳ１４ｂ，２４ｂ
に代えて、多段化したｎ型ＭＯＳを設けて構成してもよ
い。ｎ型ＭＯＳ１４ｂ，２４ｂを多段化することで次の
ような改良を施すことができる。第１に、停止用トラン
ジスタ１６，２６と多段化したｎ型ＭＯＳとの能力差を
つけて信号のコンテンションの度合いを調整することが
できる。第２に、多段化したｎ型ＭＯＳの能力を抑えて
電流経路を高抵抗化して接地電位または第２の電源ＶSS
に流れ込む電流量を制御することができる。第２に、ノ
ード４２の電位がパッド印加電圧近傍まで上昇するた
め、ｐ型ＭＯＳ１２ａ，２２ａをオフ状態にきわめて近
い状態に設定することが可能であり、３〔Ｖ〕出力と５
〔Ｖ〕出力とのコンテンションを抑制することができ
る。
【００７３】こうした改良により、ノード４２において
停止用トランジスタ１６，２６と多段化したｎ型ＭＯＳ
との信号がコンテンションを起こしてしまうのを比較的
抑制することができる。さらに、接地電位または第２の
電源ＶSSに電流が流れ込む電流経路が形成されるのをあ
る程度防止することができる。
停止用トランジスタ１６，２６と多段化したｎ型ＭＯＳ
との信号がコンテンションを起こしてしまうのを比較的
抑制することができる。さらに、接地電位または第２の
電源ＶSSに電流が流れ込む電流経路が形成されるのをあ
る程度防止することができる。
【００７４】
【発明の効果】以上説明したように、本発明に係る請求
項１若しくは７記載の出力回路の電流制御装置、または
請求項２ないし６、８ないし１０記載のドライバ回路の
電流制御装置によれば、出力用トランジスタがオンとな
った状態で、出力用トランジスタの出力に電源電圧より
も高い電圧が印加されたときに、基板に流れ込もうとす
る電流量が抑制されるので、従来に比して、消費電流を
比較的低減することができるという効果が得られる。
項１若しくは７記載の出力回路の電流制御装置、または
請求項２ないし６、８ないし１０記載のドライバ回路の
電流制御装置によれば、出力用トランジスタがオンとな
った状態で、出力用トランジスタの出力に電源電圧より
も高い電圧が印加されたときに、基板に流れ込もうとす
る電流量が抑制されるので、従来に比して、消費電流を
比較的低減することができるという効果が得られる。
【００７５】一方、本発明に係る請求項２ないし６、８
ないし１０記載のドライバ回路の電流制御装置によれ
ば、応答が遅れることによる影響が比較的少ないという
効果も得られる。さらに、本発明に係る請求項６記載の
ドライバ回路の電流制御装置によれば、製造コストを低
減することができるという効果も得られる。
ないし１０記載のドライバ回路の電流制御装置によれ
ば、応答が遅れることによる影響が比較的少ないという
効果も得られる。さらに、本発明に係る請求項６記載の
ドライバ回路の電流制御装置によれば、製造コストを低
減することができるという効果も得られる。
【図１】ドライバ回路１０の構成を示す回路図である。
【図２】ドライバ回路２０の構成を示す回路図である。
【図３】ドライバ回路１０の他の実施の形態を示す回路
図である。
図である。
【図４】半導体装置の基板層の抵抗を利用して形成した
抵抗素子の構造を示す図である。
抵抗素子の構造を示す図である。
【図５】従来のドライバ回路の構成を示す回路図であ
る。
る。
１０ ドライバ回路 １２ 出力用トランジスタ １２ａ，１４ａ ｐ型ＭＯＳ １２ｂ，１４ｂ ｎ型ＭＯＳ １４ 制御用トランジスタ １６ 停止用トランジスタ １８ ｎ型ＭＯＳトランジスタ ２０ ドライバ回路 ２２ 出力用トランジスタ ２２ａ，２４ａ ｐ型ＭＯＳ ２２ｂ，２４ｂ ｎ型ＭＯＳ ２４ 制御用トランジスタ ２６ 停止用トランジスタ ２８ ｎ型ＭＯＳトランジスタ ３０ａ〜３０ｃ プルアップ用ｐ型ＭＯＳ ３２ａ，３２ｂ バッファ ３６ データ出力パッド ４０，４１ 拡散層 ４２ 基板層
Claims (10)
- 【請求項１】 信号を出力する出力用トランジスタと、
前記出力用トランジスタのスイッチングを制御する制御
用トランジスタと、前記出力用トランジスタの基板電位
に応じて前記出力用トランジスタがオフとなる信号を前
記出力用トランジスタの信号入力端子に出力する停止用
トランジスタとを備えた出力回路に適用する電流制御装
置において、 前記停止用トランジスタ、前記制御用トランジスタ及び
接地電位を少なくとも経由してなる電流経路に抵抗素子
を設けたことを特徴とする出力回路の電流制御装置。 - 【請求項２】 負荷を駆動するための駆動信号を出力す
る出力用トランジスタと、前記出力用トランジスタのス
イッチングを制御する制御用トランジスタと、前記出力
用トランジスタの基板電位に応じて前記出力用トランジ
スタがオフとなる信号を前記出力用トランジスタの信号
入力端子に出力する停止用トランジスタとを備えたドラ
イバ回路に適用する電流制御装置において、 前記停止用トランジスタ、前記制御用トランジスタ及び
接地電位を少なくとも経由してなる電流経路のうち前記
制御用トランジスタと接地電位との間に抵抗素子を設け
たことを特徴とするドライバ回路の電流制御装置。 - 【請求項３】 負荷を駆動するための駆動信号を出力す
る出力用トランジスタと、前記出力用トランジスタの信
号入力端子に電流入力端子を接続し且つ電流出力端子を
接地した前記出力用トランジスタのスイッチングを制御
する制御用トランジスタと、前記出力用トランジスタの
基板と信号入力端子との間に電流入力端子及び電流出力
端子を接続して前記出力用トランジスタの基板電位に応
じて前記出力用トランジスタがオフとなる信号を出力す
る停止用トランジスタとを備えるドライバ回路に適用す
る電流制御装置において、 前記停止用トランジスタ、前記制御用トランジスタ及び
接地電位を少なくとも経由してなる電流経路のうち前記
制御用トランジスタの電流出力端子と接地電位との間に
抵抗素子を設けたことを特徴とするドライバ回路の電流
制御装置。 - 【請求項４】 請求項２及び３のいずれかにおいて、 前記抵抗素子は、前記制御用トランジスタの信号入力端
子に信号入力端子を接続したトランジスタであることを
特徴とするドライバ回路の電流制御装置。 - 【請求項５】 請求項２及び３のいずれかにおいて、 前記抵抗素子は、信号入力端子を電源に接続したｐ型ト
ランジスタであることを特徴とするドライバ回路の電流
制御装置。 - 【請求項６】 請求項２及び３のいずれかにおいて、 前記抵抗素子は、半導体装置の基板層又は拡散層の抵抗
を利用して形成した素子であることを特徴とするドライ
バ回路の電流制御装置。 - 【請求項７】 信号を出力する出力用トランジスタと、
前記出力用トランジスタのスイッチングを制御する制御
用トランジスタと、前記出力用トランジスタの基板電位
に応じて前記出力用トランジスタがオフとなる信号を前
記出力用トランジスタの信号入力端子に出力する停止用
トランジスタとを備えた出力回路に適用する電流制御装
置において、 前記停止用トランジスタ、前記制御用トランジスタ及び
前記制御用トランジスタの電流入力端子よりも低い電位
の低電位経路を少なくとも経由してなる電流経路に抵抗
素子を設けたことを特徴とする出力回路の電流制御装
置。 - 【請求項８】 負荷を駆動するための駆動信号を出力す
る出力用トランジスタと、前記出力用トランジスタのス
イッチングを制御する制御用トランジスタと、前記出力
用トランジスタの基板電位に応じて前記出力用トランジ
スタがオフとなる信号を前記出力用トランジスタの信号
入力端子に出力する停止用トランジスタとを備えたドラ
イバ回路に適用する電流制御装置において、 前記停止用トランジスタ、前記制御用トランジスタ及び
前記制御用トランジスタの電流入力端子よりも低い電位
の低電位経路を少なくとも経由してなる電流経路のう
ち、前記制御用トランジスタと前記低電位経路との間に
抵抗素子を設けたことを特徴とするドライバ回路の電流
制御装置。 - 【請求項９】 負荷を駆動するための駆動信号を出力す
る出力用トランジスタと、前記出力用トランジスタの信
号入力端子に電流入力端子を接続し且つ前記電流入力端
子よりも低い電位の低電位経路に電流出力端子を接続し
た前記出力用トランジスタのスイッチングを制御する制
御用トランジスタと、前記出力用トランジスタの基板と
信号入力端子との間に電流入力端子及び電流出力端子を
接続して前記出力用トランジスタの基板電位に応じて前
記出力用トランジスタがオフとなる信号を出力する停止
用トランジスタとを備えるドライバ回路に適用する電流
制御装置において、 前記停止用トランジスタ、前記制御用トランジスタ及び
前記低電位経路を少なくとも経由してなる電流経路のう
ち、前記制御用トランジスタの電流出力端子と前記低電
位経路との間に抵抗素子を設けたことを特徴とするドラ
イバ回路の電流制御装置。 - 【請求項１０】 請求項８及び９のいずれかにおいて、 前記抵抗素子は、前記制御用トランジスタの信号入力端
子に信号入力端子を接続したトランジスタであることを
特徴とするドライバ回路の電流制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000382333A JP2002190729A (ja) | 2000-08-24 | 2000-12-15 | 出力回路の電流制御装置及びドライバ回路の電流制御装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000254358 | 2000-08-24 | ||
| JP2000-312395 | 2000-10-12 | ||
| JP2000312395 | 2000-10-12 | ||
| JP2000-254358 | 2000-10-12 | ||
| JP2000382333A JP2002190729A (ja) | 2000-08-24 | 2000-12-15 | 出力回路の電流制御装置及びドライバ回路の電流制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002190729A true JP2002190729A (ja) | 2002-07-05 |
Family
ID=27344426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000382333A Pending JP2002190729A (ja) | 2000-08-24 | 2000-12-15 | 出力回路の電流制御装置及びドライバ回路の電流制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002190729A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212241B2 (en) * | 2001-05-09 | 2007-05-01 | Sony Corporation | Solid-state imaging device and method for driving the same |
| US7362127B2 (en) | 2004-07-29 | 2008-04-22 | Fujitsu Limited | Driver circuit |
-
2000
- 2000-12-15 JP JP2000382333A patent/JP2002190729A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7212241B2 (en) * | 2001-05-09 | 2007-05-01 | Sony Corporation | Solid-state imaging device and method for driving the same |
| US7710478B2 (en) | 2001-05-09 | 2010-05-04 | Sony Corporation | Solid-state imaging device and method for driving the same |
| US7362127B2 (en) | 2004-07-29 | 2008-04-22 | Fujitsu Limited | Driver circuit |
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