JPH06334505A - Ｐｍｏｓ出力回路 - Google Patents

Ｐｍｏｓ出力回路

Info

Publication number
JPH06334505A
JPH06334505A JP5182416A JP18241693A JPH06334505A JP H06334505 A JPH06334505 A JP H06334505A JP 5182416 A JP5182416 A JP 5182416A JP 18241693 A JP18241693 A JP 18241693A JP H06334505 A JPH06334505 A JP H06334505A
Authority
JP
Japan
Prior art keywords
transistor
output
pmos
gate
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5182416A
Other languages
English (en)
Inventor
Kazutoki Takai
一兆 高井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP5182416A priority Critical patent/JPH06334505A/ja
Publication of JPH06334505A publication Critical patent/JPH06334505A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【目的】 電源オフ時、出力端子に電圧が加わっても、
電源に電流が流れないＰＭＯＳ出力回路を得る。 【構成】 出力回路のＰＭＯＳトランジスタ１のバック
ゲート２をＰＮＰトランジスタ２２で電源８に接続し、
ＰＭＯＳトランジスタ１のドレインとゲート３が第２の
ＰＭＯＳトランジスタ１１で電源オフ時に短絡されるよ
うに構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は出力回路に関し、特に
ＰＭＯＳトランジスタを出力トランジスタとして用いて
回路を構成した時の、逆バイアス時のリーク電流を防止
するための構造に関するものである。
【０００２】
【従来の技術】図１５はＰＭＯＳトランジスタを使った
オープンドレイン型の出力回路を示す図であり、１はＰ
ＭＯＳトランジスタ、２はＰＭＯＳトランジスタ１のバ
ックゲート、３はそのゲート、また４はソースであり、
該ソースは電源８に接続されている。５はＰＭＯＳトラ
ンジスタ１のドレインであり、これは出力端子７に接続
されている。また、ドレイン５からバックゲート２に順
方向に寄生のダイオード６が接続されているのと等価に
なっている。
【０００３】図１６は前記オープンドレイン型の出力回
路の電源オフ時の出力端子７から電源８へ抜けるリーク
電流を示す図であり、９はリーク電流である。また、図
１７は基板上でのリーク電流について示す図であり、１
７は基板全体を示す。また１６は基板１７上の、電源を
オフしている回路ブロック１３の電源を示し、１８は基
板１７上の、電源をオンしている回路ブロック１４の電
源を示す。１５は、電源をオンしている回路ブロック１
４内の“Ｈ”レベルを出力している回路から、電源をオ
フしている回路ブロック１３の出力を通して電源１６に
流れるリーク電流を示す。
【０００４】次に動作について説明する。図１５の様に
ＰＭＯＳトランジスタ１は一般的にバックゲート２をソ
ース４側に接続され、電源あるいは高電位が供給されて
いる。そして電源８がオンしている時、つまり、電源電
圧が与えられている時は、ゲート３とソース４間の電圧
がＰＭＯＳトランジスタ１のスレッショルド電圧ＶTH以
上になると該ＰＭＯＳトランジスタ１はオンする。例え
ば、出力端子７が抵抗でプルダウンされていれば、電流
が流れて電源８電圧から該抵抗の電圧降下があった分の
電圧が出力され、ゲート３を制御することで信号を出力
端子７から出力することができる。
【０００５】次にＰＭＯＳトランジスタ１がオフしてい
る時の出力端子７からのリーク電流について考える。一
般に、ＰＭＯＳトランジスタ１のバックゲート２とドレ
イン５間には、寄生のダイオード６が接続されているの
と等価になっている。このため電源電圧が与えられてい
る場合は、バックゲート２は電源電圧とほぼ同じ電位で
あり、このとき出力端子７の電圧が電源電圧以下であれ
ば、寄生のダイオード６は逆バイアス状態であり、リー
ク電流は実用上無視できる程度しか流れない。例えば出
力端子７がバスなどの多数の出力と同じ伝送線に接続さ
れていても、通常、バスの電圧は電源電圧以上にはなら
ないため、問題とはならない。
【０００６】次にこの状態で電源電圧がオフした時を考
える。このとき電源端子８が完全にオープンであれば、
出力端子７が高電位になってもリーク電流はほとんど流
れない。一方、電源端子８が例えば０Ｖで、出力端子７
が高電位、例えば電源電圧とすると、寄生ダイオード６
が順バイアスされ、電源８へ電流が流れ込んでしまう。
【０００７】また消費電流低減のために同一基板上に形
成された複数の回路のうち必要な回路のみに電流を供給
するように構成したものがあるが、図１７のように、同
一基板１７上で電源をオンしているブロック１４と、電
源をオフしているブロック１３があり、それぞれのブロ
ックの出力同士、あるいは入力と同じ配線につながる出
力がオンしている時は、電源をオフしている方のブロッ
ク１３の出力の寄生ダイオードを通して、電源をオフし
ている回路ブロック１３の電源などに電流１５が流れ込
むことになる。
【０００８】
【発明が解決しようとする課題】従来のＰＭＯＳ出力回
路は以上のように構成されており、電源オフ時に出力端
子に電圧が加わると電流が電源側に逆流し、他の回路の
動作に悪影響を与えるという問題点がある。また、消費
電流を減らすために電源をオフしている側のブロックの
電源などに、電源をオンしている側のブロックからの電
流が流れ込み、期待するほど消費電流が減らないなどの
問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、電源がオフしている時に出力端
子に電圧が加わっても、電源などに抜けるリーク電流を
減らすことができるＰＭＯＳ出力回路を得ることを目的
としている。
【００１０】
【課題を解決するための手段】この発明に係るＰＭＯＳ
出力回路は、出力トランジスタのバックゲートに、出力
トランジスタの寄生ダイオードを介して電源に流れる電
流を阻止することのできる別回路で電圧を与え、電源オ
フ時は出力トランジスタのドレインとゲートとを短絡す
ることにより、出力トランジスタのドレインに電圧が加
わってもこれがオン状態になることがないようにしたも
のである。
【００１１】
【作用】この発明においては、電源オフ時に出力トラン
ジスタのドレインとゲートをショートするようにしたの
で、出力トランジスタのゲート・ソース間電圧がスレッ
ショルド電圧より小さくなり、該トランジスタはオンし
ないためドレイン側に電圧が加わっても、流れるリーク
電流は小さくなる。
【００１２】
【実施例】実施例１．以下、この発明の第１の実施例に
よるＰＭＯＳ出力回路について説明する。図１におい
て、図１５と同一符号は同一または相当部分を示し、８
は電源ライン（又は電源）、７は出力端子、１１は出力
トランジスタであるＰＭＯＳトランジスタ１のドレイン
とゲートをショートするためのＰＭＯＳトランジスタで
あり、これは、上記電源８のオフ時、出力トランジスタ
１のドレインとゲートを短絡することにより、電流が、
上記出力端子７より上記出力トランジスタ１を介して上
記電源８に逆流するのを防止する第２の逆バイアス電流
阻止手段として作用する。また、２１，２２は、ＰＭＯ
Ｓトランジスタ１のバックゲート２を電源８に接続する
ための第２のＰＮＰトランジスタであり、カレントミラ
ー回路を構成している。これは、上記出力トランジスタ
１のバックゲート２に電圧を与え、かつ上記電源８がオ
フした時に、電流が、上記出力端子７より上記出力トラ
ンジスタ１のドレインからバックゲート２を介して上記
電源８に逆流するのを阻止する第１の逆バイアス電流阻
止手段として作用する。
【００１３】また、２３はＰＭＯＳトランジスタ１をオ
フさせるための電流を供給するＰＮＰトランジスタであ
り、ＮＭＯＳトランジスタ３１のオン／オフ動作によっ
てＰＭＯＳトランジスタ１がオン／オフされる。６１は
ＰＭＯＳトランジスタ１のドレインとバックゲート間に
生じる寄生のダイオード、６２はＰＭＯＳトランジスタ
１１のドレインとバックゲート間に生じる寄生のダイオ
ードである。なお、ＮＭＯＳトランジスタ３１のゲート
は図示しない制御端子に接続されている。
【００１４】次に動作について説明する。電源８が投入
されている場合は、ＰＭＯＳトランジスタ１１はオフし
ている。また定電流源１０によりＰＮＰトランジスタ２
１には電流が流れており、ＰＮＰトランジスタ２１，２
２及び２３はカレントミラー回路を構成しているので、
これらトランジスタには各々のサイズ比に応じた電流が
流れ、ＰＮＰトランジスタ２２によりＰＭＯＳトランジ
スタ１のバックゲート２は電源８に接続される。この状
態でＮＭＯＳトランジスタ３１がオフしているときは、
ＰＭＯＳトランジスタ１のゲート３はＰＮＰトランジス
タ２３を介して電源８に接続されているため電位が上昇
して“Ｈ”レベルになっており、このためＰＭＯＳトラ
ンジスタ１はオフしている。一方、ＮＭＯＳトランジス
タ３１がオンしているときは、ＰＮＰトランジスタ２３
の電流を引き込み、ＰＭＯＳトランジスタ１のゲート３
は“Ｌ”レベルとなり、このためＰＭＯＳトランジスタ
１はオンする。以上のように、ＮＭＯＳトランジスタ３
１をオン／オフすることで、出力トランジスタであるＰ
ＭＯＳトランジスタ１がオン／オフされる。
【００１５】一方、電源がオフしている場合、例えば電
源８が０Ｖとすると、定電流源１０，ＮＭＯＳトランジ
スタ３１はオフ状態である。この状態で出力端子７に
“Ｈ”レベルの電圧が加わった時、ＰＭＯＳトランジス
タ１の寄生ダイオード６１を通して電源８側に電流が流
れ込もうとするが、ＰＮＰトランジスタ２２が存在する
ためにこれが電源８との間で逆バイアスのダイオードが
接続されているのと等価なものとして作用し、電流は電
源８に流れ込まない。このときＰＭＯＳトランジスタ１
のゲート３は電源がオフしているためほぼ０Ｖと考えら
れる。通常、出力端子側はＰＭＯＳトランジスタ１のド
レイン，電源側がそのソースとして動作するが、この場
合、出力端子側がソース，電源側がドレインとなったの
と等価になり、出力端子７に電圧が加わるとＰＭＯＳト
ランジスタ１がオンし、電流が電源に逆流する。
【００１６】しかしながら、電源オフ時はＰＭＯＳトラ
ンジスタ１１のゲートが電源８に接続されており、出力
端子７に電圧が加わるとＰＭＯＳトランジスタ１１はオ
ンする。従って、出力端子７とＰＭＯＳトランジスタ１
のゲート３がショートされたのと同じになり、ＰＭＯＳ
トランジスタ１のゲート・ソース間電圧が０Ｖあるいは
スレッショルド電圧以下になり、ＰＭＯＳトランジスタ
１は出力端子７に電圧が加わってもオンしなくなるた
め、出力端子７より電源８に電流が逆流することはない
こととなる。
【００１７】このように本実施例によれば、ＰＭＯＳト
ランジスタ１のバックゲート２に、ＰＮＰトランジスタ
２１，２２からなるカレントミラー回路を接続したか
ら、電源オフ時にＰＮＰトランジスタ２２が逆バイアス
されたダイオードとして作用して、ＰＭＯＳトランジス
タ１の寄生ダイオード６１を介して電源８側に流れる電
流が阻止され、また電源オフ時にオンするＰＭＯＳトラ
ンジスタ１１によって出力端子７とＰＭＯＳトランジス
タ１のゲート３とがショートされてＰＭＯＳトランジス
タ１のゲート・ソース間電圧がその閾値電圧以下となる
ため、上記出力端子７に印加される電圧によってもＰＭ
ＯＳトランジスタ１はオンすることがなくなり、このた
め、上記出力端子７の電圧がＰＭＯＳトランジスタ１の
ドレイン電流となって電源８に流れるのを阻止すること
ができる。
【００１８】実施例２．次に本発明の第２の実施例によ
るＰＭＯＳ出力回路を図について説明する。図２におい
て、１２はＰＭＯＳトランジスタ１１のバックゲートと
出力端子７との間に接続された抵抗である。
【００１９】次に動作について説明する。基本的な動作
については上記実施例と同様であり、ＰＭＯＳトランジ
スタ１１のバックゲート２は通常ソース側、あるいは高
電位の方に接続されている。そして電源オフ時に、出力
端子７が“Ｈ”レベルになりＰＭＯＳトランジスタ１１
がオンする条件になった時、そのバックゲートが抵抗１
２を介して出力端子７に接続されているため、ＰＭＯＳ
トランジスタ１１のゲートに印加される電圧と、そのバ
ックゲートに印加される電圧とには確実に差ができ、そ
のバックゲートの電圧が必ずゲート電圧よりも低いもの
となるため、該ＰＭＯＳトランジスタ１１はオン動作が
安定して行われる。またこのとき、出力端子７に“Ｈ”
レベルの電圧が加わっても、ＰＭＯＳトランジスタ１１
の寄生ダイオード６２が逆バイアス状態となり、電流
が、抵抗１２を通ってＰＭＯＳトランジスタ１のゲート
３に流れ込むようなことはない。
【００２０】このように本実施例によれば、ＰＭＯＳト
ランジスタ１１のバックゲートを、抵抗１２を介して出
力端子７に接続するようにしたから、電源オフ時にＰＭ
ＯＳトランジスタ１１のゲート電圧がそのバックゲート
電圧よりも確実に高いものとなり、図１の第１の実施例
のようにＰＭＯＳトランジスタ１１のバックゲートが浮
いているものに比べて、より安定にＰＭＯＳトランジス
タ１１をオン動作させることができる。
【００２１】実施例３．次に本発明の第３の実施例によ
るＰＭＯＳ出力回路を図について説明する。図３におい
て、３２は、ＰＭＯＳトランジスタ１のゲート３にドレ
インが接続され、出力端子７にそのソースが接続された
ＮＭＯＳトランジスタである。３３は、ＮＭＯＳトラン
ジスタ３２のゲートにそのドレインが接続され、そのソ
ースがグランドに接続されたＮＭＯＳトランジスタであ
る。１２は抵抗であり、ここでは出力端子７とＮＭＯＳ
トランジスタ３２のゲートとの間に接続されている。Ｎ
ＭＯＳトランジスタ３３のゲートは、電源８のオン／オ
フ動作と連動した図示しない制御端子に接続されてお
り、ここでは電源８に接続することも可能である。
【００２２】次に動作について説明する。電源オン時
は、ＮＭＯＳトランジスタ３３はオンするように制御さ
れ、このためＮＭＯＳトランジスタ３２はオフしてい
る。一方、電源オフ時は、ＮＭＯＳトランジスタ３３は
オフしている。このため出力端子７に電圧が加わると、
ＮＭＯＳトランジスタ３２のゲートとドレインは“Ｈ”
レベルになりオンするため、ＰＭＯＳトランジスタ１の
ゲート３とソース間をショートしたのと等価になり、従
ってＰＭＯＳトランジスタ１はオフすることになる。実
際には、ＮＭＯＳトランジスタ３２の寄生ダイオード
（図示せず）により、ＰＭＯＳトランジスタ１のゲート
３・ソース間には０．６Ｖ程の電位差が生じ、ＰＭＯＳ
トランジスタ１は完全にはオフしないが、従来のよう
に、ＰＭＯＳトランジスタ１を単体でそのまま使用する
よりは、電源側に逆流する電流を抑えることができる。
【００２３】このように本実施例によれば、ＰＭＯＳト
ランジスタ１のゲート３・ソース間を、電源オフ時に出
力端子７の“Ｈ”レベル電圧によってオンするＮＭＯＳ
トランジスタ３２によって短絡するようにしたから、電
源オフ時に出力端子７にＨレベルの電圧が印加されても
ＰＭＯＳトランジスタ１がオンしにくくなり、電源８側
に逆流する電流を抑制することができる。
【００２４】実施例４．次に本発明の第４の実施例によ
るＰＭＯＳ出力回路を図について説明する。図４におい
て、図１と異なる点は、ＰＭＯＳトランジスタ１１のバ
ックゲートを外部制御端子７１により制御するように構
成した点にある。
【００２５】次に動作について説明する。電源オフ時に
おいて、ＰＭＯＳトランジスタ１１は、外部制御端子７
１に“Ｈ”レベルの電圧を与えるようにすると、出力端
子７に電圧が加わった時にオンし、これによりＰＭＯＳ
トランジスタ１のゲート・ソース間がショートされて、
出力端子７から電源８側へ向かう電流を抑えることがで
きることとなる。
【００２６】このように本実施例によれば、ＰＭＯＳト
ランジスタ１のゲート３・ソース間を短絡するＰＭＯＳ
トランジスタ１１のバックゲートを外部制御端子７１に
接続し、電源オフ時に制御端子７１に“Ｈ”レベルの電
圧を印加することによりＰＭＯＳトランジスタ１１をオ
ンさせるようにしたから、電流が、出力端子７１からＰ
ＭＯＳトランジスタ１を介して電源８側に逆流するのを
防止することができる。
【００２７】実施例５．次に本発明の第５の実施例によ
るＰＭＯＳ出力回路を図について説明する。図１ないし
図４ではオープンドレイン型の出力回路について説明し
たが、図５に示すように、本実施例５ではインバータ型
の出力回路に適用したものである。図において、３４は
ＮＭＯＳトランジスタであり、そのドレインが出力端子
７に接続され、そのソースがグランドに接続され、さら
にそのゲートがＰＭＯＳトランジスタ１のゲート３に接
続されており、これとＰＭＯＳトランジスタ１とで、イ
ンバータ出力の構成としているものである。
【００２８】次に動作について説明する。基本的に図１
に示した出力回路と同様であるが、これと異なるところ
は、通常動作時においてＮＭＯＳトランジスタ３１がオ
ンしてＰＭＯＳトランジスタ１がオフすると、ＮＭＯＳ
トランジスタ３４がオンし、出力端子７を“Ｌ”レベル
にするようになり、インバータ出力の構成にしている点
である。
【００２９】実施例６．次に本発明の第６の実施例によ
るＰＭＯＳ出力回路を図について説明する。図６に示す
ように、この実施例では、第２の実施例の構成をインバ
ータ型の出力回路に適用したものであり、このようにす
ることで上記第２の実施例と同等の効果を奏することが
できる。
【００３０】実施例７．次に本発明の第７の実施例によ
るＰＭＯＳ出力回路を図について説明する。図７に示す
ように、この実施例では、第４の実施例の構成をインバ
ータ型の出力回路に適用したものであり、このようにす
ることで上記第４の実施例と同等の効果を奏することが
できる。
【００３１】なお、上記各実施例では、出力トランジス
タ（ＰＭＯＳトランジスタ１）のバックゲートに、ＰＮ
Ｐトランジスタ２１，２２によるカレントミラー回路
と、定電流源１０とを接続したが、ＰＭＯＳトランジス
タ１のバックゲート２を電源電圧程度にでき、かつ電源
オフ時に、電流が、出力端子７からバックゲート２を通
して電源８側に逆流しないようにできる回路であれば、
他の構成を有するものでもよい。以下、カレントミラー
回路以外の回路を用いて構成された第１の逆バイアス電
流阻止手段を上記各実施例に適用した場合をそれぞれ実
施例として説明する。
【００３２】実施例８．以下、この発明の第８の実施例
によるＰＭＯＳ出力回路について説明する。図８におい
て、２４はＰＭＯＳトランジスタ１のバックゲートを電
源８に接続するための寄生ＰＮＰトランジスタであり、
２５はＰＭＯＳトランジスタ１をオフするための電流を
供給する寄生ＰＮＰトランジスタ、３５は寄生ＰＮＰト
ランジスタ２４，２５を駆動するためのＰＭＯＳトラン
ジスタ、１９は該寄生ＰＮＰトランジスタ２４，２５の
ベース電流を調整するための抵抗である。
【００３３】図９は寄生ＰＮＰトランジスタ２４と出力
トランジスタ１の断面構造を模式的に表わしたものであ
り、電源８に接続されたＰ＋拡散が寄生トランジスタの
エミッタ、ＰＭＯＳトランジスタ１のバックゲートに接
続されたＰ＋拡散が寄生ＰＮＰトランジスタ２４のコレ
クタ、それらの構成されているＮウエルがベースとして
作用する。
【００３４】次に動作について説明する。基本的な動作
については実施例１と同じであるため、ここでは本実施
例の特徴的な動作についてのみ説明する。ＰＭＯＳトラ
ンジスタ３５は電源８が投入されているときにオンする
ように制御され、従って電源オン時には、寄生ＰＮＰト
ランジスタ２４，２５がオンしてＰＭＯＳトランジスタ
１のバックゲート２を電源電圧程度とし、この状態でＮ
ＭＯＳトランジスタ３１をオン／オフさせることにより
ＰＭＯＳトランジスタ１をオン／オフさせることができ
る。一方、電源オフ時にはこれら寄生トランジスタ２
４，２５がオフし、出力端子７からバックゲート２を通
して電源８側に流れる電流に対して寄生ＰＮＰトランジ
スタ２４が逆バイアスされて出力端子７から電源８に向
かう電流が阻止される。
【００３５】実施例９．次に本発明の第９の実施例によ
るＰＭＯＳ出力回路を図について説明する。本実施例で
は、図８の実施例８の構成に、実施例２の構成を組み合
わせたものであり、図１０において、１２はＰＭＯＳト
ランジスタ１１のバックゲートと出力端子７との間に接
続された抵抗である。
【００３６】次に動作について説明する。上記実施例８
と同様にして、電源オフ時には、寄生トランジスタ２
４，２５がオフし、出力端子７からバックゲート２を通
して電源８側に流れる電流に対して寄生ＰＮＰトランジ
スタ２４が逆バイアスされて出力端子７から電源８に向
かう電流が阻止される。また、出力端子７からの電流は
ＰＭＯＳトランジスタ１１を介してＰＭＯＳトランジス
タ１のゲートに入力するが、このときＰＭＯＳトランジ
スタ１１のバックゲートには抵抗１２によって降圧した
電圧が印加され、該ＰＭＯＳトランジスタ１１のオン動
作が安定して行われ、さらにこのとき抵抗１２を通る電
流は寄生ダイオード６２によって逆バイアスされてＰＭ
ＯＳトランジスタ１のゲートに流れ込まず、従ってＰＭ
ＯＳトランジスタ１のゲートとドレインが確実に短絡さ
れる。
【００３７】実施例１０．次に本発明の第１０の実施例
によるＰＭＯＳ出力回路を図について説明する。図１１
に示すように、この実施例では実施例８の構成に、実施
例５の構成を組み合わせたものであり、図１１におい
て、３６はそのソースがＰＭＯＳトランジスタ１のドレ
インに接続され、そのゲートがＮＭＯＳトランジスタ３
１のドレインに接続されたＮＭＯＳトランジスタであ
り、ＰＭＯＳトランジスタ１とともに、インバータ型の
出力回路を構成している。該回路におけるインバータ出
力の動作については、実施例５と同様であるためここで
は省略する。
【００３８】実施例１１．次に本発明の第１１の実施例
によるＰＭＯＳ出力回路を図について説明する。図１２
に示すように、本実施例では、寄生ＮＰＮトランジスタ
を制御するトランジスタを排し、ＰＮＰトランジスタ１
のバックゲート２と電源との間にダイオード８０を設
け、さらに寄生ＮＰＮトランジスタ２５を駆動するため
のＰＭＯＳトランジスタ３７を設けるようにしたもので
あり、該ＰＭＯＳトランジスタ３７は、電源８が投入さ
れているときはオンするように制御される。また２０は
上記駆動電流を調整するための抵抗である。
【００３９】次に動作について説明する。電源オフ時に
はダイオード８０が逆バイアスとなり、ＰＮＰトランジ
スタ１の寄生ダイオード６１から電源８側に流れる電流
が阻止されるようになり、上記各実施例と同様の効果を
奏する。
【００４０】実施例１２．次に本発明の第１２の実施例
によるＰＭＯＳ出力回路を図について説明する。図１３
に示すように、本実施例では、上記実施例１０の構成
に、実施例５の構成を組み合わせたものである。インバ
ータ出力動作については、実施例５と同様であるためこ
こでは省略する。
【００４１】実施例１３．次に本発明の第１２の実施例
によるＰＭＯＳ出力回路を図について説明する。図１４
に示すように、本実施例では、実施例１１の構成に実施
例２の構成を組み合わせたものである。このようにする
ことで、ＰＮＰトランジスタ１１のオン動作を安定させ
ることができる。
【００４２】なお上記実施例８〜実施例１３では、寄生
のＰＮＰトランジスタを使用した例を挙げたが、通常の
ＰＮＰトランジスタを使用しても同様の効果を得ること
は明らかである。
【００４３】また、出力トランジスタ（ＰＭＯＳトラン
ジスタ１）のゲート３を駆動する回路を、ＰＮＰトラン
ジスタ２３とＮＭＯＳトランジスタ３１（あるいは寄生
ＰＮＰトランジスタ２３）とで構成したが、電源オフ時
に出力トランジスタのゲートとソースをショートした時
に、電源８への電流の逆流が起こらないようにできる回
路であれば、構成の異なる回路であってもよい。
【００４４】また、出力トランジスタ（ＰＭＯＳトラン
ジスタ１）のゲートとドレインをショートするために、
ＰＭＯＳあるいはＮＭＯＳトランジスタを用いたが、電
源オフ時に出力トランジスタのゲート３とドレインとを
ショートできる構成であれば、他の回路構成であっても
よい。
【００４５】さらに、上記各実施例では、オープンドレ
インとインバータの形式の出力回路の場合を示したが、
本発明は、ＰＭＯＳを利用した他の出力回路にも適用す
ることができる。
【００４６】
【発明の効果】以上のように、この発明に係るＰＭＯＳ
出力回路によれば、出力トランジスタのバックゲート
を、出力端子から電源への電流の逆流を阻止する機能を
有する別回路で電源に接続し、かつ電源オフ時には出力
トランジスタのゲートとソースをショートするように構
成したので、電源オフ時に出力端子に電圧が加わって
も、電源に電流が流れ込むことがなく、そのため、他回
路への悪影響を少なくすることができる効果がある。ま
た、基板上で電源をオフした回路部分への電流の漏れが
なくなるため、より効果的に低消費電流を達成すること
ができる効果がある。
【００４７】また、この発明に係るＯＭＯＳ出力回路に
よれば、寄生のトランジスタを用いて上記出力端子から
電源への電流の逆流を阻止する機能を実現するようにし
たので、ＣＭＯＳプロセスに適用できる効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施例による逆バイアス電流
防止回路付きのオープンドレイン型のＰＭＯＳ出力回路
を示す図である。
【図２】この発明の第２の実施例による逆バイアス電流
防止回路付きのオープンドレイン型のＰＭＯＳ出力回路
を示す図である。
【図３】この発明の第３の実施例による逆バイアス電流
防止回路付きのオープンドレイン型のＰＭＯＳ出力回路
を示す図である。
【図４】この発明の第４の実施例による逆バイアス電流
防止回路付きのオープンドレイン型のＰＭＯＳ出力回路
を示す図である。
【図５】この発明の第５の実施例による逆バイアス電流
防止回路付きのインバータ型のＰＭＯＳ出力回路を示す
図である。
【図６】この発明の第６の実施例による逆バイアス電流
防止回路付きのインバータ型のＰＭＯＳ出力回路を示す
図である。
【図７】この発明の第７の実施例による逆バイアス電流
防止回路付きのインバータ型のＰＭＯＳ出力回路を示す
図である。
【図８】この発明の第８の実施例による逆バイアス電流
防止回路付きのオープンドレイン型のＰＭＯＳ出力回路
を示す図である。
【図９】上記実施例による逆バイアス電流防止回路付き
のオープンドレイン型のＰＭＯＳ出力回路の寄生ＰＮＰ
トランジスタと出力トランジスタの構造を模式的に表し
た図である。
【図１０】この発明の第９の実施例による逆バイアス電
流防止回路付きのオープンドレイン型のＰＭＯＳ出力回
路を示す図である。
【図１１】この発明の第１０の実施例による逆バイアス
電流防止回路付きのインバータ型のＰＭＯＳ出力回路を
示す図である。
【図１２】この発明の第１１の実施例による逆バイアス
電流防止回路付きのオープンドレイン型のＰＭＯＳ出力
回路を示す図である。
【図１３】この発明の第１２の実施例による逆バイアス
電流防止回路付きのインバータ型のＰＭＯＳ出力回路を
示す図である。
【図１４】この発明の第１３の実施例による逆バイアス
電流防止回路付きのオープンドレイン型のＰＭＯＳ出力
回路を示す図である。
【図１５】従来のオープンドレイン型のＰＭＯＳ出力回
路を示す図である。
【図１６】従来の電源オフ時のオープンドレイン型のＰ
ＭＯＳ出力回路のリーク電流の経路を示す図である。
【図１７】従来のオープンドレイン型のＰＭＯＳ出力回
路の基板上でのリーク電流を示す図である。
【符号の説明】
１，１１ ＰＭＯＳトランジスタ ２ ＰＭＯＳトランジスタ１のバックゲート ３ ＰＭＯＳトランジスタ１のゲート ４ ＰＭＯＳトランジスタ１のソース ５ ＰＭＯＳトランジスタ１のドレイン ６，６１ ＰＭＯＳトランジスタ１の寄生ダイオード ７ 出力端子 ８ 電源ライン（又は電源） ９ リーク電流 １２ 抵抗 １３ 基板上の電源をオフしている回路ブロック １４ 基板上の電源をオンしている回路ブロック １５ リーク電流 １６ オフしている方の電源 １７ 基板 １８ オンしている方の電源 １９ 抵抗 ２０ 抵抗 ２１〜２３ ＰＮＰトランジスタ ２４，２５ 寄生ＰＮＰトランジスタ ３１〜３４ ＮＭＯＳトランジスタ ６２ ＰＭＯＳトランジスタ１１の寄生ダイオー
ド ７１ ＰＭＯＳトランジスタ１１のバックゲート
の外部制御端子

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 そのソースが電源に接続され、そのドレ
    インが出力端子に接続されたＰＭＯＳトランジスタを出
    力トランジスタとするＰＭＯＳ出力回路において、 上記出力トランジスタのゲートに所定の電圧を印加して
    該トランジスタを駆動するトランジスタ駆動手段と、 上記出力トランジスタのバックゲートに電圧を与え、か
    つ上記電源がオフした時に、電流が、上記出力端子より
    上記出力トランジスタのドレインからそのバックゲート
    を介して上記電源に逆流するのを阻止する第１の逆バイ
    アス電流阻止手段と、 上記電源オフ時、上記出力トランジスタのドレインとゲ
    ートを短絡することにより、電流が、上記出力端子より
    上記出力トランジスタを介して上記電源に逆流するのを
    防止する第２の逆バイアス電流阻止手段とを備えたこと
    を特徴とするＰＭＯＳ出力回路。
  2. 【請求項２】 請求項１記載のＰＭＯＳ出力回路におい
    て、 上記第１の逆バイアス電流阻止手段は、 定電流回路と、 そのコレクタが該定電流回路に接続され、そのエミッタ
    が上記電源に接続され、かつ上記コレクタとベースとが
    接続された第１のＰＮＰトランジスタと、 そのエミッタが上記電源に接続され、そのベースが上記
    第１のＰＮＰトランジスタのベースと共通接続されてカ
    レントミラー回路を構成するとともに、そのコレクタが
    上記出力トランジスタのバックゲートに接続された第２
    のＰＮＰトランジスタにより構成され、 上記トランジスタ駆動手段は、 上記第１のＰＮＰトランジスタのベースとそのベースが
    共通接続され、そのエミッタが上記電源に接続された第
    ３のＰＮＰトランジスタと、 そのドレインが上記第３のＰＮＰトランジスタのコレク
    タに接続されるとともに該接続点が上記出力トランジス
    タのゲートに接続され、さらにそのソースが接地に接続
    された第１のＮＭＯＳトランジスタとから構成され、 上記第２の逆バイアス電流阻止手段は、 そのドレインが上記出力トランジスタのゲートに接続さ
    れ、そのソースが上記出力トランジスタのドレインに接
    続され、そのゲートが上記電源に接続された第２のＰＭ
    ＯＳトランジスタから構成されていることを特徴とする
    ＰＭＯＳ出力回路。
  3. 【請求項３】 請求項２記載のＰＭＯＳ出力回路におい
    て、 上記第２のＰＭＯＳトランジスタのバックゲートと上記
    出力端子との間に抵抗素子を設けたことを特徴とするＰ
    ＭＯＳ出力回路。
  4. 【請求項４】 請求項２記載のＰＭＯＳ出力回路におい
    て、 上記第２の逆バイアス電流阻止手段を構成する上記第２
    のＰＭＯＳトランジスタに代えて、 そのドレインが上記出力トランジスタのゲートに接続さ
    れ、そのソースが上記出力トランジスタのドレインに接
    続された第２のＮＭＯＳトランジスタと、 ドレインが上記第２のＮＭＯＳトランジスタのゲートに
    接続され、そのソースが接地された第３のＮＭＯＳトラ
    ンジスタと、 上記第２のＮＭＯＳトランジスタのゲートと上記出力端
    子との間に接続された抵抗素子とから上記第２の逆バイ
    アス電流阻止手段を構成したことを特徴とするＰＭＯＳ
    出力回路。
  5. 【請求項５】 請求項２記載のＰＭＯＳ出力回路におい
    て、 上記第２のＰＭＯＳトランジスタのバックゲートを、所
    定の電圧を印加することができる外部端子へ接続したこ
    とを特徴とするＰＭＯＳ出力回路。
  6. 【請求項６】 請求項２記載のＰＭＯＳ出力回路におい
    て、 上記出力端子にそのドレインが接続され、かつそのソー
    スがグランドに接続され、そのゲートが上記トランジス
    タ駆動手段の上記接続点に接続された第４のＮＭＯＳト
    ランジスタを備えたことを特徴とするＰＭＯＳ出力回
    路。
  7. 【請求項７】 請求項１記載のＰＭＯＳ出力回路におい
    て、 上記第１の逆バイアス電流阻止手段は、 そのエミッタが上記電源に接続され、そのコレクタが上
    記出力トランジスタのバックゲートに接続された第４の
    ＰＮＰトランジスタと、 そのソースが上記第４のＰＮＰトランジスタのベースに
    接続され、そのドレインが接地に接続された第５のＮＭ
    ＯＳトランジスタとから構成され、 上記トランジスタ駆動手段は、 上記第４のＰＮＰトランジスタのベースとそのベースが
    共通接続され、そのエミッタが上記電源に接続された第
    ５のＰＮＰトランジスタと、 そのドレインが上記第５のＰＮＰトランジスタのコレク
    タに接続されるとともに該接続点が上記出力トランジス
    タのゲートに接続され、さらにそのソースが接地に接続
    された第６のＮＭＯＳトランジスタとから構成され、 上記第２の逆バイアス電流阻止手段は、 そのドレインが上記出力トランジスタのゲートに接続さ
    れ、そのソースが上記出力トランジスタのドレインに接
    続され、そのゲートが上記電源に接続された第３のＰＭ
    ＯＳトランジスタから構成されていることを特徴とする
    ＰＭＯＳ出力回路。
  8. 【請求項８】 請求項７記載のＰＭＯＳ出力回路におい
    て、 上記第３のＰＭＯＳトランジスタのバックゲートと上記
    出力端子との間に抵抗素子を設けたことを特徴とするＰ
    ＭＯＳ出力回路。
  9. 【請求項９】 請求項７記載のＰＭＯＳ出力回路におい
    て、 上記出力端子にそのドレインが接続され、そのソースが
    グランドに接続され、そのゲートが上記トランジスタ駆
    動手段の上記接続点に接続された第７のＮＭＯＳトラン
    ジスタを備えたことを特徴とするＰＭＯＳ出力回路。
  10. 【請求項１０】 請求項７記載のＰＭＯＳ出力回路にお
    いて、 上記第１の逆バイアス電流阻止手段は、 そのアノードが上記電源に接続され、そのカソードが上
    記出力トランジスタのバックゲートに接続されたダイオ
    ードから構成され、 上記トランジスタ駆動手段は、 そのエミッタが上記電源に接続され、そのコレクタが上
    記出力トランジスタのゲートに接続された第６のＰＮＰ
    トランジスタと、 そのドレインが上記第６のＰＮＰトランジスタのベース
    に接続され、そのソースが接地された第８のＮＭＯＳト
    ランジスタと、 そのドレインが上記第６のＰＮＰトランジスタのコレク
    タに接続され、そのソースが接地された第９のＮＭＯＳ
    トランジスタとから構成され、 上記第２の逆バイアス電流阻止手段は、 そのドレインが上記出力トランジスタのゲートに接続さ
    れ、そのソースが上記出力トランジスタのドレインに接
    続され、そのゲートが上記電源に接続された第４のＰＭ
    ＯＳトランジスタから構成されていることを特徴とする
    ＰＭＯＳ出力回路。
  11. 【請求項１１】 請求項１０記載のＰＭＯＳ出力回路に
    おいて、 上記出力端子にそのドレインが接続され、かつそのソー
    スがグランドに接続され、そのゲートが上記第９のＮＭ
    ＯＳトランジスタのソースに接続された第１０のＮＭＯ
    Ｓトランジスタを備えたことを特徴とするＰＭＯＳ出力
    回路。
  12. 【請求項１２】 請求項１０記載のＰＭＯＳ出力回路に
    おいて、 上記第４のＰＭＯＳトランジスタのバックゲートと上記
    出力端子との間に抵抗素子を設けたことを特徴とするＰ
    ＭＯＳ出力回路。
JP5182416A 1993-03-22 1993-07-23 Ｐｍｏｓ出力回路 Pending JPH06334505A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5182416A JPH06334505A (ja) 1993-03-22 1993-07-23 Ｐｍｏｓ出力回路

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP5-61536 1993-03-22
JP6153693 1993-03-22
JP5182416A JPH06334505A (ja) 1993-03-22 1993-07-23 Ｐｍｏｓ出力回路

Publications (1)

Publication Number Publication Date
JPH06334505A true JPH06334505A (ja) 1994-12-02

Family

ID=26402576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5182416A Pending JPH06334505A (ja) 1993-03-22 1993-07-23 Ｐｍｏｓ出力回路

Country Status (1)

Country Link
JP (1) JPH06334505A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11317460A (ja) * 1998-03-06 1999-11-16 Hewlett Packard Co <Hp> 電流量を制御するシステム
JP2008148101A (ja) * 2006-12-12 2008-06-26 Sony Corp バス用出力回路
JP2013126043A (ja) * 2011-12-13 2013-06-24 Fujitsu Ltd 電力供給装置、及び、電子装置
JP2014090074A (ja) * 2012-10-30 2014-05-15 Fujitsu Semiconductor Ltd 半導体装置
JP2019216317A (ja) * 2018-06-11 2019-12-19 日立オートモティブシステムズ株式会社 半導体装置およびセンサシステム

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11317460A (ja) * 1998-03-06 1999-11-16 Hewlett Packard Co <Hp> 電流量を制御するシステム
JP2010114462A (ja) * 1998-03-06 2010-05-20 Avago Technologies General Ip (Singapore) Private Ltd 電流量を制御するシステム
JP4542638B2 (ja) * 1998-03-06 2010-09-15 アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド 電流量を制御するシステム
JP2008148101A (ja) * 2006-12-12 2008-06-26 Sony Corp バス用出力回路
JP2013126043A (ja) * 2011-12-13 2013-06-24 Fujitsu Ltd 電力供給装置、及び、電子装置
JP2014090074A (ja) * 2012-10-30 2014-05-15 Fujitsu Semiconductor Ltd 半導体装置
JP2019216317A (ja) * 2018-06-11 2019-12-19 日立オートモティブシステムズ株式会社 半導体装置およびセンサシステム

Similar Documents

Publication Publication Date Title
US4847522A (en) CMOS amplifier/driver stage with output disable feature
EP0844737B1 (en) Input buffer circuit and bidirectional buffer circuit for plural voltage systems
US5019729A (en) TTL to CMOS buffer circuit
US7276957B2 (en) Floating well circuit having enhanced latch-up performance
US20060268478A1 (en) Methods and Apparatus for Electrostatic Discharge Protection in a Semiconductor Circuit
US5747837A (en) Semiconductor device having input protective function
US6441651B2 (en) High voltage tolerable input buffer
JPH05335500A (ja) Ｃｍｏｓ出力回路
US5742465A (en) Protection circuit for a CMOS integrated circuit
US5867039A (en) CMOS output driver with p-channel substrate tracking for cold spare capability
JPH06334505A (ja) Ｐｍｏｓ出力回路
JP3198225B2 (ja) 低電圧出力回路
US20040095182A1 (en) Switch circuit
JP2004222119A (ja) 半導体集積回路
JP3338738B2 (ja) Ｐｍｏｓ出力回路
US20030151428A1 (en) 5 Volt tolerant input/output buffer
US5760631A (en) Protection circuit for a CMOS integrated circuit
US5510744A (en) Control circuit for reducing ground and power bounce from an output driver circuit
JP2765439B2 (ja) Ｃｍｏｓ出力回路及びそれを用いた半導体集積回路
JPH0358620A (ja) ＢｉＭＯＳ型半導体集積回路
JP3147869B2 (ja) 半導体集積回路
JP3190169B2 (ja) 半導体集積回路
JPH0715309A (ja) 低電圧出力駆動回路
JPH06152351A (ja) 電位判定回路
JPH05152530A (ja) 半導体集積回路