JP2010114462A - 電流量を制御するシステム - Google Patents
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Abstract
電源が切れた状態のp形FETで、不所望の電流が流れるのを防ぐ。
【解決手段】
第1のデバイスのチャネルがp形であり、該第1のデバイスの第2の端子が電源に接続されており、第1のデバイスの基板に接続される第1の端子および第1のデバイスの第2の端子に接続される第2の端子を有するメカニズムを備え、電源がオフのとき、第1のデバイスの第1の端子および基板がpnダイオードを形成し、前記メカニズムの第1の端子および基板が、前記ダイオードに直列接続である少なくとも1つのダイオード要素を構成し、前記直列接続の閾値電圧が前記電流に関連する電圧を上回り、前記電流が流れるのを防ぐようにしたシステムを構成することにより、第1のデバイスの第1の端子から基板に電流が流れるのを制御する。
【選択図】 図1
Description
11 ソース(第2の端子)
12 ドレイン(第1の端子)
13 基板、第2のデバイスのドレイン(第1の端子)
15 第2のデバイス(pFET)
16 第2のデバイスの基板
17 第2のデバイスのソース(第2の端子)
Claims (9)
- 第1のデバイス(10)の第1の端子(12)から、該第1のデバイスの基板(13)に流れる電流の量を制御するシステムであって、該第1のデバイスのチャネルは、p形であり、該第1のデバイスの第2の端子(11)は電源に接続されており、
前記第1のデバイスの基板に接続される第1の端子(13)および前記第1のデバイスの第2の端子に接続される第2の端子(17)を有するメカニズム(15)を備え、
前記電源がオフのとき、前記第1のデバイスの第1の端子および該第1のデバイスの基板はpnダイオードを形成し、前記メカニズムの第1の端子および該メカニズムの基板は、該ダイオードに直列に接続される少なくとも1つのダイオード要素を構成し、前記直列接続の閾値電圧は、前記電流に関連付けられた電圧を上回って、該電流が流れるのを防ぐ、システム。 - 前記電源がオンのとき、前記メカニズムは、該電源を前記第1のデバイスの基板に接続して、前記電流が流れることを可能にする、請求項1に記載のシステム。
- 第1のデバイス(20)のチャネルを介して、該第1のデバイスの第1の端子(22)から第2の端子(21)に流れる電流の量を制御するシステムであって、該第1のデバイスのチャネルは、p形であり、該第1のデバイスの第2の端子は、電源に接続されており、前記第1のデバイスおよび第2のデバイスに共通の接地レベルに接続される第1の端子と、前記第1のデバイスの制御ゲートに接続される第2の端子(24)と、前記電源に接続される制御ゲートと、を有する該第2のデバイス(27)と、前記第1のデバイスの第1の端子に接続される第1の端子と、前記第2のデバイスの第2の端子に接続される第2の端子と、前記電源に接続される制御ゲートと、を有する第3のデバイス(26)と、を備え、前記電源がオンのとき、前記第3のデバイスの制御ゲートは、該第3のデバイスをオフにし、前記第2のデバイスの制御ゲートは、該第2のデバイスをオンにすることで、前記第1のデバイスの制御ゲートを接地すると共に、該第1のデバイスをオンにして、前記電流が流れることを可能にし、前記電源がオフのとき、前記第2のデバイスの制御ゲートは、該第2のデバイスをオフにし、前記第3のデバイスの制御ゲートは、該第3のデバイスをオンにすることで、前記第1のデバイスの制御ゲートを、前記電流に関連付けられた電圧にすると共に、前記第1のデバイスをオフにして、前記電流が流れるのを防ぐ、システム。
- 前記第3のデバイスの制御ゲートは、該第3のデバイスのチャネルをピンチオフすることにより、該第3のデバイスをオフにし、前記第2のデバイスの制御ゲートは、該第2のデバイスのチャネルをピンチオフすることにより、該第2のデバイスをオフにし、前記第1のデバイスの制御ゲートは、該第1のデバイスのチャネルをピンチオフすることにより、該第1のデバイスをオフにし、前記第3のデバイスの制御ゲートは、該第3のデバイスのチャネルを開くことにより、該第3のデバイスをオンにし、前記第2のデバイスの制御ゲートは、該第2のデバイスのチャネルを開くことにより、該第2のデバイスをオンにし、前記第1のデバイスの制御ゲートは、該第1のデバイスのチャネルを開くことにより、該第1のデバイスをオンにする、請求項3に記載のシステム。
- 第1のデバイスの第1の端子(32)から流れる電流の量を制御するシステムであって、該デバイスは、制御ゲート(33)、基板、p形チャネル、および電源に接続される第2の端子(31)を有しており、前記第1のデバイスの基板に接続される第1の端子(35)と、該第1のデバイスの制御ゲートに接続される制御ゲートと、該第1のデバイスの第2の端子に接続される第2の端子と、を有するメカニズム(15)と、前記第1および第2のデバイスに共通の接地レベルに接続される第1の端子と、該第1のデバイスの制御ゲートに接続される第2の端子と、前記電源に接続される制御ゲートと、を有する第2のデバイス(27)と、前記第1のデバイスの第1の端子に接続される第1の端子と、前記第2のデバイスの第2の端子に接続される第2の端子と、前記電源に接続される制御ゲートと、を有する第3のデバイス(26)と、を備え、前記電源がオフのとき、前記第2のデバイスの制御ゲートは、該第2のデバイスをオフにし、前記第3のデバイスの制御ゲートは、該第3のデバイスをオンにすることで、前記第1のデバイスの制御ゲートを、前記電流に関連付けられた電圧にすると共に、該第1のデバイスをオフにして、該第1のデバイスの第1の端子から該第1のデバイスの第2の端子に、該第1のデバイスのチャネルを介して前記電流が流れるのを防ぎ、前記電源がオフのとき、前記第2のデバイスの制御ゲートは、該第2のデバイスをオフにし、前記第3のデバイスの制御ゲートは、該第3のデバイスをオンにすることで、前記メカニズムの制御ゲートを、前記電流に関連付けられた電圧にすると共に、該メカニズムをオフにし、前記第1のデバイスの第1の端子および該第1のデバイスの基板は、pnダイオードを形成し、前記メカニズムの第1の端子および該メカニズムの基板は、該ダイオードに直列接続される少なくとも1つのダイオード要素を構成し、前記直列接続の閾値電圧が、前記電流に関連付けられた電圧を超え、該第1のデバイスの第1の端子から該第1のデバイスの基板に前記電流が流れるのを防ぎ、前記電源がオンのとき、前記第3のデバイスの制御ゲートは、該第3のデバイスをオフにし、前記第2のデバイスの制御ゲートは、該第2のデバイスをオンにすることで、前記第1のデバイスの制御ゲートを接地すると共に、該第1のデバイスをオンにして、該第1のデバイスの第1の端子から該第1のデバイスの第2の端子に、該第1のデバイスのチャネルを介して前記電流が流れることを可能にし、前記電源がオンのとき、前記第3のデバイスの制御ゲートは、該第3のデバイスをオフにし、前記第2のデバイスの制御ゲートは、該第2のデバイスをオンにすることで、前記メカニズムの制御ゲートを接地すると共に、該メカニズムをオンにし、これにより、前記第1のデバイスの基板が前記電源に接続されて、該第1のデバイスの第1の端子から該第1のデバイスの第2の端子に、前記第1のデバイスのチャネルを介して前記電流が流れることを可能にする、システム。
- 前記電流は、前記第1のデバイスを含む第2のチップに対して離れている第1のチップから発する、請求項1、請求項3および請求項5のいずれかに記載のシステム。
- 接地される第1の端子と、前記第1のデバイスの第1の端子に接続される第2の端子と、を有する他のデバイス(38)を備えており、前記電源がオフのとき、該他のデバイスが、前記電流を終端させる、請求項6に記載のシステム。
- 前記電源がオンのとき、前記他のデバイスは、前記第1のデバイスのインピーダンスに近似的に整合するインピーダンスを有する、請求項7に記載のシステム。
- 前記メカニズムは、直列回路に配置された複数のデバイスを有しており、該直列回路の最初のデバイス(35)は、前記メカニズムの第1の端子を有しており、該直列回路の残りのデバイスは、前に隣接したデバイスの基板に接続される端子をそれぞれ有しており、該直列回路における最後のデバイス(36)は、前記メカニズムの基板を有しており、該直列回路の残りのデバイスは、後ろに隣接したデバイスの端子に接続される基板をそれぞれ有している、請求項1または5に記載のシステム。
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