JP4994351B2 - 出力バッファ - Google Patents

Description

本発明は、電子回路に関し、より詳しくは、比較的高電圧で動作するオープンドレイン出力バッファに関する。

製造面およびコスト面でのパフォーマンスを向上させるべく、半導体デバイスのサイズは、製品世代を追うごとにスケールダウンしている。それに対応して半導体における供給電圧も少なくとも部分的にスケールダウンすることによって、例えば、ゲート酸化膜などの材料全体への一貫した使用電圧を維持している。これまでに、０．３５ミクロン（μｍ）の技術では、３．３ボルト（Ｖ）供給電圧が用いられており、同様に、０．１８μｍの技術世代は、１．８Ｖの供給電圧を、また、０．１３μｍの技術世代は、１．２Ｖの供給電圧を用いている。電気端子全体が過電圧状態になると、その状態にさらされる材料が損傷したり、ひいてはデバイスが故障する原因となるが、それを防ぐには、一貫した最高動作電圧を維持することが必要である。しかしながら、半導体デバイスの入出力端子において、材料特性の電気的な限界内で動作電圧を維持することは、難しい。入出力端子では、第１のデバイスの動作電圧範囲と、第２のデバイスの動作電圧範囲とが相互に作用する。デバイスの大部分の問題は、低電圧範囲における動作である。２つの動作電圧範囲間での電気的スイッチングの間、低電圧で動作する第１のデバイスは、当該第１のデバイスの動作電圧限界を超えた電圧を第２の電圧範囲から受ける。高い方の第２のデバイスのロジックレベルに電圧が移行する間、第１のデバイスの過電圧状態は、当該高電圧を受ける材料を損傷させる可能性がある。

オープンドレインのプルダウントランジスタを有する出力バッファは、一般的に、他のトランジスタ（通常他のパッケージにある）との共有バスへのアタッチメントとして用いられる。電源への、おそらくプルアップ抵抗を有する単一の電圧供給ポイントは、バスにおける任意のスイッチングトランジスタが要求する最も高いロジックレベルを提供する。オープンドレインのプルダウントランジスタを有する出力バッファは、一般に、ＣＭＯＳ（相補型ＭＯＳ）プロセスで製造される。オープンドレインのＣＭＯＳバッファの出力端子がオフになると、プルダウントランジスタもオフになり、バッファの端子は、出力パッドと電気的に結合されたままになる。第１のトランジスタ（上述のような）のオープンドレインバッファは、第２のトランジスタによってもたらされる高い方のロジックレベルの電圧に対応する高い電圧レベルにさらされる。第１のトランジスタの端子に印加される場合の第２のトランジスタのロジックレベルＨの大きさは、第１のトランジスタにおける特定の材料に対する動作電圧および最高許容電圧を超える電圧を印加しうる。材料の損傷を防ぐべく、プルダウントランジスタは、第２のトランジスタによって印加される電圧と等しい電圧が印加される半導体ウェル内に維持されることによって、スイッチングトランジスタのゲート酸化膜を、ゲートを破壊しうる電圧にさらさないようにしなければならない。材料の損傷を防ぐべく、高い外部電圧にさらされるトランジスタは、スイッチング電圧レベルに近い電圧が印加されるウェル内に配置されていた。

設計者は、一般的に、比較的高電圧範囲にさらされる所定のスイッチングトランジスタを囲む基板ウェルにバイアス電圧レベルを印加する方法を知っている。第１のトランジスタについて、高電圧範囲との明らかな接続は存在しないものと仮定し、設計者は、外部電圧ソースから経路を提供するいくつかの手段を利用して、ネイティブの電圧範囲レベルで動作するウェル領域から絶縁されたウェル領域にバイアスをかけるということをしてきた。多くの場合、絶縁またはフローティングウェル領域は、高い外部電圧レベルによってもたらされる導電特性を有するカップリングトランジスタによって出力パッドに結合される。カップリングトランジスタは、外部電圧レベルをウェルバイアスとして供給するフローティングウェルへの電気経路を提供する。この技術は、第１のトランジスタの動作電圧（ＶＤＤ）の約２倍の相対電圧レベルに制限されている。半導体トランジスタ間のインターフェース電圧が相互作用する範囲をより広くすべく、論理が切り替えられる電圧範囲間のより大きい相違を許容する手段が望まれる。また、外部領域の電圧レベルを取り入れる方法を提供することも望まれ、さらには、フローティングウェルの原理を取り入れ、それと共に、インターフェーストランジスタを実装するためのプロセス技術を低コストで使い続けられる方法を提供することも望まれる。

本発明は、外部電圧範囲との電気通信のためのオープンドレイン出力バッファ、および、それに関連する、当該バッファ内の供給電圧レベルより実質的に大きい信号送信レベルに関する。バッファは、供給電圧端子とアース端子との間に配置される。一実施形態では、出力バッファは、出力パッドからグラウンドまで直列に結合された３つのトランジスタを有する。３つのトランジスタは、出力パッドをアース端子に電気的に結合するＮＭＯＳトランジスタであってよい。ネイティブの供給電圧レベルを上回る外部電圧レベルに耐えるべく、本実施形態では、トランジスタのゲート酸化膜が予め定められた値（いくつかの実施形態では１．２Ｖ）より大きい電圧を受けないように、高電圧レベルにさらされる出力バッファトランジスタは、フローティングウェル内にある。

ウェル・バイアスセレクタは、フローティングウェルの対応する１つに結合され、当該関連するフローティングウェルに逆のバイアス電圧を印加する。ＰＭＯＳトランジスタを含むフローティングウェルでは、対応するウェル・バイアスセレクタが使用可能な最高電圧を選択することにより、内部のトランジスタに適正な逆のバイアスレベルを提供する。本実施形態におけるフローティングウェル、および、ウェル・バイアスセレクタは、高電圧の印加にも適応できるようにすべく、カスケード式になっていてよい。カスケード式にすることによって、出力バッファは、ネイティブの供給電圧レベルの２倍を超える外部電圧に耐えうるようになる。同様の補足的な方法では、ＮＭＯＳトランジスタを含むフローティングウェル用のウェル・バイアスセレクタは、２つの利用可能な電圧のうちの小さい方である逆バイアス電圧を選択して印加する。ウェル・バイアスセレクタは、出力パッドにおける電気的信号送信に従う電圧の範囲に及ぶ入力端子に結合される。出力パッドにおける信号レベルが、グラウンド電位などのロウレベルからハイレベル電圧に遷移する際、ウェル・バイアスセレクタは、ＰＭＯＳまたはＮＭＯＳトランジスタ用のフローティングウェルを逆バイアスするために、それぞれ、最高、または、最低利用可能電圧を維持するよう、入力バイアスの選択を切り替える。

本発明の一例示的実施形態における出力バッファの概略図である。

図１は、本発明の一例示的実施形態におけるオープンドレイン出力バッファ１００の概略図である。オープンドレイン出力バッファ（以下バッファと称する）１００は、図に示すように、出力パッドＯＵＴとアース端子ＧＮＤとの間に配置されたトランジスタ１０５、１０７、および、１０９を有する。図では、バッファ１００は、分圧器１３０、１４５、および、バイアスセレクタ１１０、１１２、および、１２０も有する。以下にさらに説明するように、バッファ１００は、出力パッドＯＵＴにおいて、３．３ｖなどの比較的高い電圧を受け、その一方で、バッファ１００内に配置されたそれぞれのトランジスタの端子間で１．２ｖなどの適正電圧を維持する。図１を参照すると、バッファ１００の例示的実施形態では、トランジスタ１０５の出力端子は、出力パッドＯＵＴに結合される。トランジスタ１０５、トランジスタ１０７、およびトランジスタ１０９は、出力パッドＯＵＴとアース端子１０２との間に直列に結合される。トランジスタ１０７のゲート入力端子は、供給電圧端子１０１に結合される。トランジスタ１０９のゲート入力端子は、入力パッドＩＮに結合される。

分圧器１３０は、出力パッドＯＵＴと供給電圧端子１０１との間に結合される。分圧器１３０は、トランジスタ１４０ａ、１４０ｂ、および、出力端子１３５を有する。ネイティブなトランジスタが用いられると、低閾値によって分圧器またはウェル・バイアスセレクタ（以下に詳しく説明する）のバイアス応答が向上する。低閾値電圧によって、分圧器またはウェル・バイアスセレクタが使用可能になり、関連するフローティングウェルにできるだけ早く逆バイアス電圧を供給できるようになる。図では、ネイティブトランジスタは、チャネル領域に対角線パターンを有する。トランジスタ１４０ａのソース端子は、出力パッドＯＵＴに結合される。トランジスタ１４０ａのゲート端子およびドレイン端子は、出力端子１３５に結合される。トランジスタ１４０ｂのソース端子は、出力端子１３５に結合される。トランジスタ１４０ｂのドレイン端子は、供給電圧端子１０１に結合される。出力端子１３５は、トランジスタ１０５のゲート端子に結合される。

分圧器１４５は、供給電圧端子１０１とアース端子１０２との間に結合される。分圧器１４５は、トランジスタ１５５ａ、トランジスタ１５５ｂ、および、分圧器出力端子１５０を有する。トランジスタ１５５ａのドレイン端子およびゲート端子は、供給電圧端子１０１に結合される。トランジスタ１５５ａのソース端子は、分圧器出力端子１５０に結合される。トランジスタ１５５ｂのドレイン端子およびゲート端子は、分圧器出力端子１５０に結合される。トランジスタ１５５ｂのソース端子は、アース端子１０２に結合される。トランジスタ１５５ａのバルク端子と、トランジスタ１５５ｂのバルク端子とは、アース端子１０２に結合される。

ウェル・バイアスセレクタ１１０は、出力パッドＯＵＴと出力端子１３５との間に結合される。ウェル・バイアスセレクタ１１０は、トランジスタ１１５ａ、１１５ｂ、および、ウェル・バイアス端子１９０を有する。トランジスタ１１５ａのソース端子と、トランジスタ１１５ｂのゲート端子とは、出力パッドＯＵＴに結合される。トランジスタ１１５ａのドレイン端子と、トランジスタ１１５ｂのソース端子とは、ウェル・バイアス端子１９０に結合される。トランジスタ１１５ｂのドレイン端子と、トランジスタ１１５ａのゲート端子とは、出力端子１３５に結合される。

ウェル・バイアスセレクタ１１２は、出力端子１３５と供給電圧端子１０１との間に結合される。ウェル・バイアスセレクタ１１２は、トランジスタ１１７ａ、１１７ｂ、および、ウェル・バイアス端子１９２を有する。トランジスタ１１７ａのソース端子と、トランジスタ１１７ｂのゲート端子とは、出力端子１３５に結合される。トランジスタ１１７ａのドレイン端子と、トランジスタ１１７ｂのソース端子とは、ウェル・バイアス端子１９２に結合される。トランジスタ１１７ｂのドレイン端子と、トランジスタ１１７ａのゲート端子とは、供給電圧端子１０１に結合される。

トランジスタ１６０は、出力端子１３５と供給電圧端子１０１との間に結合される。トランジスタ１６０のゲート端子およびソース端子は、出力端子１３５に結合される。トランジスタ１６０のドレイン端子は、供給電圧端子１０１に結合される。

ウェル・バイアスセレクタ１２０は、中間出力端子１９９と分圧器出力端子１５０との間に結合される。ウェル・バイアスセレクタ１２０は、トランジスタ１２５ａ、１２５ｂ、および、ウェル・バイアス端子１９５を有する。トランジスタ１２５ａのソース端子と、トランジスタ１２５ｂのゲート端子とは、中間出力端子１９９に結合される。トランジスタ１２５ａのドレイン端子と、トランジスタ１２５ｂのソース端子とは、ウェル・バイアス端子１９５に結合される。トランジスタ１２５ｂのドレイン端子と、トランジスタ１２５ａのゲート端子とは、分圧器出力端子１５０に結合される。

抵抗器１７０は、出力パッドＯＵＴとアース端子１０２との間でソース１６５と直列に結合される。コンデンサ１７５は、出力パッドＯＵＴとアース端子１０２との間に結合される。ダイオード１７７は、ウェル・バイアス端子１９５と供給電圧端子１０１との間に結合される。

続けて図１を参照していくと、バッファ１００の例示的実施形態では、フローティングウェル１８０は、トランジスタ１４０ａ、１１５ａ、および、１１５ｂを含む。フローティングウェル１８２は、トランジスタ１４０ｂ、１１７ａ、１１７ｂ、および１６０を含む。フローティングウェル１８５は、トランジスタ１０５、１２５ａ、および、１２５ｂを含む。フローティングウェル１８０、フローティングウェル１８２、および、フローティングウェル１８５は、対応するトランジスタを含むフローティングウェル領域を示している。

引き続き図１を参照すると、ソース１６５は、バッファ１００が電気的に結合される外部電圧範囲を表す。一実施形態では、ソース１６５は、３．３Ｖであってよい。バッファ１００は、電圧レベル３．３Ｖのソース１６５に結合されるが、外部電圧が３．３Ｖでも、２つの端子は１．２Ｖを超える電圧を受けないようにされうる。特に、バッファ１００は、トランジスタのゲート酸化膜が、１．２Ｖ以上の電圧を受けないようにしうる。ゲート電圧を１．２Ｖ以下に維持することによって、ゲート酸化膜の破壊を防ぐことができる。酸化膜への電圧を１．２Ｖ以下に維持することによって、フローティングウェル内に配列されたトランジスタは、バッファが供給電圧端子１０１における供給電圧の大きさの２倍を上回る外部電圧範囲に取り付けられることを可能にする。供給電圧端子１０１における電圧の大きさは、例えば、１．２Ｖである。

例えば、バッファ１００のデバイスはすべて、単一の半導体基板内にあり、供給電圧端子１０１に１．２Ｖの大きさで印加される単一のネイティブ電圧範囲内にある。バッファ１００が１つの半導体内に複数実装されてもよく、例えば、出力バスを実装するために用いられてもよい。バッファ１００が実装されうる基板では他の電圧範囲も利用可能である。バッファ１００により、１つの基板上で追加の基準電圧を利用する必要はなくなる。バッファ１００は、１．２Ｖから３．３Ｖの外部電圧との電気的結合を可能にする。バッファ１００などのオープンドレイン出力バッファは、電気的プルダウン能力を提供し、高電圧のロジックレベル用のソース１６５により印加された電圧レベルに依存する。

入力パッドＩＮに印加される入力電圧がロウレベル（すなわち約０Ｖ）からハイレベル（すなわち約１．２Ｖ）へと変化すると、トランジスタ１０５、トランジスタ１０７、および、トランジスタ１０９がアクティブになり（オンになり）、出力パッドＯＵＴをロウレベルに引き下げる。一方、バッファ１００への入力電圧がハイレベルからロウレベルへと変化すると、トランジスタ１０９は、非アクティブになり、ソース１６５により印加された電圧によって出力パッドＯＵＴはハイレベルに引き上げられる。この方法では、バッファ１００は、異なる供給電圧レベルで動作する領域（すなわち、対応する供給電圧ＶＤＤを有する各電圧範囲）間での電気的信号送信が可能である。

引き続き図１を参照すると、トランジスタ１０５、１０７、および、１０９がオフの場合、出力パッドＯＵＴの電圧は、ソース１６５の外部電圧となる。外部電圧は、出力パッドＯＵＴから、分圧器１３０におけるトランジスタ１４０ａのソース端子に供給される。トランジスタ１４０ｂのゲート端子は、分圧器出力端子１５０（以下にさらに詳しく説明する）に印加される第２の分圧器出力電圧レベル（図示せず）にある。第２の分圧器出力電圧は、トランジスタ１４０ｂにおけるアクティブゲート・ソース電圧を生成する。アクティブチャネルにより、トランジスタ１４０ｂは、出力端子１３５と供給電圧端子１０１との間に電流を流すことができる。したがって、トランジスタ１４０ａのゲート端子（出力端子１３５に結合される）は、トランジスタ１４０ａにアクティブゲート・ソース電圧を印加する。トランジスタ１４０ａおよびトランジスタ１４０ｂはアクティブになり、外部電圧および供給電圧ＶＤＤの分圧器効果をもたらし、出力端子１３５において第１の分圧器出力電圧（図示せず）を生成する。３．３Ｖの外部電圧に対し、第１の分圧器出力電圧は、約２．１Ｖであってよい。

外部電圧は、出力パッドＯＵＴから、ウェル・バイアスセレクタ１１０におけるトランジスタ１１５ａのソース端子に印加される。トランジスタ１１５ａのゲート端子は、出力端子１３５に結合される。出力端子１３５における、分圧器１３０（上記の）により生じた分圧器効果によって、トランジスタ１１５ａにアクティブゲート・ソース電圧が印加される。トランジスタ１１５ａは、導通し、ウェル・バイアス端子１９０に外部電圧を印加する。電気的結合により、ウェル・バイアス端子１９０は、フローティングウェル１８０に外部電圧を印加する。トランジスタ１４０ａは、フローティングウェル１８０からバルク端子電圧を受ける。フローティングウェル１８０に印加される外部電圧レベルと、分圧器１３０の分圧器特性とによって、トランジスタ１１５ａ、トランジスタ１１５ｂ、または、トランジスタ１４０ａのいずれの端子間でも１．２Ｖを超える電圧が生じないので、過電圧状態は起きない。

供給電圧端子１０１の電圧が１．２Ｖ、および、出力パッドＯＵＴの電圧が３．３Ｖであることにより、出力端子１３５の電圧は、約２．１Ｖとなる。出力端子１３５における電圧の大きさが２．１Ｖから変化するのは、上述のようなバイアシングにおいて導電デバイスおよび電気経路を介して電圧が降下する場合であろう。

出力パッドＯＵＴに結合されることにより高い外部電圧レベルになったトランジスタ１１５ｂのゲート端子と、ウェル・バイアス端子１９０に印加された高い外部電圧レベルに結合されるトランジスタ１１５ｂのソース端子とによって、トランジスタ１１５ｂには非アクティブなゲート・ソース電圧が存在する。トランジスタ１１５ａがオン（導電している）であり、トランジスタ１１５ｂがオフであることによって、ウェル・バイアスセレクタ１１０は、２つの電圧（すなわち、外部電圧、および、第１の分圧器出力電圧）のうちの高い方のレベルをウェル・バイアス端子１９０に印加する。

第１の分圧器出力電圧は、出力端子１３５から、ウェル・バイアスセレクタ１１２におけるトランジスタ１１７ａのソース端子に印加される。トランジスタ１１７ａのゲート端子は、供給電圧端子１０１に結合される。分圧器１３０（上記の）により生成された、出力端子１３５における分圧器効果によって、アクティブゲート・ソース電圧がトランジスタ１１７ａに印加される。トランジスタ１１７ａは、導通し、第１の分圧器電圧レベルをウェル・バイアス端子１９２に印加する。電気的結合により、ウェル・バイアス端子１９２は、第１の分圧器出力電圧レベルをフローティングウェル１８２に印加する。トランジスタ１４０ｂは、フローティングウェル１８２からバルク端子電圧を受ける。フローティングウェル１８２に供給される第１の分圧器出力電圧（２．１Ｖ）と、第１の分圧器出力電圧および１．２Ｖの供給電圧ＶＤＤで動作する分圧器１３０の特性とによって、トランジスタ１１７ａ、トランジスタ１１７ｂ、トランジスタ１４０ｂ、または、トランジスタ１６０のいずれの端子間にも１．２Ｖを超える電圧差が生じないので、過電圧状態は起きない。

出力端子１３５に結合されることによって第１の分圧器出力電圧レベルにあるトランジスタ１１７ｂのゲート端子と、ウェル・バイアス端子１９２に印加される第１の分圧器出力電圧に結合されるトランジスタ１１７ｂのソース端子とによって、トランジスタ１１７ｂには非アクティブなゲート・ソース電圧が存在し、トランジスタは、オフになる。トランジスタ１１７ａがオン（導通状態）であり、トランジスタ１１７ｂがオフであることによって、ウェル・バイアスセレクタ１１２は、２つの電圧（すなわち、第１の分圧器出力電圧、および、供給電圧ＶＤＤ）のうちの高い方のレベルをウェル・バイアス端子１９２に印加する。

供給電圧ＶＤＤは、供給電圧端子１０１から、分圧器１４５におけるトランジスタ１５５ａのドレイン端子に印加される。トランジスタ１５５ａのゲート端子は、供給電圧レベルＶＤＤにある。供給電圧レベルＶＤＤは、トランジスタ１５５ａにおいてアクティブゲート・ソース電圧を生成し、トランジスタのチャネルを導通させる。トランジスタ１５５ａのアクティブなチャネルが分圧器出力端子１５０と供給電圧端子１０１との間を導通させることによって、トランジスタ１５５ｂのゲート端子（分圧器出力端子１５０に結合される）は、トランジスタ１５５ｂにアクティブゲート・ソース電圧を印加する。したがって、トランジスタ１５５ａおよびトランジスタ１５５ｂはアクティブになり、供給電圧ＶＤＤおよびグラウンドＧＮＤの分圧器効果を提供することによって、分圧器出力端子１５０において分圧器出力電圧（図示せず）を生成する。１．２Ｖの供給電圧ＶＤＤ、および、約３．３Ｖの外部電圧による電圧範囲で動作するための分圧器出力電圧は、例えば０．９Ｖとなるように、トランジスタ１５５ａおよびトランジスタ１５５ｂのデバイス閾値が設定されてよい。

第２の分圧器出力電圧レベルは、ウェル・バイアスセレクタ１２０におけるトランジスタ１２５ｂのドレイン端子に印加される。上述のごとく、第１の分圧器出力電圧は、約２．１Ｖであり、トランジスタ１０５におけるゲート端子電圧として印加される。したがって、中間出力電圧は、第１の分圧器出力電圧、または、約１．８から１．９Ｖを下回る１つのＮＭＯＳデバイス閾値電圧くらいのレベルまで上昇しうる。トランジスタ１０５のソース端子に結合されることによって、中間出力電圧レベルから１つのＮＭＯＳデバイス閾値電圧を引いた値に等しい電圧レベルにあるトランジスタ１２５ｂのゲート端子と、分圧器出力電圧レベルにあるトランジスタ１２５ｂのドレイン端子とによって、トランジスタ１２５ｂは、オンになる。トランジスタ１２５ｂは、導通し、分圧器出力端子１５０における低レベル出力電圧をウェル・バイアス端子１９５に印加する。電気的結合により、ウェル・バイアス端子１９５は、分圧器出力端子１５０からフローティングウェル１８５にロウレベル電圧を印加する。トランジスタ１０５は、フローティングウェル１８５からバルク端子電圧を受ける。

分圧器出力端子１５０に結合されることによって、０．９Ｖの分圧器出力電圧レベルになったトランジスタ１２５ａのゲート端子と、中間出力端子１９９に印加された約１．８から１．９Ｖの中間出力電圧に結合されるトランジスタ１２５ａのソース端子とによって、トランジスタ１２５ａには非アクティブなゲート・ソース電圧が存在し、トランジスタはオフになる。トランジスタ１２５ｂがオン（導通状態）であり、トランジスタ１２５ａがオフであることによって、ウェル・バイアスセレクタ１２０は、２つの電圧（すなわち、分圧器出力電圧、および、中間出力電圧）のうちの低い方のレベルをウェル・バイアス端子１９５に印加する。

フローティングウェル１８５に印加される分圧器出力電圧レベルと、分圧器１４５の分圧器特性とによって、トランジスタ１２５ａ、トランジスタ１２５ｂ、または、トランジスタ１０５のいずれのゲート酸化膜関連端子も１．２Ｖを上回る電圧差は受けず、したがって、ゲート酸化膜のいずれにおいても過電圧状態は起きない。トランジスタ１０５のドレイン端子は、出力パッドＯＵＴにおける外部電圧（３．３Ｖ）に電気的に結合されるが、フローティングウェル１８５に印加される分圧器出力電圧（０．９Ｖ）に包囲されている。この方法では、トランジスタ１０５のドレイン端子には、ウェル・バイアスセレクタ１２０を介して利用可能な低バイアス制御電圧のウェルバイアスが印加される。供給電圧ＶＤＤの大きさを上回る、例えば、１．２Ｖの電圧差をトランジスタ内の半導体接合部に与えることは許容範囲内である。さらに、トランジスタのゲート酸化膜、すなわち、ゲート−ソース、ゲート−ドレイン、または、ゲート−バルク接続は、例えば、１．２Ｖを上回る電圧差を受けない。

引き続き図１を参照すると、トランジスタ１０９のゲート端子に印加されるハイレベル電圧と、グラウンドＧＮＤに結合されるソース端子とによって、トランジスタ１０９はオンになり、導通して、グラウンドＧＮＤの０Ｖレベルになる。したがって、トランジスタ１０９のドレイン端子、および、トランジスタ１０７のソース端子の電圧は、０Ｖまで下がる。供給電圧ＶＤＤに結合されるトランジスタ１０７のゲート端子によって、トランジスタ１０７は、アクティブゲート・ソース電圧を受けて導通し、トランジスタ１０７のドレイン端子を０Ｖに下げる。

トランジスタ１４０ｂのゲート端子は、分圧器出力端子１５０（上述の）に印加される第２の分圧器出力電圧レベルにある。供給電圧端子１０１における供給電圧ＶＤＤのトランジスタ１４０ｂのソース端子と、分圧器出力端子１５０に結合されるトランジスタ１４０ｂのゲート端子とによって、分圧器出力電圧は、トランジスタ１４０ｂにおいてアクティブゲート・ソース電圧を生成する。アクティブチャネルによって、トランジスタ１４０ｂは、導通し、供給電圧端子１０１から出力端子１３５に供給電圧ＶＤＤを印加する。出力端子１３５は、トランジスタ１０５のゲート端子に供給電圧ＶＤＤを印加し、導通状態のトランジスタ１０７は、トランジスタ１０５のソース端子に０Ｖを印加する。したがって、トランジスタ１０５は、アクティブゲート・ソース電圧を受ける。

トランジスタ１０５、１０７、および、１０９のゲート端子に印加されるハイレベル電圧によって、約０Ｖの低レベル電圧は、トランジスタ１０５、トランジスタ１０７、および、トランジスタ１０９を介して出力パッドＯＵＴに印加される。最もハイレベルな電圧である供給電圧ＶＤＤが印加されることによって、相補的なバイアスをかけることにより、ＰＭＯＳトランジスタのソース・ドレイン定義は、逆転する。ロウレベル電圧は、出力パッドＯＵＴから、分圧器１３０におけるトランジスタ１４０ａのドレイン端子へと印加される。したがって、トランジスタ１４０ａのゲート端子（出力端子１３５に結合される）は、トランジスタ１４０ａの非アクティブなゲート・ソース電圧を受ける。トランジスタ１４０ａがオフであり、トランジスタ１４０ｂがオンであることによって、出力端子１３５に供給電圧ＶＤＤが印加される。供給電圧ＶＤＤがトランジスタ１０５のゲート端子にも印加されることによって、デバイスのオン状態を維持しうる。

出力パッドＯＵＴに結合されることによりロウレベル電圧となったトランジスタ１１５ｂのゲート端子と、出力端子１３５における供給電圧ＶＤＤに結合されたトランジスタ１１５ｂのソース端子（前の相補的バイアシング設定ではドレイン端子だった）とによって、トランジスタ１１５ｂにはアクティブなゲート・ソース電圧が存在する。トランジスタ１１５ｂは、導通し、ウェル・バイアス端子１９０に供給電圧ＶＤＤを印加する。電気的結合によって、ウェル・バイアス端子１９０は、供給電圧ＶＤＤをフローティングウェル１８０に供給する。トランジスタ１４０ａは、フローティングウェル１８０からバルク端子電圧（すなわちネイティブＶＤＤ）を受ける。

ロウレベル電圧は、出力パッドＯＵＴから、ウェル・バイアスセレクタ１１０におけるトランジスタ１１５ａのドレイン端子に印加される。トランジスタ１１５ａのゲート端子は、出力端子１３５に結合される。出力端子１３５における供給電圧ＶＤＤによって、非アクティブなゲート・ソース電圧がトランジスタ１１５ａに印加されて、デバイスはオフ（非導通状態）となる。

供給電圧ＶＤＤがフローティングウェル１８０に印加されることによって、トランジスタ１１５ａ、トランジスタ１１５ｂ、または、トランジスタ１４０ａのいずれの端子も１．２Ｖを超える電圧差を受けないので、過電圧状態は起きない。トランジスタ１１５ｂがオン（導通状態で、トランジスタ１１５ａがオフであることによって、ウェル・バイアスセレクタ１１０は、２つの電圧のうちの高い方のレベルを（すなわち、ロウレベル電圧ではなく第１の分圧器出力電圧を選択する）ウェル・バイアス端子１９０に印加する。

出力端子１３５に結合されることにより供給電圧ＶＤＤになったトランジスタ１１７ｂのゲート端子と、供給電圧端子１０１に結合されたトランジスタ１１７ｂのソース端子とによって、トランジスタ１１７ｂには非アクティブなゲート・ソース電圧が存在し、デバイスはオフになる。トランジスタ１１７ａがオフ（非導通状態）であり、トランジスタ１１７ｂもオフであることによって、ウェル・バイアスセレクタ１１２は、ウェル・バイアス端子１９２をフローティングのままにしておく。

第１の分圧器出力電圧は、出力端子１３５から、ウェル・バイアスセレクタ１１２におけるトランジスタ１１７ａのドレイン端子へと印加される。トランジスタ１１７ａのゲート端子は、供給電圧端子１０１に結合される。出力端子１３５における供給電圧ＶＤＤによって、非アクティブゲート・ソース電圧がトランジスタ１１７ａに印加され、デバイスをオフにする。

ウェル・バイアス端子１９２がフローティング状態であり、供給電圧端子１０１および出力端子１３５がどちらも供給電圧ＶＤＤであることによって、トランジスタ１０５およびトランジスタ１０７のゲート端子にはアクティブゲート・ソース電圧が印加されるので、両デバイスとも確実に導通状態となる。

上述のごとく、供給電圧ＶＤＤは、供給電圧端子１０１から、分圧器１４５におけるトランジスタ１５５ａのドレイン端子に印加される。分圧器１４５のすべての接続および動作は、上述のとおりである。

ウェル・バイアスセレクタ１２０、トランジスタ１２５ａ、および、トランジスタ１２５ｂは、中間出力端子１９９または分圧器出力端子１５０のいずれか低い方から生じた逆バイアス電圧を、ウェル・バイアス端子１９５に印加する。したがって、トランジスタ１０５、トランジスタ１２５ａ、および、トランジスタ１２５ｂのウェル・バイアス端子、および、バルク端子には、最も低い電位が印加され、これらのデバイスは、導通状態にあるチャネル端子に接続される。トランジスタ１０５がオンになると、中間出力端子１９９は、ＧＮＤに近づくので、トランジスタ１０５のウェルは、ＧＮＤになる。トランジスタ１０５がオフになると、中間出力端子１９９は、１．８から１．９Ｖに上がるので、ウェル・バイアス端子１９５の電圧は、分圧器出力端子１５０の電圧と等しくなり、約０．９Ｖになる。トランジスタ１０５がオンまたはオフの場合、フローティングウェル１８５におけるすべてのトランジスタのゲート酸化膜は、１．２Ｖを上回る電圧を受けない。

中間出力電圧レベル、すなわち、ロウレベル電圧は、中間出力端子１９９から、ウェル・バイアスセレクタ１２０におけるトランジスタ１２５ａのソース端子に印加される。トランジスタ１２５ａのゲート端子は、分圧器出力端子１５０に結合される。分圧器１４５（上述の）により生じる分圧器効果によって、分圧器出力電圧は、トランジスタ１２５ａにおけるアクティブゲート・ソース電圧を生成し、デバイスを導通させる。トランジスタ１２５ａは、導通し、中間出力電圧レベル（例えば、ほぼ０Ｖのロウレベル電圧）をウェル・バイアス端子１９５に印加する。電気的結合によって、ウェル・バイアス端子１９５は、中間出力電圧レベルをフローティングウェル１８５に印加する。トランジスタ１０５は、フローティングウェル１８５からバルク端子電圧を受ける。フローティングウェル１８５に印加される中間出力電圧レベルと、分圧器１４５の分圧器特性とによって、トランジスタ１２５ａ、トランジスタ１２５ｂ、または、トランジスタ１０５のいずれの端子においても、１．２Ｖを超える電圧差を受けないので、過電圧状態は起きない。

ウェル・バイアス端子１９５と供給電圧端子１０１との間に結合されたダイオード１７７は、フローティングウェル１８５を含むｎ型ウェルにより形成された接合を表す。ｎ型ウェルは、供給電圧ＶＤＤにバイアスされて、フローティングウェル１８５を共通のｐ型基板から絶縁する。

上述のごとく、供給電圧端子１０１の電圧レベルが１．２Ｖ、アース端子１０２の電圧レベルが０Ｖであることによって、分圧器出力端子１５０の電圧は、約０．９Ｖになる。上記のようなバイアシングの関係から、導電デバイスおよび電気経路を介して電圧降下が起きるので、分圧器出力端子１５０の電圧の大きさは、０．９Ｖからいくらか変化するだろう。

ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを交互に切り替えるスイッチのさまざまな例示的実施形態を説明してきた。当業者であれば、スイッチのさらなる別の実施形態が存在することが直ちに理解できよう。例えば、半導体基板内のスイッチは、ＪＦＥＴまたはＩＧＦＥＴトランジスタとして製造されうる。上述の例示的実施形態は、実施形態を実装する別の手段にも組み込まれるものとし、本発明の解釈を制限しないものとする。

Claims (12)

1. 供給電圧端子とアース端子との間に配置された出力バッファであって、
   出力パッドに結合され、前記出力パッドを前記アース端子に電気的に結合する複数のトランジスタと、
   複数のフローティングウェルのうちの対応する１つにそれぞれ結合され、前記複数のフローティングウェルのうちの前記対応する１つに対してそれぞれの逆ウェル・バイアス電圧を選択して印加する複数のウェル・バイアスセレクタと、
   前記複数のウェル・バイアスセレクタの対応する１つにそれぞれ結合され、それぞれのウェル・バイアス基準電圧を生成する複数の分圧器と、
   を備え、
   前記複数のトランジスタは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタとを含み、前記第１のトランジスタは、前記出力パッドに結合される第１の導電端子と、第１のノードに結合されるゲート端子と、第３のノードに結合される第２の導電端子と、第１のフローティングウェルに結合される本体端子とを有し、前記第２のトランジスタは、前記第３のノードに結合される第１の導電端子と、前記供給電圧端子に結合されるゲート端子とを有し、前記第３のトランジスタは、前記第２のトランジスタの前記第２の導電端子に結合される第１の導電端子と、前記アース端子に結合される第２の導電端子と、入力電圧を受けるゲート端子とを有し、前記第２のトランジスタおよび前記第３のトランジスタの本体端子は、前記アース端子に結合されることを特徴とする出力バッファ。
2. 前記第１、第２、および、第３のトランジスタは、ＮＭＯＳトランジスタである、請求項１に記載の出力バッファ。
3. 前記複数のウェル・バイアスセレクタのそれぞれは、第１のトランジスタ、および、第２のトランジスタをさらに有し、前記ウェル・バイアスセレクタの前記第１のトランジスタのゲート端子は、前記ウェル・バイアスセレクタの前記第２のトランジスタの第１の導電端子に結合され、前記ウェル・バイアスセレクタの前記第２のトランジスタのゲート端子は、前記ウェル・バイアスセレクタの前記第１のトランジスタの第１の導電端子に結合され、前記ウェル・バイアスセレクタの前記第１のトランジスタの本体端子は、前記ウェル・バイアスセレクタの前記第２のトランジスタの本体端子と、対応するフローティングウェルと、前記ウェル・バイアスセレクタの前記第１のトランジスタおよび前記第２のトランジスタの第２の導電端子と、に結合される、請求項２に記載の出力バッファ。
4. 前記複数のウェル・バイアスセレクタの少なくとも１つに配置される前記第１のトランジスタおよび前記第２のトランジスタは、ネイティブＰＭＯＳトランジスタであり、前記対応するフローティングウェルは、ｎ型ドーパントを有する半導体領域である、請求項３に記載の出力バッファ。
5. 前記複数のウェル・バイアスセレクタの少なくとも１つに配置される前記第１のトランジスタおよび前記第２のトランジスタは、ＮＭＯＳトランジスタであり、前記対応するフローティングウェルは、ｐ型ドーパントを有する半導体領域である、請求項４に記載の出力バッファ。
6. 前記複数のウェル・バイアスセレクタのうちの第１のウェル・バイアスセレクタは、前記出力バッファにおける、前記出力パッドと前記第１のトランジスタの前記ゲート端子との間に結合され、前記複数のウェル・バイアスセレクタのうちの第２のウェル・バイアスセレクタは、前記出力バッファにおける、前記第１のトランジスタの前記ゲート端子と前記第２のトランジスタの前記ゲート端子との間に結合される、請求項５に記載の出力バッファ。
7. 前記供給電圧端子と前記アース端子との間には第１の分圧器が結合され、前記第１の分圧器は、第１のトランジスタと第２のトランジスタとを有し、前記第１の分圧器の前記第１のトランジスタのゲート端子およびドレイン端子は、前記供給電圧端子に結合され、前記第１の分圧器の前記第１のトランジスタのソース端子と、前記第１の分圧器の前記第２のトランジスタのゲート端子およびドレイン端子とは、前記第１の分圧器の出力端子に結合され、前記第１の分圧器の前記第１のトランジスタおよび前記第２のトランジスタの本体端子は、前記アース端子に結合される、請求項６に記載の出力バッファ。
8. 前記第１の分圧器に配置される前記第１のトランジスタおよび前記第２のトランジスタは、ＮＭＯＳトランジスタである、請求項７に記載の出力バッファ。
9. 前記第１の分圧器に配置される前記第２のトランジスタは、ネイティブＮＭＯＳトランジスタである、請求項８に記載の出力バッファ。
10. 前記供給電圧端子と前記出力パッドとの間には第２の分圧器が結合され、前記第２の分圧器は、第１のトランジスタと第２のトランジスタとを有し、前記第２の分圧器の前記第１のトランジスタのゲート端子は、前記第１の分圧器の前記出力端子に結合され、前記第１のトランジスタの第１の導電端子は、前記供給電圧端子に結合され、前記第２の分圧器の前記第１のトランジスタのドレイン端子と、前記第２の分圧器の前記第２のトランジスタのゲート端子およびドレイン端子とは、前記第２の分圧器の出力端子に結合され、前記第２の分圧器の前記第２のトランジスタのソース端子は、前記出力パッドに結合され、前記第２の分圧器の前記第１のトランジスタの本体端子は、第２のフローティングウェルに結合され、前記第２の分圧器の前記第２のトランジスタの前記本体端子は、前記第１のフローティングウェルに結合される、請求項９に記載の出力バッファ。
11. 前記第２の分圧器に配置される前記第１のトランジスタおよび前記第２のトランジスタは、ネイティブＰＭＯＳトランジスタである、請求項１０に記載の出力バッファ。
12. 第１のノードに結合されるゲート端子およびソース端子と、前記供給電圧端子に結合されるドレイン端子とを有するＰＭＯＳトランジスタをさらに備える、請求項１１に記載の出力バッファ。

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