CN102104328B - 电荷泵电路 - Google Patents

Abstract

本发明公开了一种电荷泵电路，四个PMOS晶体管、一个NMOS晶体管和一个电容器构成通道1，另四个PMOS晶体管、一个NMOS晶体管和一个电容器构成通道2，第一输入信号和第二输入信号分别为通道1和2的输入端，第三输入信号和第四输入信号分别为两个一电容器的输入端，另有两个PMOS晶体管构成自适应高电压选择电路，其输入端为分别为通道1和通道2的输出端，其输出端为电荷泵电路输出端。本发明的电荷泵电路，能消除晶体管衬底偏置和阈值电压降。

Description

电荷泵电路

技术领域

本发明涉及一种电荷泵电路。

背景技术

如图1所示为Dickson电荷泵电路原理图。N型晶体管M₀的栅极和漏级相连并接至输入端，输入端电压为V_IN，源端接至输出端，输出端电压为V_OUT，衬底接地。电容C₀的一端接输出端，另一端接控制开关φ。假设初始状态时控制开关φ接地，输入端电压V_IN通N型晶体管过M₀向电容C₀充电至V_OUT＝V_IN-V_TN，V_TN为M₀的阈值电压，此时N型晶体管M₀截止，此时电容C₀存储的电荷量为Q1＝(V_IN-V_TN)×C₀。当控制开关φ接输入端时，电容C₀存储的电荷量为Q2＝(V_OUT-V_IN)×C₀。令Q1＝Q2，则得到V_OUT＝2V_IN-V_TN。图2所示为Dickson电荷泵电路波形示意图。考虑到实际工作时寄生电容的影响，该电路的单级电压增益为 $\mathrm{\ΔV}=V_{\mathrm{IN}}\×\frac{C_0}{C_0+C_S}-V_{\mathrm{TN}}.$ 其中，C_S为输出端对地的寄生电容。从该公式可以看到，V_TN的存在不利于电荷泵工作效率的提升，而且，随着输出端电压V_OUT的升高，N型晶体管M₀的阈值电压V_TN也随之变大，即N型晶体管M₀衬底反向偏置。晶体管反向偏置会提高其阈值电压，正向偏置会造成结漏电，它们都不利于电荷泵工作效率的提升。

发明内容

本发明要解决的技术问题是提供一种电荷泵电路，能消除晶体管衬底偏置和阈值电压降。

为解决上述技术问题，本发明的电荷泵电路，包括第一PMOS晶体管M1，第二PMOS晶体管M2，第三PMOS晶体管M3，第四NMOS晶体管M4，第五PMOS晶体管M5，第六PMOS晶体管M6，第七PMOS晶体管M7，第八PMOS晶体管M8，第九NMOS晶体管M9，第十PMOS晶体管M10，第十一PMOS晶体管M11，第十二PMOS晶体管M12，第一电容器C1，第二电容器C2；

第一PMOS晶体管M1源极、第二PMOS晶体管M2源极、第三PMOS晶体管M3栅极、第五PMOS晶体管M5栅极、以及第九NMOS晶体管M9源极同接第一输入信号VIN，第一PMOS晶体管M1的衬底、第二PMOS晶体管M2的衬底、第三PMOS晶体管M3的衬底及第二PMOS晶体管M2的漏极、第三PMOS晶体管M3的漏极短接，第一PMOS晶体管M1漏极、第二PMOS晶体管M2栅极、第三PMOS晶体管M3源极、第五PMOS晶体管M5源极、第九NMOS晶体管M9栅极、第十一PMOS晶体管M11源极、第十二PMOS晶体管M12栅极以及第一电容器C1的一端短接，第一电容器C1的另一端接第三输入信号CN，第一PMOS晶体管M1栅极、第四NMOS晶体管M4漏极及第五PMOS晶体管M5漏极短接，第六PMOS晶体管M6源极、第七PMOS晶体管M7源极、第八PMOS晶体管M8栅极、第十PMOS晶体管M10栅极、以及第四NMOS晶体管M4源极同接第二输入信号VIP，第六PMOS晶体管M6的衬底、第七PMOS晶体管M7的衬底、第八PMOS晶体管M8的衬底及第七PMOS晶体管M7的漏极、第八PMOS晶体管M8的漏极短接，第六PMOS晶体管M6漏极、第七PMOS晶体管M7栅极、第八PMOS晶体管M8源极、第十PMOS晶体管M10源极、第四NMOS晶体管M4栅极、第十二PMOS晶体管M12源极、第十一PMOS晶体管M11栅极以及第二电容器C2的一端短接，第二电容器C2的另一端接第四输入信号CP，第六PMOS晶体管M6栅极、第九NMOS晶体管M9漏极及第十PMOS晶体管M10漏极短接；第十一PMOS晶体管M11的漏极、第十二PMOS晶体管M12的漏极短接作为电荷泵电路输出端VOUT。

第一输入信号VIN和第二输入信号VIP双相交叠，第三输入信号CN和第四输入信号CP双相非交叠，第一输入信号VIN和第四输入信号CP双相非交叠，第二输入信号VIP和第三输入信号CN双相非交叠。

本发明的电荷泵电路，将P型晶体管设计于独立的N阱中，作为每一级电荷泵的传输晶体管，并通过两PMOS晶体管构成自适应高电压选择电路，将该阱电压跟随该两PMOS晶体管漏源端电压高者，以消除传输晶体管衬底偏置问题；采用双通道互偏置设计，利用从不同通道前后级的电压差控制传输晶体管的充分导通，消除阈值电压降的影响。

附图说明

下面结合附图和具体实施方式对本发明作进一步的详细说明。

图1是Dickson电荷泵电路原理图；

图2是Dickson电荷泵电路波形示意图；

图3是本发明的电荷泵电路一实施方式电路图；

图4是图3所示电荷泵电路通道1导通示意图；

图5是图3所示电荷泵电路通道2导通示意图；

图6是本发明的电荷泵电路一实施方式仿真结果。

具体实施方式

本发明的电荷泵电路一实施方式如图3所示，包括第一PMOS晶体管M1，第二PMOS晶体管M2，第三PMOS晶体管M3，第四NMOS晶体管M4，第五PMOS晶体管M5，第六PMOS晶体管M6，第七PMOS晶体管M7，第八PMOS晶体管M8，第九NMOS晶体管M9，第十PMOS晶体管M10，第十一PMOS晶体管M11，第十二PMOS晶体管M12，第一电容器C1，第二电容器C2；

第一PMOS晶体管M1源极、第二PMOS晶体管M2源极、第三PMOS晶体管M3栅极、第五PMOS晶体管M5栅极、以及第九NMOS晶体管M9源极同接第一输入信号VIN，第一PMOS晶体管M1的衬底、第二PMOS晶体管M2的衬底、第三PMOS晶体管M3的衬底及第二PMOS晶体管M2的漏极、第三PMOS晶体管M3的漏极短接，第一PMOS晶体管M1漏极、第二PMOS晶体管M2栅极、第三PMOS晶体管M3源极、第五PMOS晶体管M5源极、第九NMOS晶体管M9栅极、第十一PMOS晶体管M11源极、第十二PMOS晶体管M12栅极以及第一电容器C1的一端短接，第一电容器C1的另一端接第三输入信号CN，第一PMOS晶体管M1栅极、第四NMOS晶体管M4漏极及第五PMOS晶体管M5漏极短接，第六PMOS晶体管M6源极、第七PMOS晶体管M7源极、第八PMOS晶体管M8栅极、第十PMOS晶体管M10栅极、以及第四NMOS晶体管M4源极同接第二输入信号VIP，第六PMOS晶体管M6的衬底、第七PMOS晶体管M7的衬底、第八PMOS晶体管M8的衬底及第七PMOS晶体管M7的漏极、第八PMOS晶体管M8的漏极短接，第六PMOS晶体管M6漏极、第七PMOS晶体管M7栅极、第八PMOS晶体管M8源极、第十PMOS晶体管M10源极、第四NMOS晶体管M4栅极、第十二PMOS晶体管M12源极、第十一PMOS晶体管M11栅极以及第二电容器C2的一端短接，第二电容器C2的另一端接第四输入信号CP，第六PMOS晶体管M6栅极、第九NMOS晶体管M9漏极及第十PMOS晶体管M10漏极短接；第十一PMOS晶体管M11、第十二PMOS晶体管M12的漏极及衬底短接作为电荷泵电路输出端VOUT。

第一PMOS晶体管M1、第二PMOS晶体管M2、第三PMOS晶体管M3、第四NMOS晶体管M4、第五PMOS晶体管M5和第一电容器C1构成通道1，第一PMOS晶体管M1为传输管，第二PMOS晶体管M2、第三PMOS晶体管M3构成自适应高电压选择电路提供第一PMOS晶体管M1、第二PMOS晶体管M2、第三PMOS晶体管M3衬底电压，第四NMOS晶体管M4、第五PMOS晶体管M5输出第一PMOS晶体管M1栅控制电压，第六PMOS晶体管M6、第七PMOS晶体管M7、第八PMOS晶体管M8、第九NMOS晶体管M9、第十PMOS晶体管M10、和第二电容器C2构成通道2，第六PMOS晶体管M6为传输管，第七PMOS晶体管M7、第八PMOS晶体管M8构成自适应高电压选择电路提供第六PMOS晶体管M6、第七PMOS晶体管M7、第八PMOS晶体管M8衬底电压，第九NMOS晶体管M9、第十PMOS晶体管M10输出第六PMOS晶体管M6栅控制电压。第一输入信号VIN和第二输入信号VIP分别为通道1和2的输入端，第三输入信号CN和第四输入信号CP分别为第一电容器C1和第二电容器C2的输入端，第十一PMOS晶体管M11、第十二PMOS晶体管M12构成自适应高电压选择电路，其输入端为分别为通道1的输出端VON和通道2的输出端VOP，其输出端为电荷泵电路输出端VOUT。第一输入信号VIN和第二输入信号VIP双相交叠(即两信号的电平在绝大部分时间相反，在一较短时间内同为高电平)，第三输入信号CN和第四输入信号CP双相非交叠(即两信号的电平在绝大部分时间相反，在一较短时间内同为低电平)，第一输入信号VIN和第四输入信号CP双相非交叠，第二输入信号VIP和第三输入信号CN双相非交叠。

如图4所示，当依次第三输入信号CN下降，第一输入信号VIN上升，第二输入信号VIP下降，第四输入信号CP上升时，通道2关闭，通道1导通并构成一基本Dickson电荷泵，但由于第一PMOS晶体管M1栅极电压通过第四NMOS晶体管M4被偏置在第二输入信号VIP电位，而第二输入信号VIP小于第一输入信号VIN，因此第一PMOS晶体管M1能完全导通而不存在阈值电压降问题。

如图5所示，当依次第四输入信号CP下降，第二输入信号VIP输入信号上升，第一输入信号VIN输入信号下降，第三输入信号CN上升时，通道1关闭，通道2导通并构成一基本Dickson电荷泵，但由于第六PMOS晶体管M6栅极电压通过第九NMOS晶体管M9被偏置在第一输入信号VIN电位，而第一输入信号VIN小于第二输入信号VIP，因此第六PMOS晶体管M6能完全导通而不存在阈值电压降问题。

通道1的输出端VON和通道2的输出端VOP通过第十一PMOS晶体管M11、第十二PMOS晶体管M12构成的高电压选择电路输出至电荷泵电路输出端VOUT，保证电荷泵电路输出端VOUT在任一通道导通时都输出高电平。

如图6所示为本发明的电荷泵电路一实施方式仿真结果，输入电压为2V，输出电压为3.91V，基本消除了晶体管衬底偏置和阈值电压降。0.09V的电压损失主要是由于寄生电容造成的。

本发明的电荷泵电路，将P型晶体管设计于独立的N阱中，作为每一级电荷泵的传输晶体管，并通过两PMOS晶体管构成自适应高电压选择电路，将该阱电压跟随该两PMOS晶体管漏源端电压高者，以消除传输晶体管衬底偏置问题；采用双通道互偏置设计，利用从不同通道前后级的电压差控制传输晶体管的充分导通，消除阈值电压降的影响。本发明的电荷泵电路有效地消除了晶体管衬底偏置和阈值电压降问题，即消除了公式 $\mathrm{\ΔV}=V_{\mathrm{IN}}\×\frac{C_0}{C_0+C_S}-V_{\mathrm{TN}}$ 中的V_TN , 使得其对输入电压要求的降低，因而使该电路适用于低电压供电应用场合，具体应用范围如低功耗EEPROM，Flash等存储器产品设计中。

Claims (1)

1.一种电荷泵电路，其特征在于，包括第一PMOS晶体管，第二PMOS晶体管，第三PMOS晶体管，第四NMOS晶体管，第五PMOS晶体管，第六PMOS晶体管，第七PMOS晶体管，第八PMOS晶体管，第九NMOS晶体管，第十PMOS晶体管，第十一PMOS晶体管，第十二PMOS晶体管，第一电容器，第二电容器；

第一PMOS晶体管源极、第二PMOS晶体管源极、第三PMOS晶体管栅极、第五PMOS晶体管栅极、以及第九NMOS晶体管源极同接第一输入信号，第一PMOS晶体管的衬底、第二PMOS晶体管的衬底、第三PMOS晶体管的衬底及第二PMOS晶体管的漏极、第三PMOS晶体管的漏极短接，第一PMOS晶体管漏极、第二PMOS晶体管栅极、第三PMOS晶体管源极、第五PMOS晶体管源极、第九NMOS晶体管栅极、第十一PMOS晶体管源极、第十二PMOS晶体管栅极以及第一电容器的一端短接，第一电容器的另一端接第三输入信号，第一PMOS晶体管栅极、第四NMOS晶体管漏极及第五PMOS晶体管漏极短接，第六PMOS晶体管源极、第七PMOS晶体管源极、第八PMOS晶体管栅极、第十PMOS晶体管栅极、以及第四NMOS晶体管源极同接第二输入信号，第六PMOS晶体管的衬底、第七PMOS晶体管的衬底、第八PMOS晶体管的衬底及第七PMOS晶体管的漏极、第八PMOS晶体管的漏极短接，第六PMOS晶体管漏极、第七PMOS晶体管栅极、第八PMOS晶体管源极、第十PMOS晶体管源极、第四NMOS晶体管栅极、第十二PMOS晶体管源极、第十一PMOS晶体管栅极以及第二电容器的一端短接，第二电容器的另一端接第四输入信号，第六PMOS晶体管栅极、第九NMOS晶体管漏极及第十PMOS晶体管漏极短接；第十一PMOS晶体管的漏极、第十二PMOS晶体管的漏极短接作为电荷泵电路输出端；

第一输入信号和第二输入信号双相交叠，第三输入信号和第四输入信号双相非交叠，第一输入信号和第四输入信号双相非交叠，第二输入信号和第三输入信号双相非交叠。

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