CN101471654A - 用于单电压供电cmos的开漏输出缓冲器 - Google Patents

Abstract

开漏输出缓冲器可操作以承受应用于输出垫片的相对较高的电压。开漏缓冲器包括多个浮阱、输出开关器件和相应的阱偏压选择器，以确保栅氧化层不会承受大于预定值的电压。PMOS和NMOS阱偏压选择器操作以分别选择可用的最高或最低电压，并将其提供给偏压相应的阱区和确保器件开关端不会经受电过压。当输出相关端经受开关相关的电压偏移时，阱偏压选择器选择可选的端子以继续各自的可用的最高或最低电压选择并提供正确的阱偏压条件。分压器被并入以产生阱偏压控制电压。通过与最高电压的电连接，分压器产生参考电压来为浮阱引导阱偏压电压的适当选择。

Description

用于单电压供电CMOS的开漏输出缓冲器

技术领域

本发明涉及电子电路，更具体地，涉及适用于工作在相对高电压下的开漏输出缓冲器(open-drain output buffer)。

背景技术

为了实现生产和经济的平衡，半导体器件的拓扑几何形状在连续几代产品之后不断变小。半导体的供电电压(Supply voltages)也相应地减小，以至少部分地在各种材料(例如，栅氧化层)上维持一致的工作电压。在历史上，0.35微米(μm)的工艺中使用3.3伏特(V)的供电电压，相应地，0.18μm和0.13μm的工艺中分别使用1.8V和1.2V的供电电压。维持一致的最大工作电压是避免电终端上的过压条件所必须的，其中，过压会使相应的材料暴露在电场量下从而造成材料击穿和器件故障。将工作电压维持在材料属性的电限制内的挑战出现在半导体器件的输入和输出端。输入和输出端是第一器件的工作电压区域与第二器件的电压区域相互作用的地方。受到最大挑战的器件是工作在低电压区域的器件。在两个工作电压区域之间进行电转换的过程中，工作在低电压的第一器件经受来自第二电压区域的电压，而该电压可能会超过第一器件的工作电压限制。在电压向第二器件的上逻辑电平偏移的过程中，第一器件的过压条件可能会造成暴露的材料不能工作。

具有开漏下拉晶体管的输出缓冲器通常通过其它晶体管(通常位于另一封装内)附接至通用总线。可能具有至电源的上拉电阻器的单电压供电点提供总线上任意开关晶体管所需的最高逻辑电平。具有开漏下拉晶体管的输出缓冲器通常在互补型金属氧化物半导体(CMOS)加工中被制造。当开漏CMOS缓冲器的输出端断开时，下拉晶体管被切断并且缓冲器终端与输出垫片保持电连接。第一晶体管(如上所述)的开漏缓冲器经受与来自第二晶体管的上逻辑电平电压相应的高电压电平。当第二晶体管的高逻辑电平量应用于第一晶体管的端子时，提供的电压可能会超过第一晶体管的特殊材料的工作电压和最大可承受电压。为了避免损坏，不得不将下拉晶体管保持在具有与第二晶体管所提供的电压相等的电压的半导体阱(semiconductor well)内，而且，开关晶体管的栅端氧化层将不会被暴露在造成栅端故障的电压下。为了避免材料击穿，暴露在升高的外部电压下的晶体管已被设置在具有与开关电压电平接近的电压的阱中。

通常，设计者找到了为围绕在给定的开关晶体管周围的衬底阱提供偏压电平的多种方法，其中，开关晶体管被暴露在相对较高的电压区域中。假设第一晶体管没有明显地连接至高电压区域，设计者则面临利用某些方法提供来自外部电压电源的通道，来向与工作在本地电压区域电平上的阱区隔离的阱区提供偏压。通常，被隔离或浮动的阱区通过具有电导特性的连接晶体管连接至输出垫片，该电导特性由升高的外部电压电平提供和触发。连接晶体管提供到浮动阱的电通道，从而提供外部电压电平作为阱偏压。此技术受限于约为第一晶体管的工作电压(VDD)的两倍的相对电压电平。为了在半导体晶体管之间提供更大范围的接口电压交互，希望有一种方法来允许进行转换的电压区域之间具有更大范围的差异。还希望有一种方法来并入外部区域的电压电平，结合浮动阱原理，并且与此同时允许继续使用低价的工艺技术来实现接口晶体管。

发明内容

本发明是用于与外部电压区域和基本大于缓冲器的本地供电电压电平的相关信号电平进行电通信的开漏输出缓冲器。该缓冲器被设置在供电电压终端与接地端之间。在一个实施方式中，输出缓冲器具有串联在输出垫片与地之间的三个晶体管。这三个晶体管可能是被配置为将输出垫片电连接至接地端的NMOS晶体管。为了承受超过本地供电电压电平的外部电压电平，使暴露在升高的电压电平下的输出缓冲器晶体管位于浮阱中，以使本实施方式中任意晶体管的栅氧化层都不会暴露在大于预定值(例如，在某些实施例中为1.2V)的电压下。

阱偏压选择器连接至一个相关浮阱，并将反向偏压提供给此相关浮阱。对于包含PMOS晶体管的浮阱，相应的阱偏压选择器选择可用于为所包含的晶体管提供正确的反向偏置电平的最高电压。例如在本实施方式中，浮阱和阱偏压选择器可有序地级联，并且升高的电压调整可为附加的。级联允许输出缓冲器能够承受超过2倍本地供电电压电平的外部电压。在类似的互补方式中，用于包括NMOS晶体管的浮阱的阱偏压选择器被配置为选择并提供两个可用电压中较小的反向偏压。阱偏压选择器被连接至输入端，输入端的电压随输出垫片上的电信号的变化而变化。当出现在输出垫片上的信号电平从低电平(例如，地电势)转变到高电平电压时，阱偏压选择器改变输入偏压的选择，以维持分别用于PMOS或NMOS晶体管的浮阱的反向偏压的最高或者最低的可用电压。

附图说明

图1是根据本发明的一个实施方式的输出缓冲器的示意图。

具体实施方式

图1是根据本发明的一个示例性实施方式的开漏输出缓冲器100的示意图。所示的开漏输出缓冲器(下文中也称为缓冲器)100部分地包括位于输出垫片OUT与接地端GND之间的晶体管105、107和109。所示的缓冲器100还包括分压器130、145和偏压选择器110、112和120。如下文进一步所述，缓冲器100适用于在输出垫片OUT处接收相对高的电压，例如，3.3V，同时在位于缓冲器100内的每个晶体管的端子之间维持合适的电压，例如，1.2V。参考图1，在缓冲器100的示例性实施方式中，晶体管105的输出端连接至输出垫片OUT。晶体管105、晶体管107和晶体管109串联地连接在输出垫片OUT与接地端102之间。晶体管107的栅端输入端连接至供电电压端101。晶体管109的栅端输入端连接至输入垫片IN。

分压器130连接在输出垫片OUT与供电电压端101之间。分压器130包括晶体管140a、140b和输出端135。当低阈值改善了分压器或阱偏压选择器的偏压响应时(如下文进一步所述)，本地晶体管被使用。低阈值电压确保分压器或阱偏压选择器能够被使用并能尽快地提供反向偏压给相关的浮阱。所示的本地晶体管在沟道区中包括斜纹图案。晶体管140a的源端连接至输出垫片OUT。晶体管140a的栅端和漏端连接至输出端135。晶体管140b的源端连接至输出端135。晶体管140b的漏端连接至供电电压端101。输出端135连接至晶体管105的栅端。

分压器145连接在供电电压端101与接地端102之间。分压器145包括晶体管155a、晶体管155b和分压器输出端150。晶体管155a的漏端和栅端连接至供电电压端101。晶体管155a的源端连接至分压器输出端150。晶体管155b的漏端和栅端连接至分压器输出端150。晶体管155b的源端连接至接地端102。晶体管155a的体端和晶体管155b的体端连接至接地端102。

阱偏压选择器110连接在输出垫片OUT与输出端135之间。阱偏压选择器110包括晶体管115a、115b和阱偏压端190。晶体管115a的源端和晶体管115b的栅端连接至输出垫片OUT。晶体管115a的漏端和晶体管115b的源端连接至阱偏压端190。晶体管115b的漏端和晶体管115a的栅端连接至输出端135。

阱偏压选择器112连接在输出端135与供电电压端101之间。阱偏压选择器112包括晶体管117a、117b和阱偏压端192。晶体管117a的源端和晶体管117b的栅端连接至输出端135。晶体管117a的漏端和晶体管117b的源端连接至阱偏压端192。晶体管117b的漏端和晶体管117a的栅端被连接至供电电压端101。

晶体管160连接在输出端135与供电电压端101之间。晶体管160的栅端和源端连接至输出端135。晶体管160的漏端连接至供电电压端101。

阱偏压选择器120连接在中间输出端199与分压器输出端150之间。阱偏压选择器120包括晶体管125a、125b和阱偏压端195。晶体管125a的源端和晶体管125b的栅端被连接至中间输出端199。晶体管125a的漏端和晶体管125b的源端被连接至阱偏压端195。晶体管125b的漏端和晶体管125a的栅端被连接至分压器输出端150。

电阻器170和电源165串联在输出垫片OUT与接地端102之间。电容器175连接在输出垫片OUT与接地端102之间。二极管177连接在阱偏压端195与供电电压端101之间。

继续参考图1，在缓冲器100的示例性实施方式中，浮阱180包括晶体管140a、115a和115b。浮阱182包括晶体管140b、117a、117b和160。浮阱185包括晶体管105、125a和125b。浮阱180、浮阱182和浮阱185用相应的晶体管描绘了浮阱区。

继续参考图1，电源165表示可与缓冲器100电连接的外部电压区域。在一个实施方式中，电源165可能是3.3V。缓冲器100可被连接至3.3V的电源165，并且确保当外部电压等于3.3V时两个终端不会承受1.2V以上的电压。具体地，缓冲器100确保任意晶体管的栅氧化层都不会暴露在等于或大于1.2V的电压下。通过维持栅端电压等于或小于1.2V，可避免栅氧化层的击穿。通过将经过任意氧化层的电压维持在不大于1.2V，浮阱内晶体管的连续堆叠允许缓冲器被附接于大于供电电压端101处的供电电压量的两倍的外部电压区域。供电电压端101处的电压量例如为1.2V。

缓冲器100的器件例如全部位于单个半导体衬底内，并位于由供电电压端101处的1.2V电压提供的单个本地电压区域内。例如，多个缓冲器100可能在同一个半导体内被实现并且用于实现输出总线。其它电压区域也可在缓冲器100可被实现的衬底上获得。缓冲器100减少了对同一衬底上可用的附加参考电压的需求。通过缓冲器100，可实现到1.2V与3.3V之间的外部电压的电连接。开漏输出缓冲器(例如，缓冲器100)提供了电下拉功能，并且依赖于由电源165提供的电压电平，作为升高的电压的逻辑电平。

当应用于输入垫片IN的输入电压从低电平(即，约为0V)变化到高电平(即，约为1.2V)时，晶体管105、晶体管107和晶体管109被激活(打开)并且将输出垫片OUT拉至低电平。换句话说，当缓冲器100的输入电压从高电平变化至低电平时，晶体管109被断开并且允许由电源165提供的电压将输出垫片OUT拉至高电平。以这种方式，缓冲器100能够为工作在不同供电电压电平的区域(即，每个电压区域具有相应的供电电压VDD)提供电信号。

继续参考图1，当晶体管105、107和109断开时，输出垫片OUT处于电源165的外部电压下。来自输出垫片OUT的外部电压在晶体管140a的源端处提供给分压器130。晶体管140b的栅端具有提供在分压器输出端150(在下文中进一步描述)上的第二分压器输出电压电平(未示出)。第二分压器输出电压在晶体管140b上产生激活栅源的电压。利用激活的沟道，晶体管140b在输出端135与供电电压端101之间导电。因此，晶体管140a的栅端(连接至输出端135)在晶体管140a上提供激活栅源的电压。晶体管140a和晶体管140b被激活，并提供外部电压和供电电压VDD的分压器效果，并且在输出端135上产生第一分压器输出电压(未示出)。对于3.3V的外部电压，第一分压器输出电压可约为2.1V。

来自输出垫片OUT的外部电压在晶体管115a的源端处提供给阱偏压选择器110。晶体管115a的栅端被连接至输出端135。由于分压器130(上文所述)在输出端135上产生的分压器效果，激活栅源的电压被提供给晶体管115a。晶体管115a导通并提供外部电压给阱偏压端190。通过电连接，阱偏压端190提供外部电压给浮阱180。晶体管140a接收来自浮阱180的体端电压。利用提供给浮阱180的外部电压电平和分压器130的分压器特性，晶体管115a、晶体管115b和晶体管140a的端子都不会经受大于1.2V的电压差，因此不会有过压条件发生。

利用供电电压端101上的1.2V电平和输出垫片OUT上的3.3V电压，输出端135上的电压约为2.1V。由于电压在经过与所述偏压相关的传导器件和电通道时下降，所以输出端135上的电压量值将会发生偏离2.1V的某些变化。

利用连接至输出垫片OUT并因而位于升高的外部电压电平的晶体管115b的栅端，并利用连接至在阱偏压端190处提供的升高的外部电压电平的晶体管115b的源端，在晶体管115b上出现断开栅源的电压。利用晶体管115a开启(导通)而晶体管115b断开，阱偏压选择器110将两个电压(即，外部电压和第一分压器输出电压)中较高的电平提供给阱偏压端190。

从输出端135将第一分压器输出电压通过晶体管117a的源端提供给阱偏压选择器112。晶体管117a的栅端被连接至供电电压端101。由于由分压器130(上文所述)在输出端135产生的分压器效果，激活栅源的电压被提供给晶体管117a。晶体管117a导通并提供第一分压器输出电压电平给阱偏压端192。通过电连接，阱偏压端192提供第一分压器输出电压电平给浮阱182。晶体管140b接收来自浮阱182的体端电压。利用提供给浮阱182的第一分压器输出电压(2.1V)和操作第一分压器输出电压和1.2V的供电电压VDD的分压器130的分压器特性，晶体管117a、晶体管117b、晶体管140b和晶体管160的所有端子之间的电压差都不会大于1.2V，从而不会有过压条件发生。

利用连接至输出端135并处于第一分压器输出电压电平的晶体管117b的栅端，以及利用连接至在阱偏压端192处提供的第一分压器输出电压的晶体管117b的源端，切断栅源的电压出现在晶体管117b上并且此晶体管被关闭。利用晶体管117a激活(导通)并且晶体管117b关闭，阱偏压选择器112将两个电压(即，第一分压器输出电压和供电电压VDD)中较高的电平提供给阱偏压端192。

在晶体管155a的漏端处将来自供电电压端101的供电电压VDD提供给分压器145。晶体管155a的栅端处于供电电压电平VDD。供电电压电平VDD在晶体管155a上产生激活栅源的电压并允许晶体管的沟道导通。利用在分压器输出端150与供电电压端101之间导通的晶体管155a的激活沟道，晶体管155b的栅端(连接至分压器输出端150)在晶体管155b上提供激活栅源的电压。因而，晶体管155a和晶体管155b被激活并提供供电电压VDD和地GND的分压器效果，以在分压器输出端150上产生分压器输出电压(未示出)。晶体管155a和晶体管155b的器件阈值可被配置为使得分压器输出电压例如约为0.9V，用于工作在1.2V的供电电压VDD和约为3.3V的外部电压的电压区域中。

在晶体管125b的漏端处将第二分压器输出电压电平提供给阱偏压选择器120。如上所述，第一分压器输出电压约为2.1V并且被提供作为晶体管105上的栅端电压。因而，中间输出电压可升至约比第一分压器输出电压低一个NMOS器件阈值电压的电平或约为1.8到1.9V的电平。利用连接至晶体管105的源端并因此处于中间输出电压电平减去一个NMOS器件阈值电压的电压电平上的晶体管125b的栅端，并利用处于分压器输出电压的晶体管125b的漏端，晶体管125b被激活。晶体管125b导通并将分压器输出端150的低电平输出电压提供给阱偏压端195。通过电连接，阱偏压端195将来自分压器输出端150的低电平电压提供给浮阱185。晶体管105接收来自浮井185的体端电压。

利用连接至分压器输出端150并因此处于0.9V的分压器输出电压电平的晶体管125a的栅端，以及利用连接至在中间输出端199上提供的约1.8-1.9V的中间输出电压的晶体管125a的源端，使晶体管125a上具有切断栅源的电压并且使此晶体管断开。利用晶体管125b开启(导通)并且晶体管125a关闭，阱偏压选择器120将两个电压(即，分压器输出电压和中间输出电压)中的低电平提供给阱偏压端195。

利用提供给浮阱185的分压器输出电压电平并且利用分压器145的分压器特性，晶体管125a、晶体管125b和晶体管105的栅氧化端子之间都不会经受大于1.2V的电压差，从而不会在任意栅氧化层上发生过压条件。晶体管105的漏端被电连接至输出垫片OUT上的外部电压(3.3V)，但是被提供给浮阱185的分压器输出电压(0.9V)围绕。这样，晶体管105的漏端具有阱偏压，其可为通过阱偏压选择器120获得的低偏压控制电压。晶体管内的半导体结可受到大于供电电压VDD量值(例如，1.2V)的电压差，但是，晶体管的栅氧化层(即，任意栅源、栅漏或栅体连接)都不会暴露在大于例如1.2V的电压差下。

继续参考图1，利用应用于晶体管109的栅端的高电平电压以及利用接地GND的源端，晶体管109被接通并且导通至地GND上的0V电平。因而，晶体管109的漏端和晶体管107的源端被下拉至0V。利用连接至供电电压VDD的晶体管107的栅端，晶体管107接收激活栅源的电压并导通，将晶体管107的漏端拉至0V。

晶体管140b的栅端位于在分压器输出端105(上文所述)上提供的第二分压器输出电压电平。利用处于供电电压端101处的供电电压VDD的晶体管140b的源端以及连接至分压器输出端150的晶体管140b的栅端，分压器输出电压在晶体管140b上产生激活栅源的电压。利用激活的沟道，晶体管140b导通并将来自供电电压端101的供电电压VDD提供给输出端135。输出端135提供供电电压VDD给导通的晶体管105，导通的晶体管107的栅端提供0V给晶体管105的源端，因而，晶体管105接收激活栅源的电压。

利用应用于晶体管105、107和109的栅端的高电平电压，通过晶体管105、晶体管107和晶体管109将约为0V的低电平电压提供给输出垫片OUT。注意，利用最高电压所提供的供电电压VDD，PMOS晶体管的源漏定义在互补偏压的情况下反转。来自输出垫片OUT的低电平电压在晶体管140a的漏端提供给分压器130。因而，晶体管140a的栅端(连接至输出端135)接收用于晶体管140a的切断栅源的电压。利用晶体管140断开并且晶体管140b导通，供电电压VDD提供在输出端135上。供电电压VDD还被提供给晶体管105的栅端来确保该器件保持接通状态。

利用连接至输出垫片OUT并处于低电平电压的晶体管115b的栅端，以及利用连接至输出端135上的供电电压VDD的晶体管115b的源端(在之前的互补偏压的配置中为先前的漏端)，晶体管115b上具有激活栅源的电压。晶体管115b导通并提供供电电压VDD给阱偏压端190。通过电连接，阱偏压端190提供供电电压VDD给浮阱180。晶体管140a接收来自浮阱180的体端电压(即，本地电压VDD)。

在晶体管115a的漏端将来自输出垫片OUT的低电压电平提供给阱偏压选择器110。晶体管115a的栅端被连接至输出端135。利用输出端135上的供电电压，将切断栅源的电压提供给晶体管115a并且器件被切断(非导通)。

利用提供给浮阱180的供电电压VDD，晶体管115a、晶体管115b或晶体管140a的所有端子之间都不会经受大于1.2V的电压差，从而不会有过压条件发生。利用晶体管115b开启(导通)并且晶体管115a关闭，阱偏压选择器110将两个电压中的高电平(即，选择第一分压器输出电压来替代低电平电压)提供给阱偏压端190。

利用连接至输出端135并处于供电电压VDD的晶体管117b的栅端，以及利用连接至供电电压端101的晶体管117b的源端，在晶体管117b上具有切断栅源的电压并且器件被关闭。利用晶体管117a切断(非导通)并且晶体管117b切断，阱偏压选择器112使阱偏压端192保持浮动。

在晶体管117a的漏端将来自输出端135的第一分压器输出电压提供给阱偏压选择器112。晶体管117a的栅端被连接至供电电压端101。利用输出端135上的供电电压，向晶体管117a提供切断栅源的电压，从而使器件断开。

利用阱偏压端192的浮动和均处于供电电压VDD的供电电压端101和输出端135，晶体管105和晶体管107的栅端被提供激活栅源的电压，并且确保了两个器件的导通。

如上所述，在晶体管155a的漏端将来自供电电压端101的供电电压VDD提供给分压器145。分压器145的所有连接和操作也如上所述。

阱偏压选择器120、晶体管125a和晶体管125b在阱偏压端195上提供反向偏压，该反向偏压为中间输出端199和分压器输出端150中较低的电平。因而，晶体管105、晶体管125a和晶体管125b的阱偏压和体端具有在沟道端导通后这些器件暴露于其下的最低电势。当晶体管105导通时，中间输出端199被接地至GND，因此晶体管105的阱也为GND。当晶体管105断开时，中间输出端199的电压上升至1.8到1.9V，因而阱偏压端195上的电压等于分压器输出端150上的电压，约为0.9。如果晶体管105导通或断开，浮阱185内的所有晶体管的栅氧化层不会经受大于1.2V的电压。

在晶体管125a的源端处将来自中间输出端199的中间输出电压电平(即，低电压)提供给阱偏压选择器120。晶体管125a的栅端被连接至分压器输出端150。由于由分压器145(如上文所述)产生的分压器效果，分压器输出电压在晶体管125a上产生激活栅源的电压，从而允许器件导通。晶体管125a导通并将中间输出电压电平(低电压，约等于例如0V)提供给阱偏压端195。通过电连接，阱偏压端195将中间输出电压电平提供给浮阱185。晶体管105接收来自浮阱185的体端电压。利用提供给浮阱185的中间输出端电平，以及利用分压器145的分压器特性，晶体管125a、晶体管125b和晶体管105之间都不会经受大于1.2V的电压差，从而不会有过压条件发生。

连接在阱偏压端195与供电电压端101之间的二极管177表示由包括浮阱185的n型阱所形成的结。n型阱被加有供电电压VDD的偏压，并且将浮阱185与通用的p型衬底隔离开。

在上述的各种讨论中，利用供电电压端101上的1.2V电平和接地端102上的0V，分压器输出端150上的电压约为0.9V。由于电压在通过与上文所述的偏压相关的导通器件和电通道时的下降，分压器输出端150上的电压量将发生偏离0.9V的某些变化。

开关的各种示例性实施方式已给出，可选地，开关可被表示为NMOS或PMOS晶体管。本领域的技术人员将很容易地理解，还存在开关的其它可选的实施方式。例如，半导体衬底中的开关可被制成JFET或IGFET晶体管。上述示例性的实施方式应该并入用于实现这些实施方式的可选装置中，且不作为解释本发明的限制。

Claims (13)

1.一种设置在供电电压端和接地端之间的输出缓冲器，所述输出缓冲器包括：

多个晶体管，所述多个晶体管被连接至输出垫片，并被配置为将所述输出垫片电连接至所述接地端；

多个阱偏压选择器，所述多个阱偏压选择器中的每个均被连接至多个浮阱中与之相关的一个浮阱，被配置为选择各自的反向阱偏压并将所选的反向阱偏压提供给所述与之相关的一个浮阱；以及

多个分压器，所述多个分压器中的每个均被连接至所述多个阱偏压选择器中与之相关的一个阱偏压选择器，并且被配置为产生各自的阱偏压参考电压。

2.如权利要求1所述的输出缓冲器，其中，所述多个晶体管包括第一晶体管、第二晶体管和第三晶体管；所述第一晶体管具有连接至所述输出垫片的第一电流承载端、连接至第一节点的栅端、连接至第三节点的第二电流承载端、以及连接至第一浮阱的体端；所述第二晶体管具有连接至所述第三节点的第一电流承载端和连接至所述供电电压的栅端；所述第三晶体管具有连接至所述第二晶体管的所述第二电流承载端的第一电流承载端、连接至所述接地端的第二电流承载端、以及接收输入电压的栅端；所述第二晶体管和所述第三晶体管的体端被连接至所述接地端。

3.如权利要求2所述的输出缓冲器，其中，所述第一、第二和第三晶体管是NMOS晶体管。

4.如权利要求3所述的输出缓冲器，其中所述多个阱偏置选择器中的每个还包括第一晶体管和第二晶体管；阱偏压选择器的所述第一晶体管的栅端被连接至所述阱偏压选择器的所述第二晶体管的第一电流承载端；所述阱偏压选择器的所述第二晶体管的栅端被连接至所述阱偏压选择器的所述第一晶体管的第一电流承载端；所述阱偏压选择器的所述第一晶体管的体端被连接至所述阱偏压选择器的所述第二晶体管的体端、连接至相应的浮阱、并连接至所述阱偏压选择器的所述第一晶体管的第二电流承载端和所述第二晶体管的第二电流承载端。

5.如权利要求4所述的输出缓冲器，其中，设置在所述阱偏压选择器中的至少之一内的所述第一晶体管和所述第二晶体管是本地PMOS晶体管，并且所述相应的浮阱是具有n型掺杂物的半导体区。

6.如权利要求5所述的输出缓冲器，其中，设置在所述阱偏压选择器中的至少之一内的所述第一晶体管和所述第二晶体管是NMOS晶体管，并且所述相应的浮阱是具有p型掺杂物的半导体区。

7.如权利要求6所述的输出缓冲器，其中，所述多个阱偏压选择器中的第一阱偏压选择器被连接在所述输出垫片与所述输出缓冲器的所述第一晶体管的所述栅端之间，并且所述多个阱偏压选择器的第二阱偏压选择器被连接在所述输出缓冲器的所述第一晶体管和所述第二晶体管的所述栅端之间。

8.如权利要求7所述的输出缓冲器，其中，第一分压器被连接在所述供电电压端与接地端之间，所述第一分压器包括第一晶体管和第二晶体管，所述第一分压器的所述第一晶体管的栅端和漏端被连接至所述供电电压端，所述第一分压器的所述第一晶体管的源端和所述第一分压器的所述第二晶体管的栅端和漏端被连接至所述第一分压器的输出端，并且所述第一分压器的所述第一晶体管和第二晶体管的体端被连接至所述接地端。

9.如权利要求8所述的输出缓冲器，其中，设置在所述第一分压器内的所述第一晶体管和所述第二晶体管是NMOS晶体管。

10.如权利要求9所述的输出缓冲器，其中，设置在所述第一分压器内的所述第二晶体管是本地NMOS晶体管。

11.如权利要求10所述的输出缓冲器，其中，第二分压器被连接在所述供电电压端与所述输出垫片之间，所述第二分压器包括第一晶体管和第二晶体管，所述第二分压器的所述第一晶体管的栅端被连接至所述第一分压器的所述输出端，所述第一晶体管的第一电流承载端被连接至所述供电电压端，所述第二分压器的所述第一晶体管的漏端和所述第二分压器的所述第二晶体管的栅端和漏端被连接至所述第二分压器的输出端，所述第二分压器的所述第二晶体管的源端被连接至所述输出垫片，所述第二分压器的所述第一晶体管的体端被连接至第二浮阱，并且所述第二分压器的所述第二晶体管的所述体端被连接至所述第一浮阱。

12.如权利要求11所述的输出缓冲器，其中，设置在所述第二分压器内的所述第一晶体管和所述第二晶体管是本地NMOS晶体管。

13.如权利要求12所述的输出缓冲器，进一步包括PMOS晶体管，所述PMOS晶体管具有被连接至第一节点的栅端和源端以及被连接至所述供电电压的漏端。

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