JP2009177791A - 単一電圧源cmosのためのオープンドレイン出力バッファ - Google Patents
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Abstract
【解決手段】オープンドレインバッファは、多数のフローティングウェルと、出力スイッチングデバイスと、対応するウェル・バイアスセレクタとを有し、ゲート酸化膜が予め定められた値より大きい電圧を受けないようにする。PMOSおよびNMOSウェル・バイアスセレクタは、それぞれ、有効な最高または最低電圧を選択して印加し、対応するウェル領域をバイアスし、デバイススイッチング端子に過剰な電気的ストレスがかからないようにする。端子関連出力にスイッチング関連電圧が印加されると、ウェル・バイアスセレクタは、代わりの端子を選択して最高または最低電圧の選択を連続して行い、適正なウェルバイアス状態を提供する。分圧器は、ウェルバイアス電圧を適正に選択させる基準電圧をフローティングウェルに対して生成する。
【選択図】図1
Description
Claims (13)
- 供給電圧端子とアース端子との間に配置された出力バッファであって、
出力パッドに結合され、前記出力パッドを前記アース端子に電気的に結合する複数のトランジスタと、
複数のフローティングウェルのうちの対応する1つにそれぞれ結合され、前記複数のフローティングウェルのうちの前記対応する1つに対してそれぞれの逆ウェル・バイアス電圧を選択して印加する複数のウェル・バイアスセレクタと、
前記複数のウェル・バイアスセレクタの対応する1つにそれぞれ結合され、それぞれのウェル・バイアス基準電圧を生成する複数の分圧器と、
を備える出力バッファ。 - 前記複数のトランジスタは、第1のトランジスタと、第2のトランジスタと、第3のトランジスタとを含み、前記第1のトランジスタは、前記出力パッドに結合される第1の導電端子と、第1のノードに結合されるゲート端子と、第3のノードに結合される第2の導電端子と、第1のフローティングウェルに結合される本体端子とを有し、前記第2のトランジスタは、前記第3のノードに結合される第1の導電端子と、前記供給電圧端子に結合されるゲート端子とを有し、前記第3のトランジスタは、前記第2のトランジスタの前記第2の導電端子に結合される第1の導電端子と、前記アース端子に結合される第2の導電端子と、入力電圧を受けるゲート端子とを有し、前記第2のトランジスタおよび前記第3のトランジスタの本体端子は、前記アース端子に結合される、請求項1に記載の出力バッファ。
- 前記第1、第2、および、第3のトランジスタは、NMOSトランジスタである、請求項2に記載の出力バッファ。
- 前記複数のウェル・バイアスセレクタのそれぞれは、第1のトランジスタ、および、第2のトランジスタをさらに有し、前記ウェル・バイアスセレクタの前記第1のトランジスタのゲート端子は、前記ウェル・バイアスセレクタの前記第2のトランジスタの第1の導電端子に結合され、前記ウェル・バイアスセレクタの前記第2のトランジスタのゲート端子は、前記ウェル・バイアスセレクタの前記第1のトランジスタの第1の導電端子に結合され、前記ウェル・バイアスセレクタの前記第1のトランジスタの本体端子は、前記ウェル・バイアスセレクタの前記第2のトランジスタの本体端子と、対応するフローティングウェルと、前記ウェル・バイアスセレクタの前記第1のトランジスタおよび前記第2のトランジスタの第2の導電端子と、に結合される、請求項3に記載の出力バッファ。
- 前記複数のウェル・バイアスセレクタの少なくとも1つに配置される前記第1のトランジスタおよび前記第2のトランジスタは、ネイティブPMOSトランジスタであり、前記対応するフローティングウェルは、n型ドーパントを有する半導体領域である、請求項4に記載の出力バッファ。
- 前記複数のウェル・バイアスセレクタの少なくとも1つに配置される前記第1のトランジスタおよび前記第2のトランジスタは、NMOSトランジスタであり、前記対応するフローティングウェルは、p型ドーパントを有する半導体領域である、請求項5に記載の出力バッファ。
- 前記複数のウェル・バイアスセレクタのうちの第1のウェル・バイアスセレクタは、前記出力バッファにおける、前記出力パッドと前記第1のトランジスタの前記ゲート端子との間に結合され、前記複数のウェル・バイアスセレクタのうちの第2のウェル・バイアスセレクタは、前記出力バッファにおける、前記第1のトランジスタの前記ゲート端子と前記第2のトランジスタの前記ゲート端子との間に結合される、請求項6に記載の出力バッファ。
- 前記供給電圧端子と前記アース端子との間には第1の分圧器が結合され、前記第1の分圧器は、第1のトランジスタと第2のトランジスタとを有し、前記第1の分圧器の前記第1のトランジスタのゲート端子およびドレイン端子は、前記供給電圧端子に結合され、前記第1の分圧器の前記第1のトランジスタのソース端子と、前記第1の分圧器の前記第2のトランジスタのゲート端子およびドレイン端子とは、前記第1の分圧器の出力端子に結合され、前記第1の分圧器の前記第1のトランジスタおよび前記第2のトランジスタの本体端子は、前記アース端子に結合される、請求項7に記載の出力バッファ。
- 前記第1の分圧器に配置される前記第1のトランジスタおよび前記第2のトランジスタは、NMOSトランジスタである、請求項8に記載の出力バッファ。
- 前記第1の分圧器に配置される前記第2のトランジスタは、ネイティブNMOSトランジスタである、請求項9に記載の出力バッファ。
- 前記供給電圧端子と前記出力パッドとの間には第2の分圧器が結合され、前記第2の分圧器は、第1のトランジスタと第2のトランジスタとを有し、前記第2の分圧器の前記第1のトランジスタのゲート端子は、前記第1の分圧器の前記出力端子に結合され、前記第1のトランジスタの第1の導電端子は、前記供給電圧端子に結合され、前記第2の分圧器の前記第1のトランジスタのドレイン端子と、前記第2の分圧器の前記第2のトランジスタのゲート端子およびドレイン端子とは、前記第2の分圧器の出力端子に結合され、前記第2の分圧器の前記第2のトランジスタのソース端子は、前記出力パッドに結合され、前記第2の分圧器の前記第1のトランジスタの本体端子は、第2のフローティングウェルに結合され、前記第2の分圧器の前記第2のトランジスタの前記本体端子は、前記第1のフローティングウェルに結合される、請求項10に記載の出力バッファ。
- 前記第2の分圧器に配置される前記第1のトランジスタおよび前記第2のトランジスタは、ネイティブPMOSトランジスタである、請求項11に記載の出力バッファ。
- 第1のノードに結合されるゲート端子およびソース端子と、前記供給電圧端子に結合されるドレイン端子とを有するPMOSトランジスタをさらに備える、請求項12に記載の出力バッファ。
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