KR101053539B1 - 출력 드라이버를 구비한 데이터 출력 회로 - Google Patents

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Abstract

데이터 출력 회로에 대해 개시한다. 개시된 데이터 출력 회로는 데이터 펄스를 프리 드라이빙하는 프리 드라이버, 상기 프리 드라이버의 출력 신호를 제공받는 출력 드라이버, 상기 프리 드라이버의 출력 신호의 슬로프를 완만하게 만들어 상기 출력 드라이버에 제공하는 고저항체를 포함하며, 상기 고저항체는 상기 출력 드라이버를 구성하는 모스 트랜지스터의 게이트 저항이다.
Figure R1020090130796
출력 드라이버, 풀 업, 풀 다운

Description

출력 드라이버를 구비한 데이터 출력 회로{Data Output Circuit Having Output Driver}
본 발명은 데이터 출력 회로에 관한 것으로, 보다 구체적으로는 출력 드라이버를 구비한 데이터 출력 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 처리하는 코어 영역과 외부의 다른 회로 장치와 신호를 주고 받는 데이터 입출력 영역으로 구분될 수 있다. 데이터 입출력 영역은 데이터 입력 회로 및 데이터 출력 회로를 포함할 수 있다. 데이터 입력 회로는 외부에서 입력되는 데이터를 버퍼링하여 코어 영역에 제공한다. 데이터 출력 회로는 코어 영역으로부터 전달되는 데이터 신호를 입력 받아, 외부의 다른 반도체 장치에 정확히 데이터를 전달시킬 수 있도록 데이터를 풀업 및 풀다운 드라이빙 한다.
데이터 출력 회로의 특성을 결정하는 변수로서 슬루율(slew rate)이 있다. 슬루율은 데이터 출력 회로에서 출력되는 데이터 전압 레벨이 얼마나 빠르게 변하는지의 여부를 나타내는 것으로서, 시간에 대한 전압 기울기를 나타낸다. 이러한 슬루율은 반도체 제조 공정 또는 동작 온도에 영향을 받을 수 있다.
현재 데이터 출력 회로는 정확한 데이터 전압을 출력하기 위해 데이터의 슬루율을 줄이기 위한 노력이 계속되고 있다. 그 일환으로, 데이터 출력 회로를 구성하는 출력 드라이버에 입력되는 데이터 펄스의 슬로프(slope)를 완만하게 만드는 방법이 있다.
출력 드라이버에 입력되는 데이터 펄스의 슬로프를 완만하게 만들기 위해서, 종래에는 프리 드라이버와 출력 드라이버 사이에 고저항을 연결시키는 방법이 제안되었다.
그러나, 프리 드라이버(pre driver)의 출력단에 고 저항을 배치하는 경우, 데이터 출력 회로의 면적이 증대되는 문제점이 있다.
또한, 다른 방법으로는 CMOS 형태로 구성된 출력 드라이버의 NMOS 트랜지스터 및 PMOS 트랜지스터의 턴 온/턴 오프 시점을 순차적으로 지연시켜, 데이터 펄스의 슬루율을 조절하는 방법이다.
그러나, 상기의 방법은 도 1에 도시된 바와 같이, NMOS 트랜지스터 및 PMOS 트랜지스터의 턴 온 및 턴 오프 구간의 순차적인 지연에 의해, NMOS 트랜지스터(NMOS) 및 PMOS 트랜지스터(PMOS)가 동시에 턴온되는 구간(도면의 X 구간)이 발생되어, 전류 소모를 증대시키는 문제가 있다.
본 발명의 일 견지에 따른 데이터 출력 회로는, 데이터 펄스를 프리 드라이빙하는 프리 드라이버, 상기 프리 드라이버의 출력 신호를 제공받는 출력 드라이버, 상기 프리 드라이버의 출력 신호의 슬로프를 완만하게 만들어 상기 출력 드라이버에 제공하는 고저항체를 포함하며, 상기 고저항체는 상기 출력 드라이버를 구성하는 모스 트랜지스터의 게이트 저항이다.
또한, 본 발명의 다른 실시예에 따른 데이터 출력 회로는 업 신호를 드라이빙하는 풀업 회로부, 상기 업 신호와 반대 위상을 갖는 다운 신호를 드라이빙하는 풀 다운 회로부, 상기 업 신호의 슬로프를 완만하게 만들어 상기 풀업 회로부에 제공하는 제 1 저항부, 및 상기 다운 신호의 슬로프를 완만하게 만들어 상기 풀다운 회로부에 제공하는 제 2 저항부를 포함하며, 상기 제 1 저항부는 상기 풀업 회로부를 구성하는 MOS 트랜지스터의 게이트 저항으로 구성되고, 상기 제 2 저항부는 상기 풀다운 회로부를 구성하는 MOS 트랜지스터의 게이트 저항으로 구성된다.
또한, 본 발명의 또 다른 실시예에 따른 데이터 출력 회로는 데이터 펄스의 업 데이터에 응답하여 업 신호를 생성하는 프리 드라이버, 상기 업 신호를 드라이빙하는 PMOS 트랜지스터, 상기 업 신호의 슬로프를 완만하게 만들어 상기 PMOS 트랜지스터에 제공하는 저항부, 및 상기 데이터 펄스의 업 데이터에 응답하여, 상기 PMOS 트랜지스터의 소스에 전원 전압을 제공하는 스위칭부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 데이터 출력 회로는 데이터 펄스의 다운 데이터에 응답하여 다운 신호를 생성하는 프리 드라이버, 상기 다운 신호를 드라이빙하는 NMOS 트랜지스터, 상기 다운 신호의 슬로프를 완만하게 만들어 상기 NMOS 트랜지스터에 제공하는 저항부, 및 상기 데이터 펄스의 업 데이터에 응답하여, 상기 NMOS 트랜지스터의 소스에 접지 전압을 제공하는 스위칭부를 포함한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예에 대해 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 데이터 출력 회로를 보여주고, 도 3은 도 2의 풀업 회로부의 레이아웃을 보여준다.
도 2를 참조하면, 데이터 출력 회로(100)는 프리 드라이버(110) 및 출력 드라이버(150)를 포함한다.
프리 드라이버(110)는 업 데이터(UPDATA)를 드라이빙하는 제 1 프리 드라이버(112) 및 다운 데이터(DNDATA)를 드라이빙하는 제 2 프리 드라이버(115)를 포함할 수 있다. 여기서, 상기 제 1 및 제 2 프리 드라이버(112,115) 각각은 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성된 CMOS 인버터로 구성될 수 있다.
출력 드라이버(150)는 풀업 회로부(150a) 및 풀다운 회로부(150b)를 포함할 수 있다. 풀업 회로부(150a)는 제 1 프리 드라이버(112)의 출력 신호인 업 신호, 즉, 프리 드라이빙된 업 데이터를 풀업 증폭하여 데이터(DQ) 패드(200)에 제공한다. 풀다운 회로부(150b)는 제 2 프리 드라이버(115)의 출력 신호인 다운 신호, 즉, 프리 드라이빙된 다운 데이터를 풀다운 증폭하여 데이터 패드(200)에 제공한 다.
상기 풀업 회로부(150a)는 제 1 저항부(160P) 및 대형 PMOS 트랜지스터(Pms)로 구성될 수 있다. 제 1 저항부(160P)는 고저항체, 예를 들어, 직렬로 연결된 복수의 저항들로 구성될 수 있다. 또한, 대형 PMOS 트랜지스터(Pms)는 제 1 프리 드라이버(112)의 출력 신호에 응답하여, 소스로 부터 인가된 전원 전압(VDDQ)을 데이터 패드(200)로 스위칭한다. 이러한 대형 PMOS 트랜지스터(Pms)는 명칭에서 의미하는 바와 같이, 제 1 및 제 2 프리 드라이버(112,115)를 구성하는 모스 트랜지스터의 크기에 비해 상대적으로 큰 크기를 가질 수 있다. 이러한 대형 PMOS 트랜지스터(Pms)는 설계 편의 및 면적 효율을 위해 복수개의 소형 PMOS 트랜지스터들을 병렬로 연결시켜 구성할 수 있다. 이하에서 도면 부호 Pms는 대형 PMOS 트랜지스터는 물론 대형 PMOS 트랜지스터를 구성하기 위해 병렬로 연결된 복수의 PMOS 트랜지스터들을 통칭할 것이다.
상기 풀다운 회로부(150b)는 제 2 저항부(160N) 및 대형 NMOS 트랜지스터(Nms)로 구성될 수 있다. 제 2 저항부(160N)는 제 1 저항부(160P)와 마찬가지로 고저항체, 예를 들어, 직렬로 연결된 복수의 저항으로 구성될 수 있다. 대형 NMOS 트랜지스터(Nms)는 제 2 프리 드라이버(115)의 출력 신호에 응답하여, 데이터 패드(200)에 제공되는 전압을 NMOS 트랜지스터(Nms)와 연결된 접지단(VSSQ)으로 디스차지한다. 이러한 대형 NMOS 트랜지스터(Nms) 역시 제 1 및 제 2 프리 드라이버(112,115)를 구성하는 트랜지스터의 크기에 비해 상대적으로 큰 크기를 가질 수 있으며, 복수개의 소형 NMOS 트랜지스터들을 병렬로 연결시켜 구성할 수 있다. 이하에서 도면 부호 Nms는 대형 NMOS 트랜지스터는 물론 상기 대형의 NMOS 트랜지스터를 구성하는 병렬로 연결된 NMOS 트랜지스터들을 통칭할 것이다.
본 실시예에서, 상기 제 1 및 제 2 저항부(160P,160N)는 회로상으로는 대형 PMOS 트랜지스터(Pms) 및 대형 NMOS 트랜지스터(Nms)의 게이트에 각각 연결되는 것으로 표현되었으나, 본 실시예의 제 1 및 제 2 저항부(160P,160N)는 도 3 및 도 4에 도시된 바와 같이, 대형 PMOS 트랜지스터(Pms) 및 대형 NMOS 트랜지스터(Nms)의 게이트 저항이다.
즉, 도 3을 참조하면, 대형 PMOS 트랜지스터(Pms)는 반도체 기판(151)에 형성되는 액티브 영역(155P) 및 상기 액티브 영역(155P)상에 신호의 단절 없이 요철 형태로 연장된 게이트(160P)를 포함한다. 이때, 액티브 영역(155P)은 P형의 불순물을 포함할 수 있다. 여기서, 제 1 게이트 전극(162) 일측의 액티브 영역(155P)은 소스 영역(S)이 되고, 타측의 액티브 영역(155)은 드레인 영역(D)이 된다.
상기 게이트(160P)는 액티브 영역(155P) 상에 복수개가 평행하게 배치된 제 1 게이트 전극(162), 상기 제 1 게이트 전극(162)들이 요철 형태를 가지면서 직렬 연결될 수 있도록 제 1 게이트 전극(162)의 일측 및 타측 단부 간을 교대로 연결시키는 제 2 게이트 전극(164), 및 상기 제 1 및 제 2 게이트 전극(162,164)을 전기적으로 연결시키는 콘택부(165)를 포함한다.
이러한 게이트(160P)는 제 1 프리 드라이버(112)의 출력 신호 배선(120)과 전기적으로 콘택(T)된다. 본 도면에서는 제 1 프리 드라이버(112)의 출력 신호 배 선(120)이 일측단에 위치하는 제 1 게이트 전극(162)과 콘택되는 것에 대해 도시하였지만, 제 1 및 제 2 게이트 전극(162)의 어느 부분과 연결되어도 무방하다. 또한, 상기 게이트(160P)는 제 1 게이트 전극(162)만으로도 구성될 수 있으며, 이러한 경우 상기 제 1 게이트 전극(162) 각각에 신호를 전달하기 위해 복수의 제 1 프리 드라이버(112)의 출력 신호 배선(120)이 요구될 것이다.
PMOS 트랜지스터들의 각 소스 영역(S)은 전원 전압(VDDQ)이 제공되는 배선(이하, 전원 전압 배선:170)과 각각 전기적으로 연결되고, 각 드레인 영역(D)은 데이터 패드(200)와 연결되는 배선(이하, 패드 배선:175P)과 각각 연결된다. 이때, 전원 전압 배선(170)이 소스 영역(S) 각각에 위치되고, 패드 배선(175)이 드레인 영역(D) 각각에 위치되는 것은 각 소스 및 드레인 영역(S,D)에 신호 지연 없이 동시에 신호를 제공 및 전달 받기 위함이다.
한편, 상기 NMOS 트랜지스터(Nms)는 도 4에 도시된 바와 같이 상기 PMOS 트랜지스터(PM)의 집적 형태와 유사하게 집적될 수 있다. 즉, NMOS 트랜지스터(Nms)는 소스(S) 및 드레인(D)이 형성되는 액티브 영역(155N) 및 액티브 영역(155N)상에 요철 형태로 연장, 배치되는 게이트(160N)를 포함한다. NMOS 트랜지스터(Nms)의 액티브 영역(155N)은 n형의 불순물 영역이 포함되어 있으며, 게이트(160N)는 PMOS 트랜지스터(PM)의 게이트(160P)와 마찬가지로, 복수개가 평행하게 배치된 제 1 게이트 전극(162), 상기 제 1 게이트 전극(162)들이 요철 형태를 가지면서 직렬 연결될 수 있도록 제 1 게이트 전극(162)의 일측 및 타측 단부간을 교대로 연결시키는 제 2 게이트 전극(164), 및 상기 제 1 및 제 2 게이트 전극(162,164)을 전기적으로 연결시키는 콘택부(165)를 포함한다.
이러한 NMOS 트랜지스터(Nms)의 게이트(160N)는 제 2 프리 드라이버(115)의 출력 신호 배선(130)과 전기적으로 콘택(T)된다. 이때, NMOS 트랜지스터(Nms) 역시 PMOS 트랜지스터(Pms) 마찬가지로, 제 2 프리 드라이버(115)의 출력 신호 라인(130)은 NMOS 트랜지스터(Nms)의 게이트(160N)의 어느 부분에나 콘택이 가능하다.
PMOS 트랜지스터(Pms)와 마찬가지로, 상기 게이트(160N)는 제 1 게이트 전극(162)만으로도 구성될 수 있으며, 이러한 경우 상기 제 1 게이트 전극(162) 각각에 신호를 전달하기 위해 복수의 제 2 프리 드라이버(112)의 출력 신호 배선(130)이 요구될 것이다.
NMOS 트랜지스터(Nms)의 각 소스 영역(S)은 접지 전압(VSSQ)이 제공되는 배선(이하, 접지 전압 배선:180)과 각각 전기적으로 연결되고, 각 드레인 영역(D)은 데이터 패드(200)와 연결하는 배선(이하, 패드 배선:175N)과 각각 연결된다.
본 실시예에 따른 출력 드라이버(150)를 구성하는 풀업 및 풀다운 회로부(150a,150b)는 슬루율을 개선하기 위한 제 1 및 제 2 저항부(160P,160N)는 NMOS 및 PMOS 트랜지스터(Nms, Pms)의 게이트(160) 자체 저항으로 구성되므로, 모두 액티브 영역(155) 상에 배치된다. 이에 따라, 제 1 및 제 2 저항부(160P,160N)를 제작하기 위한 별도의 면적이 요구되지 않는다.
또한, 제 1 및 제 2 저항부(160P,160N)의 딜레이에 의해, PMOS 트랜지스터(Pms) 및 NMOS 트랜지스터(Nms)가 동시에 턴-온됨을 방지하기 위하여, 도 5에 도 시된 바와 같이, 풀업 및 풀다운 회로부(150a,150b)에 콘트롤 회로부(300)를 더 연결할 수 있다.
콘트롤 회로부(300)는 풀업 회로부(150a)와 연결되는 제 1 스위칭부(310) 및 풀다운 회로부(150b)와 연결되는 제 2 스위칭부(320)를 포함할 수 있다.
제 1 스위칭부(310)는 업 데이터(UP DATA)에 응답하여 전원 전압(VDDQ)를 스위칭하는 PMOS 트랜지스터로 구성될 수 있다. 제 1 스위칭부(310)는 제 1 저항부(160P)와 연결되되, 도 6에 도시된 바와 같이, 제 1 스위칭부(310)와 제 1 저항부(160P)를 연결하는 배선(330)은 제 1 프리 드라이버(112)의 출력 신호 배선(120)과는 일정 거리를 두고 이격되도록 형성될 수 있다. 다시 말해, PMOS 트랜지스터(Pms)의 게이트(160P)의 일단에 제 1 프리 드라이버(112)의 출력 신호 배선(120)이 연결되고, 타단에 제 1 스위칭부(310)가 연결될 수 있다. 이에 따라, 고저항을 갖는 PMOS 트랜지스터(Pms)의 게이트 양단에 동시에 전원 전압(VDDQ)가 제공되어, 고저항으로 인한 신호 딜레이가 제거된다.
제 2 스위칭부(320)는 다운 데이터(DN DATA)에 응답하여 제 2 저항부(160N)에 인가될 전압(NMOS 트랜지스터(Nms)의 게이트 전압)을 디스차지시키는 NMOS 트랜지스터로 구성될 수 있다. 이러한 제 2 스위칭부(320)는 도 7에 도시된 바와 같이, 제 2 저항부(160N)와 연결되되, 제 2 저항부(160N)를 연결하는 배선(340)은 제 2 프리 드라이버(115)의 출력 신호 배선(130)과 일정 거리를 두고 이격되도록 형성된다. 즉, NMOS 트랜지스터(Nms)의 게이트(160N)의 일단에 제 2 프리 드라이버(115)가 연결되고, 타단에 제 2 스위칭부(310)가 연결될 수 있다. 이에 따라, 고 저항을 갖는 NMOS 트랜지스터(Nms)의 게이트 양단을 통해 인가되어 있는 전압을 동시에 디스차지시킬 수 있다.
이와 같은 구성의 출력 드라이버(100)를 시뮬레이션하면, 도 8에 도시된 바와 같이, 상기 제 1 및 제 2 저항부(160P,160N) 및 콘트롤 회로부(300)를 이용한 풀업 및 풀 다운 회로부(150a,150b)의 출력 펄스는 오버슈트(overshoot) 또는 언더슈트(undershoot)등의 결함 등이 존재하지 않으며, 딜레이가 발생되지 않아 라이징 에지(rising edge) 및 폴링 에지(falling edge)에서 동시 턴온 구간(x')이 거의 발생되지 않는다. 즉, 풀업 회로부(150a)은 상기와 같은 구조에 의해 폴링 에지의 슬로프가 완만한 기울기를 갖게 되고, 풀다운 회로부(150b)는 라이징 에지의 슬로프가 완만한 기울기를 갖게 되므로, 풀업 및 풀다운 회로부(150a,150b)가 동시 턴온되지 않는다. 이에 따라, 전류 누설을 방지할 수 있다.
상기 실시예들은 풀업 및 풀다운 회로부(150a,150b)를 구성하는 PMOS 트랜지스터(Pms) 및 NMOS 트랜지스터(Nms)들의 게이트를 데이터 펄스의 슬루율을 낮추는 저항으로 이용하였다. 하지만, 이하의 실시예와 같이, 프리 드라이버(112 또는 115)와 PMOS 트랜지스터(Pms) 및 NMOS 트랜지스터(Nms)를 연결하는 배선(120 및 130)을 저항으로 이용할 수 있다.
즉, 도 9를 참조하면, 예를 들어, PMOS 트랜지스터(Pms)의 게이트(160P)는 병렬 형태가 되도록 액티브 영역(155) 상에 서로 평행하게 배치되는 제 1 게이트 전극(162)만으로 구성하고, 제 1 프리 드라이버(112)의 출력 신호 배선(120-1~120-n)을 상기 제 1 게이트 전극(162)의 수만큼 인출하여 제 1 프리 드라이버(112)의 출력 신호 배선(120-1~120-n)과 상기 제 1 게이트 전극(162)들을 각각 연결한다. 이때, 제 1 프리 드라이버(112)와 제 1 게이트 전극(162)간의 전기적 연결을 위해, 제 1 게이트 전극(162)이 일단들이 제 2 게이트 전극(164)에 의해 선택적으로 연결될 수도 있다. 또한, 상기 출력 신호 배선(120-1~120-n)의 일단이 모두 묶여 있을 수도 있다.
그러면, 출력 배선(120-1~120-n)이 저항으로 이용되어, 데이터 출력 펄스의 슬로프를 완만하게 만들 수 있다.
이때, 상기 출력 신호 배선(120-1~120-n)이 형성되는 부분은 상기 출력 신호 배선(120-1~120-n)이 하나의 배선으로 구성되든 다수개의 배선으로 구성되든 일정 면적으로 할애되어 있는 영역이므로, 제 1 프리 드라이버(112)의 출력 배선을 다수개로 구성한다고 하여도, 면적이 증대되지는 않는다.
본 실시예에서는 풀업 회로부에 대해 예를 들어 설명하였지만, 풀다운 회로부에도 동일하게 제공됨은 물론이다.
이와 같은 본 발명에 따르면, 출력 드라이버에 입력되는 데이터 펄스의 슬로프를 완만하게 만들기 위해서, 풀업 회로부 및 풀다운 회로부를 구성하는 모스 트랜지스터의 게이트 또는 프리 드라이버의 출력 신호 배선을 저항으로 이용한다. 이에 따라, 정해진 영역 즉, 액티브 영역상에 배치되는 게이트 전극 자체에서 고저항이 발생되므로, 회로 설계 면적을 크게 줄일 수 있다.
한편, 풀업 및 풀다운 회로부에 콘트롤 회로부를 더 연결시켜, 풀업 및 풀다 운 회로부를 구성하는 모스 트랜지스터의 게이트 양단에 동시에 프리드라이빙된 데이터 펄스를 제공하므로써, 신호 딜레이를 줄일 수 있다.
이에 따라, 데이터 펄스의 라이징 및 폴링 에지의 슬로프는 완만하게 만들면서, 상호간의 오버랩되는 부분을 줄일 수 있어, 풀업 회로부 및 풀다운 회로부의 동시 턴온을 방지할 수 있다.
이와같이, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범주에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허 청구 범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일반적인 출력 드라이버의 출력 펄스를 보여주는 시뮬레이션 도면,
도 2는 본 발명의 실시예에 따른 데이터 출력 회로의 회로도,
도 3은 도 2의 풀업 회로부의 레이아웃을 개략적으로 보여주는 도면,
도 4는 도 2의 풀다운 회로부의 레이아웃을 개략적으로 보여주는 도면,
도 5는 본 발명의 다른 실시예에 따른 데이터 출력 회로의 회로도,
도 6은 도 5의 풀업 회로부의 레이아웃을 개략적으로 보여주는 도면,
도 7은 도 5의 풀다운 회로부의 레이아웃을 개략적으로 보여주는 도면,
도 8은 본 발명의 실시예들에 따른 데이터 출력 회로의 출력 펄스를 시뮬레이션한 도면,
도 9는 본 발명의 또 다른 실시예에 따른 데이터 출력 회로의 레이아웃도이다.

Claims (31)

  1. 데이터 펄스를 프리 드라이빙하는 프리 드라이버;
    상기 프리 드라이버의 출력 신호를 제공받는 출력 드라이버; 및
    상기 프리 드라이버의 출력 신호의 슬로프를 완만하게 만들어 상기 출력 드라이버에 제공하는 고저항체를 포함하며,
    상기 고저항체는 상기 출력 드라이버를 구성하는 모스 트랜지스터의 게이트 저항인 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 모스 트랜지스터는 액티브 영역을 더 포함하고,
    상기 게이트는 상기 액티브 영역상에 단절 없이 연장되는 복수의 요철 구조를 갖도록 구성되는 데이터 출력 회로.
  3. 제 2 항에 있어서,
    상기 게이트는,
    액티브 영역 상에 복수개가 평행하게 배치되는 제 1 게이트 전극;
    상기 제 1 게이트 전극들이 요철 형태로 연결되도록 상기 제 1 게이트 전극의 일측 및 타측 단부간을 교대로 연결시키는 제 2 게이트 전극; 및
    상기 제 1 및 제 2 게이트 전극 간을 전기적으로 연결시키는 콘택부를 포함 하는 데이터 출력 회로.
  4. 제 3 항에 있어서,
    상기 프리 드라이버 및 상기 게이트의 소정 부분과 전기적으로 연결시키는 출력 신호 배선을 더 포함하는 데이터 출력 회로.
  5. 제 4 항에 있어서,
    상기 데이터 펄스에 응답하여, 전원 전압 또는 출력 전압을 상기 게이트에 전달하는 콘트롤 회로부를 더 포함하는 데이터 출력 회로.
  6. 제 5 항에 있어서,
    상기 콘트롤 회로부와 상기 게이트간을 연결시키는 배선과 상기 출력 신호 배선은 일정 거리를 두고 이격되어 배치되는 데이터 출력 회로.
  7. 업 신호를 드라이빙하는 풀업 회로부;
    상기 업 신호와 반대 위상을 갖는 다운 신호를 드라이빙하는 풀 다운 회로부;
    상기 업 신호의 슬로프를 완만하게 만들어 상기 풀업 회로부에 제공하는 제 1 저항부; 및
    상기 다운 신호의 슬로프를 완만하게 만들어 상기 풀다운 회로부에 제공하는 제 2 저항부를 포함하며,
    상기 제 1 저항부는 상기 풀업 회로부를 구성하는 MOS 트랜지스터의 게이트 저항으로 구성되고,
    상기 제 2 저항부는 상기 풀다운 회로부를 구성하는 MOS 트랜지스터의 게이트 저항으로 구성되는 데이터 출력 회로.
  8. 제 7 항에 있어서,
    상기 업 신호를 생성하는 제 1 프리 드라이버를 더 포함하고,
    상기 제 1 프리 드라이버는 데이터 펄스의 업 데이터에 응답하여 구동되는 데이터 출력 회로.
  9. 제 7 항에 있어서,
    상기 다운 신호를 생성하는 제 2 프리 드라이버를 더 포함하고,
    상기 제 2 프리 드라이버는 데이터 펄스의 다운 데이터에 응답하여 구동되는 데이터 출력 회로.
  10. 제 7 항에 있어서,
    상기 풀업 회로부를 구성하는 모스 트랜지스터는 PMOS 트랜지스터인 데이터 출력 회로.
  11. 제 10 항에 있어서,
    상기 PMOS 트랜지스터는 p형의 불순물을 포함하는 액티브 영역을 더 포함하고,
    상기 게이트는 상기 액티브 영역상에 단절 없이 연장되는 복수의 요철 구조를 갖도록 구성되는 데이터 출력 회로.
  12. 제 11 항에 있어서,
    상기 PMOS 트랜지스터의 게이트는,
    상기 액티브 영역 상에 복수개가 평행하게 배치되는 제 1 게이트 전극;
    상기 제 1 게이트 전극들이 요철 형태로 연결되도록 상기 제 1 게이트 전극의 일측 및 타측 단부간을 교대로 연결시키는 제 2 게이트 전극; 및
    상기 제 1 및 제 2 게이트 전극 간을 전기적으로 연결시키는 콘택부를 포함하는 데이터 출력 회로.
  13. 제 12 항에 있어서,
    상기 PMOS 트랜지스터의 게이트에 데이터 펄스에 응답하여 전원 전압을 제공하는 제 1 스위칭부를 더 포함하는 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 업 신호는 상기 PMOS 트랜지스터의 게이트의 일측단에 입력되고, 상기 제 1 스위칭부의 출력 신호는 상기 PMOS 트랜지스터의 게이트의 타측단에 입력되도록 구성된 데이터 출력 회로.
  15. 제 7 항에 있어서,
    상기 풀다운 회로부를 구성하는 모스 트랜지스터는 NMOS 트랜지스터인 데이터 출력 회로.
  16. 제 15 항에 있어서,
    상기 NMOS 트랜지스터는 n형의 불순물을 포함하는 액티브 영역을 더 포함하고,
    상기 게이트는 상기 액티브 영역상에 단절 없이 연장되는 복수의 요철 구조를 갖도록 구성되는 데이터 출력 회로.
  17. 제 16 항에 있어서,
    상기 NMOS 트랜지스터의 게이트는,
    상기 액티브 영역 상에 복수개가 평행하게 배치되는 제 1 게이트 전극;
    상기 제 1 게이트 전극들이 요철 형태로 연결되도록 상기 제 1 게이트 전극의 일측 및 타측 단부 간을 교대로 연결시키는 제 2 게이트 전극; 및
    상기 제 1 및 제 2 게이트 전극 간을 전기적으로 연결시키는 콘택부를 포함하는 데이터 출력 회로.
  18. 제 17 항에 있어서,
    상기 NMOS 트랜지스터의 게이트에 데이터 펄스에 응답하여 접지 전압을 제공하는 제 2 스위칭부를 더 포함하는 데이터 출력 회로.
  19. 제 18 항에 있어서,
    상기 다운 신호는 상기 NMOS 트랜지스터의 게이트의 일측단에 입력되고, 상기 제 2 스위칭부의 출력 신호는 상기 NMOS 트랜지스터의 게이트의 타측단에 입력되는 데이터 출력 회로.
  20. 데이터 펄스의 업 데이터에 응답하여 업 신호를 생성하는 프리 드라이버;
    상기 업 신호를 드라이빙하는 PMOS 트랜지스터;
    상기 업신호의 슬로프를 완만하게 만들어 상기 PMOS 트랜지스터에 제공하는 저항부; 및
    상기 데이터 펄스의 업 데이터에 응답하여, 상기 PMOS 트랜지스터의 소스에 전원 전압을 제공하는 스위칭부를 포함하는 데이터 출력 회로.
  21. 제 20 항에 있어서,
    상기 PMOS 트랜지스터는 p형의 불순물을 포함하는 액티브 영역을 더 포함하고,
    상기 PMOS 트랜지스터의 게이트는 상기 액티브 영역상에 단절 없이 연장되는 복수의 요철 구조를 갖도록 구성되어 상기 저항부를 구성하는 데이터 출력 회로.
  22. 제 21 항에 있어서,
    상기 PMOS 트랜지스터의 게이트는,
    상기 액티브 영역 상에 복수개가 평행하게 배치되는 제 1 게이트 전극;
    상기 제 1 게이트 전극들이 요철 형태로 연결되도록 상기 제 1 게이트 전극의 일측 및 타측 단부간을 교대로 연결시키는 제 2 게이트 전극; 및
    상기 제 1 및 제 2 게이트 전극 간을 전기적으로 연결시키는 콘택부를 포함하는 데이터 출력 회로.
  23. 제 20 항에 있어서,
    상기 PMOS 트랜지스터의 게이트는 액티브 영역 상에 복수개가 평행하게 배치되는 게이트 전극을 포함하는 데이터 출력 회로.
  24. 제 23 항에 있어서,
    상기 프리 드라이버와 상기 PMOS 트랜지스터의 게이트 전극 각각을 연결하는 복수의 신호 배선을 더 포함하며,
    상기 복수의 신호 배선은 상기 저항부를 구성하는 데이터 출력 회로.
  25. 제 20 항에 있어서,
    상기 프리 드라이버는 모스 트랜지스터로 구성되고,
    상기 PMOS 트랜지스터는 상기 프리 드라이버를 구성하는 모스 트랜지스터보다 상대적으로 큰 사이즈를 갖는 데이터 출력 회로.
  26. 데이터 펄스의 다운 데이터에 응답하여 다운 신호를 생성하는 프리 드라이버;
    상기 다운 신호를 드라이빙하는 NMOS 트랜지스터;
    상기 다운 신호의 슬로프를 완만하게 만들어 상기 NMOS 트랜지스터에 제공하는 저항부; 및
    상기 데이터 펄스의 업 데이터에 응답하여, 상기 NMOS 트랜지스터의 소스에 접지 전압을 제공하는 스위칭부를 포함하는 데이터 출력 회로.
  27. 제 26 항에 있어서,
    상기 NMOS 트랜지스터는 n형의 불순물을 포함하는 액티브 영역을 더 포함하고,
    상기 NMOS 트랜지스터의 게이트는 상기 액티브 영역상에 단절 없이 연장되는 복수의 요철 구조를 갖도록 구성되어 상기 저항부를 구성하는 데이터 출력 회로.
  28. 제 27 항에 있어서,
    상기 NMOS 트랜지스터의 게이트는,
    상기 액티브 영역 상에 복수개가 평행하게 배치되는 제 1 게이트 전극;
    상기 제 1 게이트 전극들이 요철 형태로 연결되도록 상기 제 1 게이트 전극의 일측 및 타측 단부간을 교대로 연결시키는 제 2 게이트 전극; 및
    상기 제 1 및 제 2 게이트 전극 간을 전기적으로 연결시키는 콘택부를 포함하는 데이터 출력 회로.
  29. 제 26 항에 있어서,
    상기 NMOS 트랜지스터의 게이트는 액티브 영역 상에 복수개가 평행하게 배치되는 게이트 전극을 포함하는 데이터 출력 회로.
  30. 제 29 항에 있어서,
    상기 프리 드라이버와 상기 NMOS 트랜지스터의 게이트 전극 각각을 연결하는 복수의 신호 배선을 더 포함하며,
    상기 복수의 신호 배선이 상기 저항부를 구성하는 데이터 출력 회로.
  31. 제 26 항에 있어서,
    상기 프리 드라이버는 모스 트랜지스터로 구성되고,
    상기 NMOS 트랜지스터는 상기 프리 드라이버를 구성하는 모스 트랜지스터보다 상대적으로 큰 사이즈를 갖는 데이터 출력 회로.
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