WO2017159057A1 - 半導体装置 - Google Patents

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WO2017159057A1
WO2017159057A1 PCT/JP2017/002596 JP2017002596W WO2017159057A1 WO 2017159057 A1 WO2017159057 A1 WO 2017159057A1 JP 2017002596 W JP2017002596 W JP 2017002596W WO 2017159057 A1 WO2017159057 A1 WO 2017159057A1
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WO
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gate
circuit
signal
input
semiconductor device
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Application number
PCT/JP2017/002596
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English (en)
French (fr)
Inventor
和美 高際
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Definitions

  • the present invention relates to a semiconductor device.
  • IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal Oxide Semiconductor Field Transistor: Insulated Gate Field Effect Transistor
  • the gate drive circuit of the control IC performs switching control by charging and discharging the gate capacitance of the power semiconductor element.
  • the charge / discharge time of the gate capacitance of the power semiconductor element is adjusted by the magnitude of the driving capability of the gate driving circuit. In order to reduce the switching loss of the power semiconductor element, it is preferable to shorten the charge / discharge time of the gate capacitance of the power semiconductor element as much as possible. However, if the charge / discharge time of the gate capacitance of the power semiconductor element is too short, noise may increase and adversely affect peripheral elements. For this reason, the charge / discharge time of the gate capacitance of the power semiconductor element is optimized based on the rated current of the power semiconductor element.
  • a circuit configuration of a gate drive circuit of a conventional control IC will be described.
  • 6 and 7 are circuit diagrams showing an example of a circuit configuration of a conventional gate drive circuit. 6 and 7 show a gate drive circuit 102 that drives the IGBT 101.
  • the gate drive circuit 102 includes a CMOS (complementary MOS) circuit 110 in which a p-channel MOSFET (hereinafter referred to as PMOSFET) 111 and an n-channel MOSFET (hereinafter referred to as NMOSFET) 112 are connected so as to complement each other. Is provided.
  • the gate of the CMOS circuit 110 receives a signal from the input terminal IN of the control IC.
  • the source of the PMOSFET 111 of the CMOS circuit 110 is connected to the power supply 114, and the source of the NMOSFET 112 is grounded.
  • connection point (output terminal of the control IC) 113 between the PMOSFET 111 and the NMOSFET 112 is connected to the gate of the IGBT 101.
  • Reference numerals 115 and 116 are buffers arranged in front of the PMOSFET 111 and the NMOSFET 112, respectively, and have a function of accurately transmitting a logic level (High / Low voltage level) to the PMOSFET 111 and the NMOSFET 112, respectively.
  • Reference numeral 103 denotes an electrode pad for electrically connecting the control IC chip on which the gate drive circuit 102 is formed and the semiconductor chip (hereinafter referred to as IGBT chip) on which the IGBT 101 is formed.
  • Reference sign Vd is the positive side of the main power supply and is connected to the collector of the IGBT 101.
  • the gate drive circuit 102 shown in FIG. 6 when the IGBT 101 is turned on, a signal is input from the input terminal IN of the control IC, the PMOSFET 111 is turned on, and the NMOSFET 112 is turned off. As a result, a charging current is supplied from the power supply 114 to the gate of the IGBT 101 via the on-resistance of the PMOSFET 111, the gate voltage of the IGBT 101 rises, and the IGBT 101 is turned on and energized.
  • the IGBT 101 when the IGBT 101 is turned off, a signal is input from the input terminal IN of the control IC, the PMOSFET 111 is turned off, and the NMOSFET 112 is turned on. As a result, the gate charge of the IGBT 101 is discharged through the ON resistance of the NMOSFET 112, and the gate voltage of the IGBT 101 is lowered to shut off the IGBT 101.
  • a current mirror circuit 120 is configured by a PMOSFET 111 that supplies a charge current to the gate of the IGBT 101.
  • the current mirror circuit 120 includes a pair of PMOSFETs 111 and 121 whose drains are grounded and whose gates are connected to each other.
  • the current mirror circuit 120 draws the current of the reference current source 122 by the primary side PMOSFET 121 and discharges the current having the same value as the reference current source 122 to the secondary side PMOSFET 111.
  • Reference numerals 123 and 124 denote a PMOSFET and a level up shifter (shown as a level shifter in FIG. 7).
  • the method for adjusting the drive capability of the gate drive circuit includes a first method for adjusting the apparent drive capability without changing the drive capability of the control IC, and a second method for adjusting the drive capability of the control IC itself. is there.
  • the apparent drive capability of the gate drive circuit is adjusted by components such as a resistor and a capacitor inserted between the output terminal 113 of the control IC and the gate of the IGBT 101. For this reason, it is only necessary to prepare one type or several types of different control ICs, but it is difficult to increase the number of parts and to perform finer gate control.
  • the second method since the control IC can be optimized for each rated current of the IGBT 101, the gate controllability is improved. However, a control IC must be prepared for each rated current of the IGBT 101.
  • Patent Document 1 soft switching is realized without increasing the switching loss regardless of the period from the start to the end of the mirror effect of the power semiconductor element (hereinafter referred to as the mirror period).
  • the apparent driving capability of the control IC is increased by comparing the digital data of the analog value of the gate voltage of the power semiconductor element with the digital data of the gate threshold voltage.
  • Such a switching method has been proposed (see, for example, Patent Document 2 below).
  • Patent Document 2 by switching a plurality of off-state starting elements to an on state, the driving capability of the gate drive circuit is increased, thereby shortening the mirror period and accelerating the subsequent switching speed to reduce the switching loss. Suppressed.
  • control IC is required every time. For this reason, there are tens to hundreds of types of control IC types (types classified according to specifications and applications).
  • the driving capability of the control IC is adjusted by a metal wiring in the control IC. For example, the size (current capability) of the output stage MOSFET (CMOS circuit) of the gate driving circuit is changed by changing the metal wiring. It is adjusted by changing to the corresponding on-resistance. For this reason, control ICs having different driving capabilities have different specifications and are given different types.
  • An object of the present invention is to provide a highly versatile semiconductor device in which the driving ability can be easily adjusted in order to solve the above-described problems caused by the prior art.
  • a semiconductor device is a semiconductor device that controls on / off of a semiconductor element that is driven by a gate, and includes a first element, a first element, and a first input and a second input.
  • a terminal and a first switching unit are provided and have the following characteristics.
  • the first element charges the gate capacitance of the semiconductor element and turns on the semiconductor element.
  • the second element discharges the gate capacitance of the semiconductor element to turn off the semiconductor element.
  • the first input terminal receives a first signal for switching on and off of the first element and the second element.
  • the second input terminal receives an external signal.
  • the first switching unit receives an input of the second signal generated at the second input terminal, and switches on and off the first element based on a signal level of the second signal. One bit of the second signal is generated at one second input terminal.
  • the second signal generated at the second input terminal is input, and the driving capability of the second element is determined based on the signal level of the second signal. It further has the 2nd change part which changes.
  • the first element is a transistor
  • the first switching unit switches the gate voltage of the first element to increase the driving capability of the first element. It is characterized by switching.
  • the first element is a plurality of elements connected in parallel, and the first switching unit switches the on / off of the elements connected in parallel. The drive capability of one element is switched.
  • the plurality of second elements are elements connected in parallel, and the second switching unit switches the on / off of the elements connected in parallel. The driving capability of the two elements is switched.
  • the second element is a transistor
  • the second switching unit switches the gate voltage of the second element to increase the driving capability of the second element. It is characterized by switching.
  • a semiconductor device is a semiconductor device that controls on / off of a semiconductor element that drives a gate, and includes a first element, a first element, It has two input terminals and a first switching unit, and has the following characteristics.
  • the first element charges the gate capacitance of the semiconductor element and turns on the semiconductor element.
  • the second element discharges the gate capacitance of the semiconductor element to turn off the semiconductor element.
  • the first input terminal receives a first signal for switching on and off of the first element and the second element.
  • the second input terminal receives an external signal.
  • the first switching unit receives the input of the second signal generated at the second input terminal, and switches the driving capability of the second element based on the signal level of the second signal. One bit of the second signal is generated at one second input terminal.
  • the semiconductor device receives the input of the first signal from the first input terminal and the input of the second signal generated at the second input terminal.
  • a second switching unit that switches the driving capability of the first element based on the signal levels of the first signal and the second signal is further provided.
  • the second element is a transistor
  • the first switching unit switches the gate voltage of the second element to increase the driving capability of the second element. It is characterized by switching.
  • the plurality of second elements are elements connected in parallel, and the first switching unit switches the on / off of the elements connected in parallel. The driving capability of the two elements is switched.
  • the first element is a plurality of elements connected in parallel
  • the second switching unit switches the on / off of the elements connected in parallel. The drive capability of one element is switched.
  • the first element is a transistor
  • the second switching unit switches the gate voltage of the first element to increase the driving capability of the first element. It is characterized by switching.
  • one or more second input terminals are arranged, and at least one second input terminal is pulled up to a predetermined first potential. It is characterized by.
  • one or more second input terminals are arranged, and at least one second input terminal is pulled down to a predetermined first potential.
  • the second input terminal other than the second input terminal of the first potential is connected to a second potential different from the first potential by an external wire. It is characterized by being.
  • the first element, the second element, the first input terminal, the second input terminal, and the first switching unit are provided in one semiconductor chip. It is characterized by.
  • the semiconductor device of the present invention it is possible to easily adjust the driving capability and to provide a highly versatile control IC.
  • FIG. 1 is a circuit diagram illustrating a circuit configuration of the semiconductor device according to the first embodiment.
  • FIG. 2 is a perspective view showing a configuration of a part of an IPM formed on a semiconductor chip by applying the present invention.
  • FIG. 3 is a circuit diagram illustrating a circuit configuration of the semiconductor device according to the second embodiment.
  • FIG. 4 is a circuit diagram illustrating a circuit configuration of the semiconductor device according to the third embodiment.
  • FIG. 5 is a circuit diagram showing a circuit configuration of the semiconductor device according to the fourth embodiment.
  • FIG. 6 is a circuit diagram showing an example of a circuit configuration of a conventional gate drive circuit.
  • FIG. 7 is a circuit diagram showing an example of a circuit configuration of a conventional gate drive circuit.
  • FIG. 1 is a circuit diagram illustrating a circuit configuration of the semiconductor device according to the first embodiment.
  • the semiconductor device shown in FIG. 1 is an IPM in which an IGBT (semiconductor element that drives a gate) 1 and a control IC including a gate drive circuit 2 that controls the gate of the IGBT 1 are built in the same package.
  • the IGBT 1 and the control IC are formed on different semiconductor chips, for example, and mounted on the same printed circuit board (not shown), for example.
  • the collector of the IGBT 1 is connected to the positive side Vd of the main power source, and the emitter is connected to the negative side of the main power source (for example, ground potential GND: first potential).
  • the gate (gate terminal) of the IGBT 1 is electrically connected to the electrode pad 3 of the control IC via an electrode pad on the printed board, for example, by a bonding wire.
  • the gate drive circuit 2 of the control IC includes a CMOS circuit 10, a current mirror circuit 20, and a drive capability adjustment circuit 30.
  • the CMOS circuit 10 is configured by connecting a PMOSFET (first element) 11 and an NMOSFET (second element) 31 so as to complement each other.
  • the PMOSFET 11 has a function of supplying a charging current to the gate of the IGBT 1.
  • the NMOSFET 31 has a function of discharging the gate charge of the IGBT 1.
  • the source of the PMOSFET 11 is connected to the high potential side line 14.
  • the source of the NMOSFET 31 is grounded, and the gate is connected to an input terminal (first input terminal) IN of the control IC via an AND circuit (logical product circuit (discharge side switching unit)) 32 described later.
  • a connection point (output terminal of the control IC) 13 between the PMOSFET 11 and the NMOSFET 31 is connected to the gate of the IGBT 1 through the electrode pad 3.
  • the current mirror circuit 20 includes a pair of PMOSFETs 11 and 21 whose drains are grounded and whose gates are connected to each other. That is, the secondary side of the current mirror circuit 20 is configured by the PMOSFET 11 of the CMOS circuit 10.
  • the source of the primary side PMOSFET 21 of the current mirror circuit 20 is connected to the high potential side line 14.
  • the drain and gate of the primary side PMOSFET 21 are connected.
  • the current mirror circuit 20 has a function of drawing the current I1 of the current source by the primary-side PMOSFET 21 and discharging the current I2 having the same value as the current source current I1 to the secondary-side PMOSFET 11.
  • a resistor 22 is connected between the primary side PMOSFET 21 of the current mirror circuit 20 and the ground potential GND.
  • the drive capacity adjustment circuit 30 is composed of a charge capacity adjustment circuit 30a and a discharge capacity adjustment circuit 30b.
  • the charging capacity adjustment circuit 30a includes a charging side switching unit 12, a pull-up resistor 33, and an external signal input pad (second input terminal) 34.
  • the digital signal from the external signal input pad 34 is recognized and the gate drive circuit 2 Adjust the charging capacity.
  • the charging side switching unit 12 includes a PMOSFET 21, a resistor 22, an NMOSFET 23, an operational amplifier 24, and a variable reference voltage source 25.
  • the current source of the current mirror circuit 20 is determined by the voltage on the high potential side (PMOSFET 21 side) of the resistor 22 and the resistance value of the resistor 22.
  • An NMOSFET 23 is provided between the PMOSFET 21 on the primary side of the current mirror circuit 20 and the resistor 22.
  • the drain of the NMOSFET 23 is connected to the drain of the PMOSFET 21 on the primary side of the current mirror circuit 20.
  • the source of the NMOSFET 23 is connected to the high potential side of the resistor 22.
  • the gate of the NMOSFET 23 is connected to the output terminal of the operational amplifier 24.
  • the non-inverting input terminal (+) of the operational amplifier 24 is connected to the variable reference voltage source 25, and the inverting input terminal ( ⁇ ) is connected to the high potential side of the resistor 22.
  • the power supply for the operational amplifier 24 and the variable reference voltage source 25 is supplied from the internal power supply potential Vcc.
  • the operational amplifier 24 has a function of adjusting the gate voltage of the NMOSFET 23 so that the voltage on the high potential side of the resistor 22 and the voltage of the variable reference voltage source 25 are aligned. Specifically, when the voltage of the variable reference voltage source 25 is higher than the reference voltage of the operational amplifier 24, the on-resistance of the NMOSFET 23 is increased by increasing the gate voltage of the NMOSFET 23 (in the positive direction higher than the gate threshold voltage). The value of the current I1 is increased to decrease, and the voltage on the high potential side of the resistor 22 is increased.
  • the on-resistance of the NMOSFET 23 is increased by lowering the gate voltage of the NMOSFET 23 (approaching the gate threshold voltage), and the value of the current I1 is set. The voltage on the high potential side of the resistor 22 is reduced.
  • the voltage value of the variable reference voltage source 25 changes based on the combination of ground connection of the external signal input pad 34 described later.
  • the current source of the current mirror circuit 20 changes according to the voltage value of the variable reference voltage source 25. Thereby, the potential of the connection point 28 between the PMOSFET 21 and the NMOSFET 23 can be switched.
  • a PMOSFET 26 is connected in parallel to the PMOSFETs 11 and 21.
  • the drain of the PMOSFET 26 is connected to the high potential side line 14, and the source is connected to the gate of the PMOSFET 11.
  • a level-up shifter 27 is connected to the gate of the PMOSFET 26 (shown as a level shifter in FIG. 1).
  • the level-up shifter 27 receives a signal from the input terminal IN of the control IC, inverts the logic level (High / Low voltage level) of the input signal, and outputs the inverted signal to the gate of the PMOSFET 26.
  • the charging capability value of the PMOSFET 11 is determined according to the potential at the connection point 28 between the PMOSFET 21 and the NMOSFET 23.
  • the discharge capacity adjustment circuit 30b includes an AND circuit 32, a pull-up resistor 33, and an external signal input pad (second input terminal) 34, recognizes a digital signal from the external signal input pad 34, and discharge capacity of the gate drive circuit 2 Adjust.
  • the same number of NMOSFETs 31, AND circuits 32, pull-up resistors 33, and external signal input pads 34 are arranged. As the number of external signal input pads 34 is increased, the number of bits of the discharge capacity adjusting circuit 30b is increased, and the settable discharge capacity value of the gate drive circuit 2 is increased.
  • the NMOSFETs 31a to 31c are connected in parallel between the output terminal 13 of the control IC and the electrode pad 3. That is, each drain of the NMOSFETs 31a to 31c is connected to the output terminal 13 and the electrode pad 3 of the control IC, and each source is grounded.
  • the gates of the NMOSFETs 31a to 31c are connected to the output terminals of the AND circuits 32a to 32c, respectively.
  • the NMOSFETs 31a to 31c may have different sizes (current capabilities).
  • the NMOSFETs 31a to 31c have a function of discharging the gate charge of the IGBT 1.
  • the AND circuits 32a to 32c have two input terminals and one output terminal. One input terminal of each of the AND circuits 32a to 32c is connected to the input terminal IN of the control IC and receives a signal (first signal) from the input terminal IN. The other input terminals of the AND circuits 32a to 32c are connected to the external signal input pads 34a to 34c, respectively, and receive signals (second signals) from the external signal input pads 34a to 34c.
  • the external signal input pads 34a to 34c each represent one bit of the digital signal, and generate a signal of “1” or “0” depending on the presence / absence of grounding.
  • the signal “1” is a signal having a high (H) voltage level (hereinafter referred to as “H level”).
  • the “0” signal is a signal at a low (L) voltage level (hereinafter referred to as L level).
  • pull-up resistors 33a to 33c are connected to the external signal input pads 34a to 34c, respectively, and the potentials of the external signal input pads 34a to 34c are set to the internal power supply potential Vcc (first potential: 5V, for example). Pulled up. Further, each of the external signal input pads 34a to 34c can be grounded. Each external signal input pad 34a-34c is always at the H level when not grounded, and at the L level when grounded. More specifically, for example, if the external signal input pads 34a to 34c are not connected to anything, they are kept pulled up to the internal power supply potential Vcc and generate an H level signal. On the other hand, the external signal input pads 34a to 34c generate an L level signal when connected to the land of the ground potential GND, for example.
  • the voltage value of the variable reference voltage source 25 is determined according to the ground connection state of the n external signal input pads 34, and the current source of the current mirror circuit 20 that supplies the source current to the PMOSFET 11 of the CMOS circuit 10 is adjusted.
  • the NMOSFET 31 connected to each external signal input pad 34 via the AND circuit 32 individually operates, and the discharge current of the gate capacitance of the IGBT 1 is adjusted. Is done.
  • the operation of the semiconductor device according to the first embodiment will be described using the IPM shown in FIG. 1 as an example.
  • the IGBT 1 When the IGBT 1 is turned on, the L level signal (“0” signal) input from the input terminal IN of the control IC is inverted by the level up shifter 27, and the H level signal (“1” signal) is applied to the gate of the PMOSFET 26. Is entered. For this reason, the PMOSFET 26 is turned off, and no current flows between the source and drain of the PMOSFET 26. As a result, the gate voltage of the PMOSFET 11 of the CMOS circuit 10 decreases and approaches the L level, and the PMOSFET 11 is turned on and energized.
  • the NMOSFET 31 of the CMOS circuit 10 is turned off by an L level signal (“0” signal) input from the input terminal IN of the control IC.
  • the current path passes between the source and drain (on-resistance) of the PMOSFET 11 and reaches the gate of the IGBT 1 via the output terminal 13 of the control IC. Is formed.
  • the current I2 is supplied to the gate of the IGBT 1 through this current path, the gate capacitance of the IGBT 1 is charged, and the IGBT 1 is turned on and energized.
  • the current I2 that charges the gate capacitance of the IGBT 1 is constantly flowing between the source and drain of the PMOSFET 11 of the CMOS circuit 10 by the current mirror circuit 20.
  • the current value of the current I2 is adjusted as follows based on the voltage value of the variable reference voltage source 25.
  • variable reference voltage source 25 is determined by these external signals.
  • the output voltage of the operational amplifier 24 is adjusted so that the output voltage value of the variable reference voltage source 25 and the potential of the source terminal 29 of the NMOSFET 23 have the same value.
  • a DA Digital to Analog
  • a current I1 flows between the source and drain of the PMOSFET 21 on the primary side of the current mirror circuit 20, and a current I2 having the same value as the current I1 flows between the source and drain of the PMOSFET 11 constituting the secondary side of the current mirror circuit 20.
  • the driving ability for driving the IGBT 1 can be adjusted.
  • the H level signal (“1” signal) input from the input terminal IN of the control IC is inverted by the level up shifter 27, and the L level signal (“0”) is applied to the gate of the PMOSFET 26. Signal) is input.
  • the PMOSFET 26 is turned on, and a current flows between the source and drain of the PMOSFET 26.
  • the gate voltage of the PMOSFET 11 of the CMOS circuit 10 rises and approaches the H level, and the PMOSFET 11 is turned off.
  • the NMOSFET 31 of the CMOS circuit 10 is turned on as the NMOSFET 31b electrically connected to the external signal input pad 34b having the ground potential GND.
  • an L level signal (“0" signal) is input to the AND circuits 32a and 32c. Since the external signal input pad 34b is not grounded, an H level signal (“1" signal) is input to the AND circuit 32b.
  • the AND circuits 32a to 32c receive an H level signal ("1" signal) from the input terminal IN of the control IC. As a result, an L level signal (“0" signal) is input from the AND circuits 32a and 32c to the gates of the NMOSFETs 31a and 31c, and the NMOSFETs 31a and 31c maintain the off state.
  • An H level signal (“1" signal) is input from the AND circuit 32b to the gate of the NMOSFET 31b, and the NMOSFET 31b is turned on.
  • the current reaches the ground potential GND from the gate of the IGBT 1 through the output terminal 13 of the control IC, through the drain-source (ON resistance) of the NMOSFET 31b. A path is formed. The charge on the gate of the IGBT 1 is discharged through this current path. The discharge current of the gate capacitance of the IGBT 1 is determined by the size of the NMOSFET 31b. As the gate charge of the IGBT 1 is discharged, the gate voltage of the IGBT 1 is lowered and the IGBT 1 is turned off.
  • the charging current and discharging current of the gate capacitance of the IGBT 1 can be adjusted by the combination of the ground connection of the external signal input pads 34a to 34c. Therefore, it is possible to set a plurality of drive capability values with only one control IC chip including the gate drive circuit 2.
  • FIG. 2 is a perspective view showing a configuration of a part of an IPM formed on a semiconductor chip by applying the present invention.
  • the gate drive circuit 2 (see FIG. 1) including the above-described CMOS circuit 10, current mirror circuit 20, and drive capability adjustment circuit 30 is formed on one control IC chip 41 as shown in FIG.
  • the configuration of the gate drive circuit 2 other than the external signal input pad 34 is not shown, but the entire configuration of the gate drive circuit 2 is formed on the control IC chip 41.
  • the back surface of the control IC chip 41, the land 43 of the ground potential GND, and the electrode pad 45 are arranged apart from each other.
  • An external signal input pad 34 of the drive capability adjustment circuit 30 is electrically connected to the land 43 by a bonding wire 44, and an L level external signal is input to the external signal input pad 34 connected to the land 43.
  • the lands 43 are arranged in the same number as the external signal input pads 34 of the drive capability adjustment circuit 30.
  • the external signal input pads 34a and 34c of the drive capability adjustment circuit 30 are connected to the lands 43a and 43c by different bonding wires 44a and 44c, respectively, and are grounded.
  • the electrode pad 45 is electrically connected to the electrode pad 3 of the control IC by a bonding wire 46.
  • the electrode pad 45 is electrically connected to a gate terminal of an IGBT (not shown) that is gate-driven by the gate drive circuit 2.
  • the drive capability adjustment of the gate drive circuit built in the control IC is realized by adding the drive capability adjustment circuit to the gate drive circuit.
  • a digital of the same number of bits as the number of external signal input pads by combining one or more external signal input pads pulled up to the internal power supply potential and connected to ground by wire bonding.
  • a signal can be generated.
  • the charge / discharge of the gate of the IGBT can be adjusted step by step by the number of bits of the digital signal, and a plurality of drive capability values of the gate drive circuit can be set. Since one control IC can set a plurality of drive capability values of the gate drive circuit, it is possible to drive the gates of IGBTs having various current capacities with one type of control IC.
  • CMOS circuit PMOSFET turn-on side
  • wire bonding is a process performed in a normal assembly process
  • a new process can be performed by grounding the external signal input pad of the drive capability adjustment circuit in the existing wire bonding process.
  • the driving capability of the gate driving circuit can be adjusted without adding the.
  • by connecting the external signal input pad of the drive capability adjustment circuit to the control pin of the IPM the drive capability of the gate drive circuit can be adjusted from the outside of the IPM, and design freedom is achieved. The degree is improved.
  • the driving capability of the gate driving circuit can be easily adjusted, and a highly versatile control IC can be realized.
  • it is not necessary to pattern the metal wiring for adjusting the driving capability of the gate driving circuit thereby reducing the manufacturing cost such as the photomask manufacturing cost, the design cost, and the management cost. Can do.
  • FIG. 3 is a circuit diagram illustrating a circuit configuration of the semiconductor device according to the second embodiment.
  • the semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment in that the charging side switching unit of the charging capacity adjustment circuit 30a is configured by an AND circuit 52.
  • the charge capacity adjustment circuit 30 a includes an AND circuit 52, a level up shifter 53, a pull-up resistor 33, and an external signal input pad 34.
  • the configuration on the discharge side of the gate drive circuit 2 (the NMOSFET 31 and the discharge capacity adjustment circuit 30b of the CMOS circuit 10) is the same as that of the first embodiment (see FIG. 1).
  • the AND circuit 52 receives an input signal from the input terminal IN of the control IC and an external signal from the external signal input pad 34.
  • the output of the AND circuit 52 is transmitted to the gate of the PMOSFET 51 of the CMOS circuit 10 through the level up shifter 53.
  • the PMOSFET 51, the AND circuit 52, and the level up shifter 53 are arranged in the same number as the external signal input pad 34, respectively.
  • a case will be described as an example where three PMOSFETs 51, three AND circuits 52, and three level-up shifters 53 are provided (ac is appended to the end of each symbol).
  • the PMOSFETs 51 a to 51 c are connected in parallel between the high potential side line 14 and the electrode pad 3. That is, each source of the PMOSFETs 51a to 51c is connected to the high potential side line 14, and each drain is connected to the output terminal 13 and the electrode pad 3 of the control IC.
  • the gates of the PMOSFETs 51a to 51c are connected to the output terminals of the AND circuits 52a to 52c via the level up shifters 53a to 53c, respectively.
  • the PMOSFETs 51a to 51c may have different sizes (current capabilities).
  • the PMOSFETs 51a to 51c have a function of supplying a charging current to the gate of the IGBT 1.
  • the level-up shifters 53a to 53c receive the input signals from the AND circuits 52a to 52c, respectively, invert the logic levels of the input signals and output them to the gates of the PMOSFETs 51a to 51c.
  • One of the two input terminals of the AND circuits 52a to 52c is connected to the input terminal IN of the control IC, and the other is connected to the external signal input pads 34a to 34c, respectively.
  • the input signal of the input terminal IN is inverted and input to one input terminal of the AND circuits 52a to 52c.
  • External signals are input from the external signal input pads 34a to 34c to the other input terminals of the AND circuits 52a to 52c, respectively.
  • the operation of the semiconductor device according to the second embodiment will be described using the IPM shown in FIG. 3 as an example.
  • the L level signal (“0" signal) input from the input terminal IN of the control IC is inverted and input to the AND circuits 52a to 52c. That is, an H level signal (a signal “1”) is input to the AND circuits 52a to 52c.
  • the AND circuits 32a and 32c receive L level signals ("0" signals) from the grounded external signal input pads 34a and 34c.
  • the AND circuit 32b receives an H level signal ("1" signal) from an external signal input pad 34b that is not grounded.
  • an L level signal (“0” signal) is input from the AND circuits 32 a and 32 c to the level up shifters 53 a and 53 c, inverted by the level up shifters 53 a and 53 c, and gates of the PMOSFETs 51 a and 51 c of the CMOS circuit 10. Is input. That is, the PMOSFETs 51a and 51c receive the input of the H level gate signal ("1" signal) and maintain the OFF state.
  • An H level signal (“1" signal) is input from the AND circuit 32b to the level up shifter 53b, inverted by the level up shifter 53b, and input to the gate of the PMOSFET 51b.
  • the PMOSFET 51b is turned on in response to the input of the L level gate signal ("0" signal).
  • the NMOSFET 31 of the CMOS circuit 10 is turned off by an L-level signal (“0” signal) input from the input terminal IN of the control IC, as in the first embodiment.
  • the H-level signal (“1” signal) input from the input terminal IN of the control IC is inverted and input to the AND circuits 52a to 52c. That is, an L level signal (a signal of “0”) is input to the AND circuits 52a to 52c. Further, as described above, since the external signal input pads 34a and 34c are grounded, an L level signal (“0" signal) is input to the AND circuits 32a and 32c. Since the external signal input pad 34b is not grounded, an H level signal (“1" signal) is input to the AND circuit 32b.
  • L level signals (“0" signals) are input from the AND circuits 32a to 32c to the level up shifters 53a to 53c, inverted by the level up shifters 53a to 53c, and gates of the PMOSFETs 51a to 51c of the CMOS circuit 10. Is input. That is, the PMOSFETs 51a to 51c receive the input of the H level gate signal ("1" signal) and maintain the OFF state.
  • the NMOSFET 31 of the CMOS circuit 10 as in the first embodiment, the NMOSFET 31b electrically connected to the external signal input pad 34b having the ground potential GND is turned on.
  • the gate drive circuit 2 having the same function as that of the first embodiment can be configured.
  • FIG. 4 is a circuit diagram illustrating a circuit configuration of the semiconductor device according to the third embodiment.
  • the semiconductor device according to the third embodiment differs from the semiconductor device according to the first embodiment in that the NMOSFET 61 of the CMOS circuit 10 constitutes the secondary side of the current mirror circuit 60, and the discharge side switching unit of the discharge capacity adjustment circuit 30b. 70 is constituted by an operational amplifier 74 and a variable reference voltage source 75 instead of the AND circuit.
  • the CMOS circuit 10 is composed of a pair of PMOSFETs 11 and NMOSFETs 61 connected so as to complement each other.
  • the configuration on the charge side of the gate drive circuit 2 (PMOSFET 11 of the CMOS circuit 10, current mirror circuit 20, charge capacity adjustment circuit 30a, level up shifter 27, etc.) is the same as that of the first embodiment (see FIG. 1).
  • the source of the NMOSFET 61 of the CMOS circuit 10 is grounded, and the drain is connected to the drain of the PMOSFET 11.
  • the current mirror circuit 60 includes a pair of NMOSFETs 61 and 71 whose sources are grounded and whose gates are connected to each other. That is, the secondary side of the current mirror circuit 60 is configured by the NMOSFET 61 of the CMOS circuit 10.
  • the drain of the NMOSFET 71 on the primary side of the current mirror circuit 60 is connected to the internal power supply potential Vcc.
  • the drain and gate of the primary side NMOSFET 71 are connected.
  • the current mirror circuit 60 has a function of drawing the current I3 of the current source by the primary side NMOSFET 71 and discharging the current I4 having the same value as the current source current I3 to the secondary side NMOSFET 61.
  • a resistor 72 is connected between the primary side NMOSFET 71 of the current mirror circuit 60 and the internal power supply potential Vcc.
  • the primary side NMOSFET 71 and the resistor 72 of the current mirror circuit 60 constitute a discharge side switching unit 70 of the discharge capacity adjustment circuit 30b.
  • the discharge capacity adjustment circuit 30b includes a discharge side switching unit 70 and an external signal input pad 34, and recognizes a digital signal from the external signal input pad 34 to adjust the discharge capacity of the gate drive circuit 2.
  • the discharge side switching unit 70 includes an NMOSFET 71, a resistor 72, a PMOSFET 73, an operational amplifier 74, and a variable reference voltage source 75.
  • the current source of the current mirror circuit 60 is determined by the voltage on the low potential side (NMOSFET 71 side) of the resistor 72 and the resistance value of the resistor 72.
  • a PMOSFET 73 is provided between the NMOSFET 71 on the primary side of the current mirror circuit 60 and the resistor 72.
  • the drain of the PMOSFET 73 is connected to the drain of the NMOSFET 71 on the primary side of the current mirror circuit 60.
  • the source of the PMOSFET 73 is connected to the low potential side of the resistor 72.
  • the gate of the PMOSFET 73 is connected to the output terminal of the operational amplifier 74.
  • the non-inverting input terminal (+) of the operational amplifier 74 is connected to the variable reference voltage source 75, and the inverting input terminal ( ⁇ ) is connected to the low potential side of the resistor 72.
  • the power supply for the operational amplifier 74 and the variable reference voltage source 75 is supplied from the internal power supply potential Vcc.
  • the operational amplifier 74 has a function of adjusting the gate voltage of the PMOSFET 73 so that the voltage on the low potential side of the resistor 72 and the voltage of the variable reference voltage source 75 are aligned. Specifically, when the voltage of the variable reference voltage source 75 is higher than the reference voltage of the operational amplifier 74, the on-resistance of the PMOSFET 73 is reduced by lowering the gate voltage of the PMOSFET 73 (lower in the negative direction than the gate threshold voltage). The value of the current I3 is increased to decrease the voltage on the low potential side of the resistor 72.
  • the voltage of the variable reference voltage source 75 is lower than the reference voltage of the operational amplifier 74, by raising the gate voltage of the PMOSFET 73 (closer to the gate threshold voltage), the on-resistance of the PMOSFET 73 is raised and the value of the current I3 is increased. The voltage on the low potential side of the resistor 72 is reduced.
  • the voltage value of the variable reference voltage source 75 changes based on the combination of ground connection of the external signal input pad 34.
  • the current source of the current mirror circuit 60 changes depending on the voltage value of the variable reference voltage source 75. Thereby, the potential of the connection point 78 between the NMOSFET 71 and the PMOSFET 73 can be switched.
  • an NMOSFET 76 is connected in parallel with the NMOSFETs 61 and 71.
  • the drain of the NMOSFET 76 is connected to the gate of the NMOSFET 61, and the source is grounded.
  • the gate of the NMOSFET 76 is connected to the output terminal of an inverter (NOT circuit (negative circuit)) 77.
  • the input terminal of the inverter 77 is connected to the input terminal IN of the control IC.
  • the discharge capacity value of the NMOSFET 61 is determined according to the potential at the connection point 78 between the NMOSFET 71 and the PMOSFET 73.
  • the current I4 that discharges the gate capacitance of the IGBT 1 always flows between the source and drain of the NMOSFET 61 of the CMOS circuit 10 by the current mirror circuit 60.
  • the current value of the current I4 is adjusted as follows based on the voltage value of the variable reference voltage source 75. For example, as described above, the external signal input pads 34a and 34c are grounded, and therefore receive an external signal of 0V. Since external signal input pad 34b is not grounded, it is pulled up to internal power supply potential Vcc by pull-up resistor 33b and receives an external signal of 5V, for example.
  • the output voltage value of the variable reference voltage source 75 is determined by these external signals.
  • the output voltage of the operational amplifier 74 is adjusted so that the output voltage value of the variable reference voltage source 75 and the potential of the drain terminal 79 of the PMOSFET 73 become the same value.
  • the variable reference voltage source 75 for example, a DA converter can be used.
  • a current I3 flows between the source and drain of the NMOSFET 71 on the primary side of the current mirror circuit 60, and a current I4 having the same value as the current I3 flows between the source and drain of the NMOSFET 61 constituting the secondary side of the current mirror circuit 60. Flowing.
  • the discharge capability for discharging the gate capacitance of the IGBT 1 can be adjusted.
  • the operation of the semiconductor device according to the third embodiment will be described using the IPM shown in FIG. 4 as an example.
  • the PMOSFET 11 of the CMOS circuit 10 is turned on and energized by the L level signal (“0” signal) input from the input terminal IN of the control IC, as in the first embodiment.
  • An L level signal (“0” signal) input from the input terminal IN of the control IC is inverted by the inverter 77 and input to the gate of the NMOSFET 76. That is, the NMOSFET 76 is turned on in response to the input of an H level gate signal (a signal “1”).
  • the gate current of the NMOSFET 61 of the CMOS circuit 10 is drawn to the NMOSFET 76, and the NMOSFET 61 is turned off by the L level gate signal ("0" signal).
  • the PMOSFET 11 of the CMOS circuit 10 maintains the off state by the H level gate signal (“1” signal) input from the input terminal IN of the control IC, as in the first embodiment.
  • An H level gate signal (a signal “1”) input from the input terminal IN of the control IC is inverted by the inverter 77 and input to the gate of the NMOSFET 76. That is, the NMOSFET 76 receives an L level signal (a “0” signal) and maintains the OFF state.
  • the NMOSFET 61 of the CMOS circuit 10 is turned on and the current mirror circuit 60 operates, and a current I4 having the same value as the current I3 flowing between the source and drain of the primary side NMOSFET 71 flows to the NMOSFET 61.
  • FIG. 5 is a circuit diagram showing a circuit configuration of the semiconductor device according to the fourth embodiment.
  • the semiconductor device according to the fourth embodiment differs from the semiconductor device according to the second embodiment in that the NMOSFET 61 of the CMOS circuit 10 constitutes the secondary side of the current mirror circuit 60, and the discharge side switching unit of the discharge capacity adjustment circuit 30b. 70 is composed of an operational amplifier 74 and a variable reference voltage source 75.
  • the configuration on the charge side of the gate drive circuit 2 (PMOSFET 51 of the CMOS circuit 10 and the charge capacity adjustment circuit 30a) is the same as that of the second embodiment (see FIG. 3).
  • the configuration on the discharge side of the gate drive circuit 2 (the NMOSFET 61 of the CMOS circuit 10, the current mirror circuit 60, the discharge capacity adjustment circuit 30b, etc.) is the same as that of the third embodiment (see FIG. 4).
  • the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
  • the external signal input pad potential is pulled up and fixed to the internal power supply potential so that it is always at the H level, and the external signal input pad is grounded by the bonding wire to the L level.
  • the potential of the external signal input pad may be pulled down and fixed to the ground potential (first potential: 0 V) to always be at the L level.
  • the external signal input pad connected to the land of the high potential (second potential: 5V, for example) by the bonding wire generates the H level.
  • the current value of the variable reference voltage source is determined by the potential of the external signal input pad connected to the high potential, and the charging current of the gate of the IGBT is adjusted.
  • the NMOSFET of the drive capability adjustment circuit corresponding to the external signal input pad connected to the high potential is turned on, and the discharge current of the gate of the IGBT is adjusted.
  • the semiconductor device provided with both the charge capability adjustment circuit and the discharge capability adjustment circuit has been described. However, as a semiconductor device provided with either the charge capability adjustment circuit or the discharge capability adjustment circuit. Also good.
  • the IPM in which the IGBT and the control IC for driving the gate of the IGBT are incorporated in the same package is described as an example. However, the IGBT and the control IC are incorporated in different packages. In some cases, the same effect can be obtained.
  • control IC of the present invention is not limited to the case where the IGBT is driven by the gate, but can also be applied to the case where the MOS semiconductor device such as a MOSFET is driven by the gate, and has the same effect.
  • the number of parts, voltage values, and the like are variously set according to required specifications.
  • the semiconductor device according to the present invention is useful for a semiconductor device including a gate drive circuit that controls a gate signal of a power semiconductor element.
  • IGBT 2 Gate drive circuit 3 Electrode pad 10 CMOS circuit 11, 21, 26, 51, 51a to 51c, 73 PMOSFET 12 charging side switching unit 13 output terminal 14 high potential side line 20, 60 current mirror circuit 22, 72 resistance 23, 31, 31a to 31c, 61, 71, 76 NMOSFET 24, 74 Operational amplifier 25, 75 Variable reference voltage source 27 Level-up shifter 28 Connection point between primary side PMOSFET of current mirror circuit and NMOSFET of charging side switching unit 29 Source terminal of NMOSFET of charging side switching unit 30 Drive capacity adjustment circuit 30a Charge capacity adjustment circuit 30b Discharge capacity adjustment circuit 32, 32a to 32c, 52, 52a to 52c AND circuit 33, 33a to 33c Pull-up resistor 34, 34a to 34c External signal input pad 41 Control IC chip 42 Printed circuit board 43, 43a ⁇ 43c Land 44, 44a, 44c, 46 Bonding wire 45 Electrode pad 53, 53a ⁇ 53c Level up shifter 70 Discharge side switching unit 77 Inverter 78 Current mirror circuit primary side

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Abstract

ゲート駆動回路（２）において、カレントミラー回路（２０）の二次側はＣＭＯＳ回路（１０）のＰＭＯＳＦＥＴ（１１）で構成される。駆動能力調整回路（３０）は、内部電源電位Ｖｃｃにプルアップされた外部信号入力パッド（３４ａ）～（３４ｃ）のいずれか１つ以上を接地して調整された外部信号の入力を受け、ＣＭＯＳ回路（１０）のＰＭＯＳＦＥＴ（１１）の充電能力およびＮＭＯＳＦＥＴ（３１）の放電能力を調整する。ＩＧＢＴ（１）のターンオン時、接地していない外部信号入力パッド（３４ｂ）の電位に基づいて、ＩＧＢＴ１のゲートの充電電流が調整され、ターンオフ時、接地していない外部信号入力パッド（３４ｂ）に接続されたＮＭＯＳＦＥＴ（３１ｂ）をオンして、ＩＧＢＴ（１）のゲートの放電電流が調整される。このようにすることで、駆動能力を容易に調整することができ、かつ汎用性の高い半導体装置を提供することができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）などのゲート駆動のパワー半導体素子のスイッチングは、ゲート駆動回路でゲート信号を制御することにより行われる。パワー半導体素子と、ゲート駆動回路を含む制御回路を備えた制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）と、をパッケージに内蔵した半導体装置は、ＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ　Ｐｏｗｅｒ　Ｍｏｄｕｌｅ：インテリジェントパワーモジュール）と称される。
　制御ＩＣのゲート駆動回路は、パワー半導体素子のゲート容量を充放電してスイッチング制御を行う。パワー半導体素子のゲート容量の充放電時間は、ゲート駆動回路の駆動能力の大きさで調整される。パワー半導体素子のスイッチング損失を低減するには、パワー半導体素子のゲート容量の充放電時間を可能な限り短くすることが好ましい。しかしながら、パワー半導体素子のゲート容量の充放電時間が短すぎる場合、ノイズが大きくなり周辺素子に悪影響を及ぼす虞がある。このため、パワー半導体素子のゲート容量の充放電時間は、パワー半導体素子の定格電流に基づいて最適化されている。従来の制御ＩＣのゲート駆動回路の回路構成について説明する。
　図６，７は、従来のゲート駆動回路の回路構成の一例を示す回路図である。図６，７には、ＩＧＢＴ１０１を駆動するゲート駆動回路１０２を示す。ゲート駆動回路１０２は、ｐチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴとする）１１１とｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴとする）１１２とを相補うように接続したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ：相補型ＭＯＳ）回路１１０を備える。ＣＭＯＳ回路１１０のゲートは、制御ＩＣの入力端子ＩＮから信号の入力を受ける。ＣＭＯＳ回路１１０のＰＭＯＳＦＥＴ１１１のソースは電源１１４に接続され、ＮＭＯＳＦＥＴ１１２のソースは接地されている。
　ＰＭＯＳＦＥＴ１１１とＮＭＯＳＦＥＴ１１２との接続点（制御ＩＣの出力端子）１１３はＩＧＢＴ１０１のゲートに接続されている。符号１１５，１１６はそれぞれＰＭＯＳＦＥＴ１１１およびＮＭＯＳＦＥＴ１１２の前段に配置されたバッファであり、それぞれＰＭＯＳＦＥＴ１１１およびＮＭＯＳＦＥＴ１１２にロジックレベル（Ｈｉｇｈ・Ｌｏｗの電圧レベル）を正確に伝達する機能を有する。符号１０３は、ゲート駆動回路１０２を形成した制御ＩＣチップと、ＩＧＢＴ１０１を形成した半導体チップ（以下、ＩＧＢＴチップ）と、を電気的に接続するための電極パッドである。符号Ｖｄは主電源の正極側であり、ＩＧＢＴ１０１のコレクタに接続されている。
　この図６に示すゲート駆動回路１０２では、ＩＧＢＴ１０１のターンオン時、制御ＩＣの入力端子ＩＮから信号の入力を受けて、ＰＭＯＳＦＥＴ１１１がオンし、ＮＭＯＳＦＥＴ１１２がオフする。これによって、ＰＭＯＳＦＥＴ１１１のオン抵抗を介して電源１１４からＩＧＢＴ１０１のゲートに充電電流が供給されＩＧＢＴ１０１のゲート電圧が上昇し、ＩＧＢＴ１０１がオン状態になり通電する。一方、ＩＧＢＴ１０１のターンオフ時、制御ＩＣの入力端子ＩＮから信号の入力を受けて、ＰＭＯＳＦＥＴ１１１がオフし、ＮＭＯＳＦＥＴ１１２がオンする。これによって、ＮＭＯＳＦＥＴ１１２のオン抵抗を介してＩＧＢＴ１０１のゲートの電荷を放電し、ＩＧＢＴ１０１のゲート電圧を下げてＩＧＢＴ１０１をオフ状態にして遮断する。
　図７に示すゲート駆動回路が図６に示すゲート駆動回路と異なる点は、ＩＧＢＴ１０１のゲートに充電電流を供給するＰＭＯＳＦＥＴ１１１でカレントミラー回路１２０を構成している点である。カレントミラー回路１２０は、ドレインを接地し、ゲート同士を接続した一対のＰＭＯＳＦＥＴ１１１，１２１を備える。カレントミラー回路１２０は、基準電流源１２２の電流を一次側のＰＭＯＳＦＥＴ１２１で引き込み、基準電流源１２２と同じ値の電流を二次側のＰＭＯＳＦＥＴ１１１に吐き出す。符号１２３，１２４はＰＭＯＳＦＥＴおよびレベルアップシフタ（図７にはレベルシフタと図示）である。カレントミラー回路１２０を備えることで、高温動作時に生じるＣＭＯＳ回路１１０のＰＭＯＳＦＥＴ１１１のオン抵抗の増加による駆動能力低下という問題を制御することが可能となる。
　ゲート駆動回路の駆動能力の調整方法には、制御ＩＣの駆動能力自体は変えずに見かけ上の駆動能力を調整する第１方法と、制御ＩＣの駆動能力自体を調整する第２方法と、がある。第１方法では、制御ＩＣの出力端子１１３とＩＧＢＴ１０１のゲートとの間に挿入した抵抗やコンデンサなどの部品によりゲート駆動回路の見かけ上の駆動能力を調整する。このため、１種類または数種類の型式の異なる制御ＩＣを用意すればよいが、部品点数の増加や、より細かいゲート制御が難しい。第２方法では、ＩＧＢＴ１０１の定格電流ごとに制御ＩＣを最適化することができるため、ゲート制御性が向上するが、ＩＧＢＴ１０１の定格電流ごとに制御ＩＣを用意しなければならない。
　また、制御ＩＣの駆動能力の調整方法として、パワー半導体素子のゲート電圧の時間変化率に基づいてゲート抵抗を切り換えることで、制御ＩＣの見かけ上の駆動能力を調整する方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１によれば、パワー半導体素子のミラー効果の開始から終了までの期間（以下、ミラー期間とする）によらず、スイッチング損失を増大させずにソフトスイッチングを実現している。
　また、制御ＩＣの駆動能力の別の調整方法として、パワー半導体素子のゲート電圧のアナログ値のデジタルデータと、ゲート閾値電圧のデジタルデータと、を比較して制御ＩＣの見かけ上の駆動能力を高めるように切り換える方法が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、オフ状態の複数の起動素子をオン状態に切り換えることでゲート駆動回路の駆動能力を高めることで、ミラー期間を短縮し、かつ、その後のスイッチング速度を加速させてスイッチング損失を抑制している。
特開２００７－１６６６５５号公報 特開２０１３－２５８７７８号公報
　しかしながら、ＩＧＢＴなどのパワー半導体素子の定格電流は数Ａ～数百Ａまでと幅広く、またその用途も多岐にわたるため、駆動能力調整を制御ＩＣ側で行う場合、パワー半導体素子の定格電流ごとかつ用途ごとに制御ＩＣが必要となる。このため、制御ＩＣの型式（仕様や用途などで分類される型）は数十種類から百数十種類も存在する。制御ＩＣの駆動能力は制御ＩＣ内のメタル配線で調整する場合が多く、例えば、メタル配線の変更によりゲート駆動回路の出力段ＭＯＳＦＥＴ（ＣＭＯＳ回路）のサイズ（電流能力）を変化させ、当該サイズに応じたオン抵抗に変更することで調整される。このため、駆動能力の異なる制御ＩＣは、それぞれ仕様が異なり、異なる型式が付与される。
　このように駆動能力の異なる制御ＩＣにそれぞれ異なる型式が付与されることで、制御ＩＣの型式が増える。制御ＩＣの型式の増加は、メタル配線を変更するためのフォトマスクの増加を招き、製造コストが増加する要因となる。また、メタル配線を変更するためのフォトマスクが制御ＩＣの型式の個数だけ存在するため、製造ラインでのフォトマスクの管理が煩雑になるという問題がある。また、上記特許文献１では、パワー半導体素子のゲート電圧に基づいてゲート抵抗を調整する技術であり、パワー半導体素子の定格電流に基づいて制御ＩＣの駆動能力を調整することができないという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、駆動能力を容易に調整することができ、かつ汎用性の高い半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、ゲート駆動する半導体素子をオンオフ制御する半導体装置であって、第１，２素子、第１，２入力端子および第１切換部を備え、次の特徴を有する。前記第１素子は、前記半導体素子のゲート容量を充電して前記半導体素子をオンする。前記第２素子は、前記半導体素子のゲート容量を放電して前記半導体素子をオフする。前記第１入力端子は、前記第１素子および前記第２素子のオンオフを切り換える第１信号の入力を受ける。前記第２入力端子は、外部信号の入力を受ける。前記第１切換部は、前記第２入力端子で生成された第２信号の入力を受け、前記第２信号の信号レベルに基づいて前記第１素子のオンオフを切り換える。１つの前記第２入力端子で１ビットの前記第２信号が生成される。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２入力端子で生成された前記第２信号の入力を受け、前記第２信号の信号レベルに基づいて前記第２素子の駆動能力を切り換える第２切換部をさらに備えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１素子はトランジスタであり、前記第１切換部は、前記第１素子のゲート電圧を切り換えることで前記第１素子の駆動能力を切り換えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１素子は複数並列接続された素子であり、前記第１切換部は、前記並列接続された素子のオンオフを切り換えることで前記第１素子の駆動能力を切り換えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２素子は複数並列接続された素子であり、前記第２切換部は、前記並列接続された素子のオンオフを切り換えることで前記第２素子の駆動能力を切り換えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２素子はトランジスタであり、前記第２切換部は、前記第２素子のゲート電圧を切り換えることで前記第２素子の駆動能力を切り換えることを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、ゲート駆動する半導体素子をオンオフ制御する半導体装置であって、第１，２素子、第１，２入力端子および第１切換部を備え、次の特徴を有する。前記第１素子は、前記半導体素子のゲート容量を充電して前記半導体素子をオンする。前記第２素子は、前記半導体素子のゲート容量を放電して前記半導体素子をオフする。前記第１入力端子は、前記第１素子および前記第２素子のオンオフを切り換える第１信号の入力を受ける。前記第２入力端子は、外部信号の入力を受ける。前記第１切換部は、前記第２入力端子で生成された第２信号の入力を受け、前記第２信号の信号レベルに基づいて前記第２素子の駆動能力を切り換える。１つの前記第２入力端子で１ビットの前記第２信号が生成される。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１入力端子から前記第１信号の入力を受け、かつ前記第２入力端子で生成された前記第２信号の入力を受け、前記第１信号および前記第２信号の信号レベルに基づいて前記第１素子の駆動能力を切り換える第２切換部をさらに備えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２素子はトランジスタであり、前記第１切換部は、前記第２素子のゲート電圧を切り換えることで前記第２素子の駆動能力を切り換えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２素子は複数並列接続された素子であり、前記第１切換部は、前記並列接続された素子のオンオフを切り換えることで前記第２素子の駆動能力を切り換えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１素子は複数並列接続された素子であり、前記第２切換部は、前記並列接続された素子のオンオフを切り換えることで前記第１素子の駆動能力を切り換えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１素子はトランジスタであり、前記第２切換部は、前記第１素子のゲート電圧を切り換えることで前記第１素子の駆動能力を切り換えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２入力端子は、１つ以上配置され、少なくとも１つの前記第２入力端子は、所定の第１電位にプルアップされていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２入力端子は、１つ以上配置され、少なくとも１つの前記第２入力端子は、所定の第１電位にプルダウンされていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１電位の前記第２入力端子以外の前記第２入力端子は、ワイヤにより外部の前記第１電位とは異なる第２電位に接続されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１素子、前記第２素子、前記第１入力端子、前記第２入力端子および前記第１切換部は１つの半導体チップに設けられていることを特徴とする。
　本発明にかかる半導体装置によれば、駆動能力を容易に調整することができ、かつ汎用性の高い制御ＩＣを提供することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の回路構成を示す回路図である。 図２は、本発明を適用して半導体チップ上に形成したＩＰＭの一部の構成を示す斜視図である。 図３は、実施の形態２にかかる半導体装置の回路構成を示す回路図である。 図４は、実施の形態３にかかる半導体装置の回路構成を示す回路図である。 図５は、実施の形態４にかかる半導体装置の回路構成を示す回路図である。 図６は、従来のゲート駆動回路の回路構成の一例を示す回路図である。 図７は、従来のゲート駆動回路の回路構成の一例を示す回路図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の回路構成について説明する。図１は、実施の形態１にかかる半導体装置の回路構成を示す回路図である。図１に示す半導体装置は、ＩＧＢＴ（ゲート駆動する半導体素子）１と、このＩＧＢＴ１をゲート制御するゲート駆動回路２を備えた制御ＩＣと、を同一のパッケージに内蔵したＩＰＭである。ＩＧＢＴ１と制御ＩＣとは例えば異なる半導体チップに形成され、同一の例えばプリント基板（不図示）に実装されている。ＩＧＢＴ１のコレクタは主電源の正極側Ｖｄに接続され、エミッタは主電源の負極側（例えば接地電位ＧＮＤ：第１電位）に接続されている。ＩＧＢＴ１のゲート（ゲート端子）は、例えばボンディングワイヤによりプリント基板上の電極パッドを介して制御ＩＣの電極パッド３に電気的に接続されている。
　制御ＩＣのゲート駆動回路２は、ＣＭＯＳ回路１０、カレントミラー回路２０および駆動能力調整回路３０を備える。ＣＭＯＳ回路１０は、ＰＭＯＳＦＥＴ（第１素子）１１とＮＭＯＳＦＥＴ（第２素子）３１とを相補うように接続して構成される。ＰＭＯＳＦＥＴ１１は、ＩＧＢＴ１のゲートに充電電流を供給する機能を有する。ＮＭＯＳＦＥＴ３１は、ＩＧＢＴ１のゲートの電荷を放電する機能を有する。ＰＭＯＳＦＥＴ１１のソースは高電位側ライン１４に接続されている。ＮＭＯＳＦＥＴ３１のソースは接地され、ゲートは後述するＡＮＤ回路（論理積回路（放電側切換部））３２を介して制御ＩＣの入力端子（第１入力端子）ＩＮに接続されている。ＰＭＯＳＦＥＴ１１とＮＭＯＳＦＥＴ３１との接続点（制御ＩＣの出力端子）１３は、電極パッド３を介してＩＧＢＴ１のゲートに接続されている。
　カレントミラー回路２０は、ドレインを接地し、ゲート同士を接続した一対のＰＭＯＳＦＥＴ１１，２１を備える。すなわち、カレントミラー回路２０の二次側は、ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１で構成される。カレントミラー回路２０の一次側のＰＭＯＳＦＥＴ２１のソースは、高電位側ライン１４に接続されている。一次側のＰＭＯＳＦＥＴ２１のドレインとゲートとが接続されている。カレントミラー回路２０は、電流源の電流Ｉ１を一次側のＰＭＯＳＦＥＴ２１で引き込み、電流源の電流Ｉ１と同じ値の電流Ｉ２を二次側のＰＭＯＳＦＥＴ１１に吐き出す機能を有する。カレントミラー回路２０の一次側のＰＭＯＳＦＥＴ２１と接地電位ＧＮＤとの間には、抵抗２２が接続されている。
　駆動能力調整回路３０は、充電能力調整回路３０ａと放電能力調整回路３０ｂとから構成される。充電能力調整回路３０ａは、充電側切換部１２、プルアップ抵抗３３および外部信号入力パッド（第２入力端子）３４を備え、外部信号入力パッド３４からのデジタル信号を認識してゲート駆動回路２の充電能力を調整する。外部信号入力パッド３４の個数を増やすほど、充電能力調整回路３０ａのビット数が増えるため、設定可能なゲート駆動回路２の充電能力値が増える。充電側切換部１２は、ＰＭＯＳＦＥＴ２１、抵抗２２、ＮＭＯＳＦＥＴ２３、オペアンプ２４および可変基準電圧源２５を備えている。
　カレントミラー回路２０の電流源は、抵抗２２の高電位側（ＰＭＯＳＦＥＴ２１側）の電圧と、当該抵抗２２の抵抗値で決定される。カレントミラー回路２０の一次側のＰＭＯＳＦＥＴ２１と、抵抗２２と、の間には、ＮＭＯＳＦＥＴ２３が設けられている。ＮＭＯＳＦＥＴ２３のドレインは、カレントミラー回路２０の一次側のＰＭＯＳＦＥＴ２１のドレインに接続されている。ＮＭＯＳＦＥＴ２３のソースは、抵抗２２の高電位側に接続されている。ＮＭＯＳＦＥＴ２３のゲートは、オペアンプ２４の出力端子に接続されている。オペアンプ２４の非反転入力端子（＋）は可変基準電圧源２５に接続され、反転入力端子（－）は抵抗２２の高電位側に接続されている。オペアンプ２４および可変基準電圧源２５の電源は内部電源電位Ｖｃｃから供給される。
　オペアンプ２４は、抵抗２２の高電位側の電圧と、可変基準電圧源２５の電圧とを揃えるようにＮＭＯＳＦＥＴ２３のゲート電圧を調整する機能を有する。具体的には、可変基準電圧源２５の電圧がオペアンプ２４の基準電圧よりも高い場合、ＮＭＯＳＦＥＴ２３のゲート電圧を上昇させる（ゲート閾値電圧よりも正方向に高くする）ことで、ＮＭＯＳＦＥＴ２３のオン抵抗を低下させて電流Ｉ１の値を大きくし、抵抗２２の高電位側の電圧を上昇させる。一方、可変基準電圧源２５の電圧がオペアンプ２４の基準電圧よりも低い場合、ＮＭＯＳＦＥＴ２３のゲート電圧を低下させる（ゲート閾値電圧に近づける）ことで、ＮＭＯＳＦＥＴ２３のオン抵抗を上昇させて電流Ｉ１の値を小さくし、抵抗２２の高電位側の電圧を低下させる。
　可変基準電圧源２５の電圧値は、後述する外部信号入力パッド３４の接地接続の組み合わせに基づいて変化する。可変基準電圧源２５の電圧値によりカレントミラー回路２０の電流源が変化する。これにより、ＰＭＯＳＦＥＴ２１とＮＭＯＳＦＥＴ２３との接続点２８の電位を切り換えることができる。カレントミラー回路２０の一対のＰＭＯＳＦＥＴ１１，２１の間には、当該ＰＭＯＳＦＥＴ１１，２１に並列にＰＭＯＳＦＥＴ２６が接続されている。ＰＭＯＳＦＥＴ２６のドレインは高電位側ライン１４に接続され、ソースはＰＭＯＳＦＥＴ１１のゲートに接続されている。ＰＭＯＳＦＥＴ２６のゲートには、レベルアップシフタ２７が接続されている（図１にはレベルシフタと図示）。レベルアップシフタ２７は、制御ＩＣの入力端子ＩＮから信号の入力を受けて、入力信号のロジックレベル（Ｈｉｇｈ・Ｌｏｗの電圧レベル）を反転させてＰＭＯＳＦＥＴ２６のゲートに出力する。ＰＭＯＳＦＥＴ１１の充電能力値は、ＰＭＯＳＦＥＴ２１とＮＭＯＳＦＥＴ２３との接続点２８の電位に応じて決まる。
　放電能力調整回路３０ｂは、ＡＮＤ回路３２、プルアップ抵抗３３および外部信号入力パッド（第２入力端子）３４を備え、外部信号入力パッド３４からのデジタル信号を認識してゲート駆動回路２の放電能力を調整する。ＮＭＯＳＦＥＴ３１、ＡＮＤ回路３２、プルアップ抵抗３３および外部信号入力パッド３４は、それぞれ同じ個数ずつ配置される。外部信号入力パッド３４の個数を増やすほど、放電能力調整回路３０ｂのビット数が増えるため、設定可能なゲート駆動回路２の放電能力値が増える。ここでは、ＮＭＯＳＦＥＴ３１、ＡＮＤ回路３２、プルアップ抵抗３３および外部信号入力パッド３４をそれぞれ３つずつ配置する場合（それぞれ符号の末尾にａ～ｃを付す）を例に説明する。
　ＮＭＯＳＦＥＴ３１ａ～３１ｃは、制御ＩＣの出力端子１３と電極パッド３との間に並列に接続されている。すなわち、ＮＭＯＳＦＥＴ３１ａ～３１ｃの各ドレインは制御ＩＣの出力端子１３および電極パッド３に接続され、各ソースは接地されている。ＮＭＯＳＦＥＴ３１ａ～３１ｃの各ゲートは、それぞれＡＮＤ回路３２ａ～３２ｃの出力端子に接続されている。ＮＭＯＳＦＥＴ３１ａ～３１ｃのサイズ（電流能力）はそれぞれ異なっていてもよい。ＮＭＯＳＦＥＴ３１ａ～３１ｃは、ＩＧＢＴ１のゲートの電荷を放電する機能を有する。
　ＡＮＤ回路３２ａ～３２ｃは、２つの入力端子と、１つの出力端子を有する。ＡＮＤ回路３２ａ～３２ｃの各一方の入力端子は、制御ＩＣの入力端子ＩＮに接続され、入力端子ＩＮから信号（第１信号）の入力を受ける。ＡＮＤ回路３２ａ～３２ｃの各他方の入力端子は、それぞれ外部信号入力パッド３４ａ～３４ｃに接続され、各外部信号入力パッド３４ａ～３４ｃから信号（第２信号）の入力を受ける。外部信号入力パッド３４ａ～３４ｃは、それぞれデジタル信号の１ビットをあらわし、接地の有無で「１」または「０」の信号を生成する。１ビットとは、各ＮＭＯＳＦＥＴ３１ａ～３１ｃをオンオフするための「０」の信号または「１」の信号に相当する。「１」の信号は、Ｈｉｇｈ（Ｈ）の電圧レベル（以下、Ｈレベルとする）の信号である。「０」の信号は、Ｌｏｗ（Ｌ）の電圧レベル（以下、Ｌレベルとする）の信号である。
　具体的には、各外部信号入力パッド３４ａ～３４ｃにはそれぞれプルアップ抵抗３３ａ～３３ｃが接続され、各外部信号入力パッド３４ａ～３４ｃの電位は内部電源電位Ｖｃｃ（第１電位：例えば５Ｖ）にプルアップされている。また、各外部信号入力パッド３４ａ～３４ｃは、それぞれ接地接続可能な状態となっている。各外部信号入力パッド３４ａ～３４ｃは、接地されていないときは常にＨレベルであり、接地されたときにＬレベルとなる。より具体的には、例えば、外部信号入力パッド３４ａ～３４ｃは、何にも接続されていなければ、内部電源電位Ｖｃｃにプルアップされた状態を維持し、Ｈレベルの信号を生成する。一方、外部信号入力パッド３４ａ～３４ｃは、例えば接地電位ＧＮＤのランドに接続された場合にＬレベルの信号を生成する。
　ｎ個（ｎ＝１，２，・・・）の外部信号入力パッド３４を配置した場合、ｎビットのデジタル信号が生成される。ｎ個の外部信号入力パッド３４それぞれの接地接続の組み合わせにより設定可能なゲート駆動回路２の駆動能力値は２n通りである。ｎ個の外部信号入力パッド３４の接地接続の状態によって、可変基準電圧源２５の電圧値が決定され、ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１にソース電流を供給するカレントミラー回路２０の電流源が調整される。また、ｎ個の外部信号入力パッド３４の接地接続の状態によって、各外部信号入力パッド３４にそれぞれＡＮＤ回路３２を介して接続されたＮＭＯＳＦＥＴ３１が個別に動作し、ＩＧＢＴ１のゲート容量の放電電流が調整される。
　すなわち、３つの外部信号入力パッド３４（３４ａ～３４ｃ）を配置した場合、３ビットのデジタル信号が生成される。ゲート駆動回路２の駆動能力値は８通り（＝２3）に設定可能である。例えば、外部信号入力パッド３４ａ，３４ｃを接地し、外部信号入力パッド３４ｂを接地しない場合、外部信号入力パッド３４ａ，３４ｃはＬレベルの信号を生成し、外部信号入力パッド３４ｂはＨレベルの信号を生成する。ＩＧＢＴ１のターンオフ時、制御ＩＣの入力端子ＩＮはＨレベルであるため、外部信号入力パッド３４ｂおよび制御ＩＣの入力端子ＩＮからともにＨレベルの信号の入力を受けたＡＮＤ回路３２ｂの出力によりＮＭＯＳＦＥＴ３１ｂがオンする。
　次に、実施の形態１にかかる半導体装置の動作について、図１に示すＩＰＭを例に説明する。ＩＧＢＴ１のターンオン時、制御ＩＣの入力端子ＩＮから入力されたＬレベルの信号（「０」の信号）がレベルアップシフタ２７により反転され、ＰＭＯＳＦＥＴ２６のゲートにＨレベルの信号（「１」の信号）が入力される。このため、ＰＭＯＳＦＥＴ２６がオフし、ＰＭＯＳＦＥＴ２６のソース・ドレイン間に電流が流れない。これにより、ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１のゲート電圧が低下してＬレベルに近づき、ＰＭＯＳＦＥＴ１１がオン状態となり通電する。ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ３１は、制御ＩＣの入力端子ＩＮから入力されたＬレベルの信号（「０」の信号）によりオフする。
　このように、ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１がオンし、ＮＭＯＳＦＥＴ３１がオフすることで、ＰＭＯＳＦＥＴ１１のソース・ドレイン間（オン抵抗）を通り、制御ＩＣの出力端子１３を経由してＩＧＢＴ１のゲートに至る電流経路が形成される。この電流経路を通って電流Ｉ２がＩＧＢＴ１のゲートに供給され、ＩＧＢＴ１のゲート容量が充電され、ＩＧＢＴ１がオン状態になり通電する。ＩＧＢＴ１のゲート容量を充電する電流Ｉ２は、カレントミラー回路２０により、ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１のソース・ドレイン間に常時流れている。電流Ｉ２の電流値は、可変基準電圧源２５の電圧値に基づいて、次のように調整される。
　上述したように、外部信号入力パッド３４ａ，３４ｃは接地されているため、０Ｖの外部信号の入力を受ける。外部信号入力パッド３４ｂは接地されていないため、プルアップ抵抗３３ｂにより内部電源電位Ｖｃｃにプルアップされ、例えば５Ｖの外部信号の入力を受ける。これらの外部信号により、可変基準電圧源２５の出力電圧値が決定される。オペアンプ２４の出力によりＮＭＯＳＦＥＴ２３がオンすると、可変基準電圧源２５の出力電圧値とＮＭＯＳＦＥＴ２３のソース端子２９の電位とが同じ値になるようにオペアンプ２４の出力電圧が調整される。可変基準電圧源２５としては、例えば、ＤＡ（Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ）コンバータを用いることができる。これにより、カレントミラー回路２０の一次側のＰＭＯＳＦＥＴ２１のソース・ドレイン間に電流Ｉ１が流れ、カレントミラー回路２０の二次側を構成するＰＭＯＳＦＥＴ１１のソース・ドレイン間に電流Ｉ１と同じ値の電流Ｉ２が流れる。以上より、外部信号によって、電流Ｉ２の値を切り換えることができるため、ＩＧＢＴ１を駆動する駆動能力を調整することができる。
　一方、ＩＧＢＴ１０１のターンオフ時、制御ＩＣの入力端子ＩＮから入力されたＨレベルの信号（「１」の信号）がレベルアップシフタ２７により反転され、ＰＭＯＳＦＥＴ２６のゲートにＬレベルの信号（「０」の信号）が入力される。このため、ＰＭＯＳＦＥＴ２６がオンし、ＰＭＯＳＦＥＴ２６のソース・ドレイン間に電流が流れる。これにより、ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１のゲート電圧が上昇してＨレベルに近づき、ＰＭＯＳＦＥＴ１１がオフ状態となる。ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ３１は、このとき、上述したように接地電位ＧＮＤの外部信号入力パッド３４ｂに電気的に接続されたＮＭＯＳＦＥＴ３１ｂがオンする。
　具体的には、外部信号入力パッド３４ａ，３４ｃは接地されているため、Ｌレベルの信号（「０」の信号）がＡＮＤ回路３２ａ，３２ｃに入力される。外部信号入力パッド３４ｂは接地されていないため、Ｈレベルの信号（「１」の信号）がＡＮＤ回路３２ｂに入力される。また、ＡＮＤ回路３２ａ～３２ｃには、制御ＩＣの入力端子ＩＮからＨレベルの信号（「１」の信号）が入力される。これにより、ＡＮＤ回路３２ａ，３２ｃからＮＭＯＳＦＥＴ３１ａ，３１ｃのゲートにＬレベルの信号（「０」の信号）が入力され、ＮＭＯＳＦＥＴ３１ａ，３１ｃがオフ状態を維持する。ＡＮＤ回路３２ｂからＮＭＯＳＦＥＴ３１ｂのゲートにＨレベルの信号（「１」の信号）が入力され、ＮＭＯＳＦＥＴ３１ｂがオンする。
　ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１がオフし、ＮＭＯＳＦＥＴ３１ｂがオンすることで、ＩＧＢＴ１のゲートから制御ＩＣの出力端子１３を経由して、ＮＭＯＳＦＥＴ３１ｂのドレイン・ソース間（オン抵抗）を通って接地電位ＧＮＤに至る電流経路が形成される。この電流経路を通ってＩＧＢＴ１のゲートの電荷が放電される。ＩＧＢＴ１のゲート容量の放電電流は、ＮＭＯＳＦＥＴ３１ｂのサイズで決まる。ＩＧＢＴ１のゲートの電荷が放電されることでＩＧＢＴ１のゲート電圧が低下し、ＩＧＢＴ１がオフ状態になる。このように、外部信号入力パッド３４ａ～３４ｃの接地接続の組み合わせにより、ＩＧＢＴ１のゲート容量の充電電流および放電電流を調整することができる。したがって、上記ゲート駆動回路２を備えた１つの制御ＩＣチップのみで複数の駆動能力値に設定可能である。
　次に、ゲート駆動回路２を備えた制御ＩＣチップの構成例について、図１に示すＩＰＭを例に説明する。図２は、本発明を適用して半導体チップ上に形成したＩＰＭの一部の構成を示す斜視図である。上述したＣＭＯＳ回路１０、カレントミラー回路２０および駆動能力調整回路３０を備えたゲート駆動回路２（図１参照）は、図２に示すように１つの制御ＩＣチップ４１に形成されている。制御ＩＣチップ４１のおもて面には、例えば略矩形状の平面形状の制御ＩＣチップ４１の１辺に沿って、駆動能力調整回路３０の外部信号入力パッド３４（３４ａ～３４ｃ）が配置されている。図２では、ゲート駆動回路２の外部信号入力パッド３４以外の構成を図示省略するが、ゲート駆動回路２のすべての構成が制御ＩＣチップ４１に形成されている。
　プリント基板４２の回路パターン（不図示）上には、互いに離して、制御ＩＣチップ４１の裏面、接地電位ＧＮＤのランド４３、および電極パッド４５が配置されている。ランド４３には、ボンディングワイヤ４４により駆動能力調整回路３０の外部信号入力パッド３４が電気的に接続され、ランド４３に接続された外部信号入力パッド３４にＬレベルの外部信号が入力される。ランド４３は、駆動能力調整回路３０の外部信号入力パッド３４と同数配置される。例えば、駆動能力調整回路３０の外部信号入力パッド３４ａ，３４ｃは、それぞれ異なるボンディングワイヤ４４ａ，４４ｃによりランド４３ａ，４３ｃに接続され接地される。駆動能力調整回路３０の外部信号入力パッド３４ｂには、何も接続されない。電極パッド４５には、ボンディングワイヤ４６により制御ＩＣの電極パッド３に電気的に接続されている。また、電極パッド４５には、ゲート駆動回路２によりゲート駆動されるＩＧＢＴ（不図示）のゲート端子が電気的に接続されている。
　以上、説明したように、実施の形態１によれば、制御ＩＣに内蔵されるゲート駆動回路の駆動能力調整を、ゲート駆動回路に駆動能力調整回路を追加することで実現している。駆動能力調整回路に設けられ内部電源電位にプルアップされた１つ以上の外部信号入力パッドのいずれか１つ以上をワイヤボンディングで接地接続する組み合わせにより、外部信号入力パッドの個数と同数ビットのデジタル信号を生成することができる。これにより、デジタル信号のビット数分だけ段階的にＩＧＢＴのゲートの充放電を調整することができ、ゲート駆動回路の駆動能力値を複数設定することができる。１つの制御ＩＣでゲート駆動回路の駆動能力値を複数設定することができるため、１つの型式の制御ＩＣで様々な電流容量のＩＧＢＴのゲート駆動が可能となる。また、ゲート抵抗を用いたゲート駆動調整では行うことのできないターンオン側（ＣＭＯＳ回路のＰＭＯＳＦＥＴ）およびターンオフ側（ＣＭＯＳ回路のＮＭＯＳＦＥＴ）それぞれの個別駆動能力調整も可能となる。
　また、実施の形態１によれば、ワイヤボンディングは通常の組立工程で行われる工程であるため、既存のワイヤボンディング工程で駆動能力調整回路の外部信号入力パッドを接地接続することで、新たな工程を追加することなくゲート駆動回路の駆動能力を調整することができる。また、実施の形態１によれば、ＩＰＭの制御ピンに駆動能力調整回路の外部信号入力パッドを接続することで、ＩＰＭの外部からゲート駆動回路の駆動能力を調整することができ、設計の自由度が向上する。このように、ゲート駆動回路の駆動能力を容易に調整することができ、かつ汎用性の高い制御ＩＣを実現することができる。また、実施の形態１によれば、ゲート駆動回路の駆動能力を調整するためのメタル配線をパターニングする必要がないため、フォトマスクの作製費用、設計費用および管理費用等の製造コストを削減することができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の回路構成について説明する。図３は、実施の形態２にかかる半導体装置の回路構成を示す回路図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、充電能力調整回路３０ａの充電側切換部をＡＮＤ回路５２で構成した点である。具体的には、充電能力調整回路３０ａは、ＡＮＤ回路５２、レベルアップシフタ５３、プルアップ抵抗３３および外部信号入力パッド３４を備える。ゲート駆動回路２の放電側の構成（ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ３１および放電能力調整回路３０ｂ）は、実施の形態１（図１参照）と同様である。
　ＡＮＤ回路５２は、制御ＩＣの入力端子ＩＮからの入力信号と、外部信号入力パッド３４からの外部信号と、の入力を受ける。ＡＮＤ回路５２の出力は、レベルアップシフタ５３を介してＣＭＯＳ回路１０のＰＭＯＳＦＥＴ５１のゲートに伝達される。ＰＭＯＳＦＥＴ５１、ＡＮＤ回路５２およびレベルアップシフタ５３は、それぞれ、外部信号入力パッド３４と同じ個数ずつ配置される。ここでは、実施の形態１と同様に、ＰＭＯＳＦＥＴ５１、ＡＮＤ回路５２およびレベルアップシフタ５３をそれぞれ３つずつ配置する場合（それぞれ符号の末尾にａ～ｃを付す）を例に説明する。
　ＰＭＯＳＦＥＴ５１ａ～５１ｃは、高電位側ライン１４と電極パッド３との間に並列に接続されている。すなわち、ＰＭＯＳＦＥＴ５１ａ～５１ｃの各ソースは高電位側ライン１４に接続され、各ドレインは制御ＩＣの出力端子１３および電極パッド３に接続されている。ＰＭＯＳＦＥＴ５１ａ～５１ｃの各ゲートには、それぞれ、レベルアップシフタ５３ａ～５３ｃを介してＡＮＤ回路５２ａ～５２ｃの出力端子に接続されている。ＰＭＯＳＦＥＴ５１ａ～５１ｃのサイズ（電流能力）はそれぞれ異なっていてもよい。ＰＭＯＳＦＥＴ５１ａ～５１ｃは、ＩＧＢＴ１のゲートに充電電流を供給する機能を有する。
　レベルアップシフタ５３ａ～５３ｃは、それぞれ、ＡＮＤ回路５２ａ～５２ｃからの入力信号の入力を受けて、当該入力信号のロジックレベルを反転させてＰＭＯＳＦＥＴ５１ａ～５１ｃのゲートに出力する。ＡＮＤ回路５２ａ～５２ｃの２つの入力端子うちの一方は制御ＩＣの入力端子ＩＮに接続され、他方はそれぞれ外部信号入力パッド３４ａ～３４ｃに接続されている。ＡＮＤ回路５２ａ～５２ｃの一方の入力端子には、入力端子ＩＮの入力信号が反転されて入力される。ＡＮＤ回路５２ａ～５２ｃの他方の入力端子には、それぞれ、各外部信号入力パッド３４ａ～３４ｃから外部信号が入力される。
　次に、実施の形態２にかかる半導体装置の動作について、図３に示すＩＰＭを例に説明する。ＩＧＢＴ１のターンオン時、制御ＩＣの入力端子ＩＮから入力されたＬレベルの信号（「０」の信号）が反転されてＡＮＤ回路５２ａ～５２ｃに入力される。すなわち、ＡＮＤ回路５２ａ～５２ｃには、Ｈレベルの信号（「１」の信号）が入力される。また、ＡＮＤ回路３２ａ，３２ｃには、接地された外部信号入力パッド３４ａ，３４ｃからＬレベルの信号（「０」の信号）が入力される。ＡＮＤ回路３２ｂには、接地されていない外部信号入力パッド３４ｂからＨレベルの信号（「１」の信号）が入力される。これによって、ＡＮＤ回路３２ａ，３２ｃからレベルアップシフタ５３ａ，５３ｃにＬレベルの信号（「０」の信号）が入力され、レベルアップシフタ５３ａ，５３ｃにより反転されてＣＭＯＳ回路１０のＰＭＯＳＦＥＴ５１ａ，５１ｃのゲートに入力される。すなわち、ＰＭＯＳＦＥＴ５１ａ，５１ｃは、Ｈレベルのゲート信号（「１」の信号）の入力を受けてオフ状態を維持する。ＡＮＤ回路３２ｂからレベルアップシフタ５３ｂにＨレベルの信号（「１」の信号）が入力され、レベルアップシフタ５３ｂにより反転されてＰＭＯＳＦＥＴ５１ｂのゲートに入力される。すなわち、ＰＭＯＳＦＥＴ５１ｂは、Ｌレベルのゲート信号（「０」の信号）の入力を受けてオンする。ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ３１は、実施の形態１と同様に、制御ＩＣの入力端子ＩＮから入力されたＬレベルの信号（「０」の信号）によりオフする。
　一方、ＩＧＢＴ１０１のターンオフ時、制御ＩＣの入力端子ＩＮから入力されたＨレベルの信号（「１」の信号）が反転されてＡＮＤ回路５２ａ～５２ｃに入力される。すなわち、ＡＮＤ回路５２ａ～５２ｃには、Ｌレベルの信号（「０」の信号）が入力される。また、上述したように、外部信号入力パッド３４ａ，３４ｃは接地されているため、ＡＮＤ回路３２ａ，３２ｃにＬレベルの信号（「０」の信号）が入力される。外部信号入力パッド３４ｂは接地されていないため、ＡＮＤ回路３２ｂにＨレベルの信号（「１」の信号）が入力される。これによって、ＡＮＤ回路３２ａ～３２ｃからレベルアップシフタ５３ａ～５３ｃにＬレベルの信号（「０」の信号）が入力され、レベルアップシフタ５３ａ～５３ｃにより反転されてＣＭＯＳ回路１０のＰＭＯＳＦＥＴ５１ａ～５１ｃのゲートに入力される。すなわち、ＰＭＯＳＦＥＴ５１ａ～５１ｃは、Ｈレベルのゲート信号（「１」の信号）の入力を受けてオフ状態を維持する。ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ３１は、実施の形態１と同様に、接地電位ＧＮＤの外部信号入力パッド３４ｂに電気的に接続されたＮＭＯＳＦＥＴ３１ｂがオンする。
　このように、充電能力調整回路３０ａをＡＮＤ回路５２で構成する場合においても、実施の形態１と同様の機能を有するゲート駆動回路２を構成することができる。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置の回路構成について説明する。図４は、実施の形態３にかかる半導体装置の回路構成を示す回路図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ６１でカレントミラー回路６０の二次側を構成し、放電能力調整回路３０ｂの放電側切換部７０を、ＡＮＤ回路に代えてオペアンプ７４および可変基準電圧源７５で構成した点である。
　具体的には、ＣＭＯＳ回路１０は、相補うように接続された１対のＰＭＯＳＦＥＴ１１およびＮＭＯＳＦＥＴ６１とで構成される。ゲート駆動回路２の充電側の構成（ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１、カレントミラー回路２０、充電能力調整回路３０ａおよびレベルアップシフタ２７等）は、実施の形態１（図１参照）と同様である。ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ６１のソースは接地され、ドレインはＰＭＯＳＦＥＴ１１のドレインに接続されている。カレントミラー回路６０は、ソースを接地し、ゲート同士を接続した一対のＮＭＯＳＦＥＴ６１，７１を備える。すなわち、カレントミラー回路６０の二次側は、ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ６１で構成される。
　カレントミラー回路６０の一次側のＮＭＯＳＦＥＴ７１のドレインは、内部電源電位Ｖｃｃに接続されている。一次側のＮＭＯＳＦＥＴ７１のドレインとゲートとが接続されている。カレントミラー回路６０は、電流源の電流Ｉ３を一次側のＮＭＯＳＦＥＴ７１で引き込み、電流源の電流Ｉ３と同じ値の電流Ｉ４を二次側のＮＭＯＳＦＥＴ６１に吐き出す機能を有する。カレントミラー回路６０の一次側のＮＭＯＳＦＥＴ７１と内部電源電位Ｖｃｃとの間には、抵抗７２が接続されている。カレントミラー回路６０の一次側のＮＭＯＳＦＥＴ７１および当該抵抗７２は、放電能力調整回路３０ｂの放電側切換部７０を構成する。
　放電能力調整回路３０ｂは、放電側切換部７０および外部信号入力パッド３４を備え、外部信号入力パッド３４からのデジタル信号を認識してゲート駆動回路２の放電能力を調整する。放電側切換部７０は、ＮＭＯＳＦＥＴ７１、抵抗７２、ＰＭＯＳＦＥＴ７３、オペアンプ７４および可変基準電圧源７５を備える。カレントミラー回路６０の電流源は、抵抗７２の低電位側（ＮＭＯＳＦＥＴ７１側）の電圧と、当該抵抗７２の抵抗値で決定される。カレントミラー回路６０の一次側のＮＭＯＳＦＥＴ７１と、抵抗７２と、の間には、ＰＭＯＳＦＥＴ７３が設けられている。
　ＰＭＯＳＦＥＴ７３のドレインは、カレントミラー回路６０の一次側のＮＭＯＳＦＥＴ７１のドレインに接続されている。ＰＭＯＳＦＥＴ７３のソースは、抵抗７２の低電位側に接続されている。ＰＭＯＳＦＥＴ７３のゲートは、オペアンプ７４の出力端子に接続されている。オペアンプ７４の非反転入力端子（＋）は可変基準電圧源７５に接続され、反転入力端子（－）は抵抗７２の低電位側に接続されている。オペアンプ７４および可変基準電圧源７５の電源は内部電源電位Ｖｃｃから供給される。
　オペアンプ７４は、抵抗７２の低電位側の電圧と、可変基準電圧源７５の電圧とを揃えるようにＰＭＯＳＦＥＴ７３のゲート電圧を調整する機能を有する。具体的には、可変基準電圧源７５の電圧がオペアンプ７４の基準電圧よりも高い場合、ＰＭＯＳＦＥＴ７３のゲート電圧を低下させる（ゲート閾値電圧よりも負方向に低くする）ことで、ＰＭＯＳＦＥＴ７３のオン抵抗を低下させて電流Ｉ３の値を大きくし、抵抗７２の低電位側の電圧を上昇させる。一方、可変基準電圧源７５の電圧がオペアンプ７４の基準電圧よりも低い場合、ＰＭＯＳＦＥＴ７３のゲート電圧を上昇させる（ゲート閾値電圧に近づける）ことで、ＰＭＯＳＦＥＴ７３のオン抵抗を上昇させて電流Ｉ３の値を小さくし、抵抗７２の低電位側の電圧を低下させる。
　可変基準電圧源７５の電圧値は、外部信号入力パッド３４の接地接続の組み合わせに基づいて変化する。可変基準電圧源７５の電圧値によりカレントミラー回路６０の電流源が変化する。これにより、ＮＭＯＳＦＥＴ７１とＰＭＯＳＦＥＴ７３との接続点７８の電位を切り換えることができる。カレントミラー回路６０の一対のＮＭＯＳＦＥＴ６１，７１の間には、当該ＮＭＯＳＦＥＴ６１，７１に並列にＮＭＯＳＦＥＴ７６が接続されている。ＮＭＯＳＦＥＴ７６のドレインはＮＭＯＳＦＥＴ６１のゲートに接続され、ソースは接地されている。ＮＭＯＳＦＥＴ７６のゲートは、インバータ（ＮＯＴ回路（否定回路））７７の出力端子に接続されている。インバータ７７の入力端子は、制御ＩＣの入力端子ＩＮに接続されている。
　ＮＭＯＳＦＥＴ６１の放電能力値は、ＮＭＯＳＦＥＴ７１とＰＭＯＳＦＥＴ７３との接続点７８の電位に応じて決まる。ＩＧＢＴ１のゲート容量を放電する電流Ｉ４は、カレントミラー回路６０により、ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ６１のソース・ドレイン間に常時流れている。電流Ｉ４の電流値は、可変基準電圧源７５の電圧値に基づいて、次のように調整される。例えば、上述したように、外部信号入力パッド３４ａ，３４ｃは接地されているため、０Ｖの外部信号の入力を受ける。外部信号入力パッド３４ｂは接地されていないため、プルアップ抵抗３３ｂにより内部電源電位Ｖｃｃにプルアップされ、例えば５Ｖの外部信号の入力を受ける。これらの外部信号により、可変基準電圧源７５の出力電圧値が決定される。
　オペアンプ７４の出力によりＰＭＯＳＦＥＴ７３がオンすると、可変基準電圧源７５の出力電圧値とＰＭＯＳＦＥＴ７３のドレイン端子７９の電位とが同じ値になるようにオペアンプ７４の出力電圧が調整される。可変基準電圧源７５としては、例えば、ＤＡコンバータを用いることができる。これにより、カレントミラー回路６０の一次側のＮＭＯＳＦＥＴ７１のソース・ドレイン間に電流Ｉ３が流れ、カレントミラー回路６０の二次側を構成するＮＭＯＳＦＥＴ６１のソース・ドレイン間に電流Ｉ３と同じ値の電流Ｉ４が流れる。以上より、外部信号によって、電流Ｉ４の値を切り換えることができるため、ＩＧＢＴ１のゲート容量を放電する放電能力を調整することができる。
　次に、実施の形態３にかかる半導体装置の動作について、図４に示すＩＰＭを例に説明する。ＩＧＢＴ１のターンオン時、制御ＩＣの入力端子ＩＮから入力されたＬレベルの信号（「０」の信号）により、実施の形態１と同様に、ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１がオン状態となり通電する。また、制御ＩＣの入力端子ＩＮから入力されたＬレベルの信号（「０」の信号）は、インバータ７７により反転されてＮＭＯＳＦＥＴ７６のゲートに入力される。すなわち、ＮＭＯＳＦＥＴ７６は、Ｈレベルのゲート信号（「１」の信号）の入力を受けてオンする。これにより、ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ６１のゲート電流がＮＭＯＳＦＥＴ７６に引き抜かれ、ＮＭＯＳＦＥＴ６１はＬレベルのゲート信号（「０」の信号）によりオフする。
　一方、ＩＧＢＴ１０１のターンオフ時、制御ＩＣの入力端子ＩＮから入力されたＨレベルのゲート信号（「１」の信号）により、実施の形態１と同様に、ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ１１がオフ状態を維持する。また、制御ＩＣの入力端子ＩＮから入力されたＨレベルのゲート信号（「１」の信号）は、インバータ７７により反転されてＮＭＯＳＦＥＴ７６のゲートに入力される。すなわち、ＮＭＯＳＦＥＴ７６はＬレベルの信号（「０」の信号）の入力を受けてオフ状態を維持する。これにより、ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ６１がオンしてカレントミラー回路６０が動作し、一次側のＮＭＯＳＦＥＴ７１のソース・ドレイン間に流れる電流Ｉ３と同じ値の電流Ｉ４がＮＭＯＳＦＥＴ６１に流れる。
　以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
　次に、実施の形態４にかかる半導体装置の回路構成について説明する。図５は、実施の形態４にかかる半導体装置の回路構成を示す回路図である。実施の形態４にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ６１でカレントミラー回路６０の二次側を構成し、放電能力調整回路３０ｂの放電側切換部７０をオペアンプ７４および可変基準電圧源７５で構成した点である。ゲート駆動回路２の充電側の構成（ＣＭＯＳ回路１０のＰＭＯＳＦＥＴ５１および充電能力調整回路３０ａ）は、実施の形態２（図３参照）と同様である。ゲート駆動回路２の放電側の構成（ＣＭＯＳ回路１０のＮＭＯＳＦＥＴ６１、カレントミラー回路６０、放電能力調整回路３０ｂ等）は、実施の形態３（図４参照）と同様である。
　以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。
　以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、外部信号入力パッドの電位をプルアップして内部電源電位に固定して常時Ｈレベルとし、ボンディングワイヤにより外部信号入力パッドを接地してＬレベルとする場合を例に説明しているが、外部信号入力パッドの電位をプルダウンして接地電位（第１電位：０Ｖ）に固定して常時Ｌレベルとしてもよい。この場合、ボンディングワイヤにより高電位（第２電位：例えば５Ｖ）のランドに接続された外部信号入力パッドはＨレベルを生成する。そして、高電位に接続された外部信号入力パッドの電位で可変基準電圧源の電流値が決まり、ＩＧＢＴのゲートの充電電流が調整される。高電位に接続された外部信号入力パッドに対応する駆動能力調整回路のＮＭＯＳＦＥＴがオンし、ＩＧＢＴのゲートの放電電流が調整される。
　また、上述した各実施の形態では、充電能力調整回路と放電能力調整回路との両方を備えた半導体装置について説明したが、充電能力調整回路もしくは放電能力調整回路のいずれか一方を備える半導体装置としてもよい。また、上述した各実施の形態では、ＩＧＢＴと、当該ＩＧＢＴをゲート駆動する制御ＩＣとを同一のパッケージに内蔵したＩＰＭを例に説明しているが、ＩＧＢＴと制御ＩＣとを異なるパッケージに内蔵した場合においても同様の効果を奏する。また、本発明の制御ＩＣは、ＩＧＢＴをゲート駆動する場合に限らず、ＭＯＳＦＥＴなどのＭＯＳ型半導体装置をゲート駆動する場合にも適用可能であり、同様の効果を奏する。また、上述した各実施の形態において、例えば各部の個数や電圧値等は要求される仕様等に応じて種々設定される。
　以上のように、本発明にかかる半導体装置は、パワー半導体素子のゲート信号を制御するゲート駆動回路を備えた半導体装置に有用である。
　１　ＩＧＢＴ
　２　ゲート駆動回路
　３　電極パッド
　１０　ＣＭＯＳ回路
　１１，２１，２６，５１，５１ａ～５１ｃ，７３　ＰＭＯＳＦＥＴ
　１２　充電側切換部
　１３　出力端子
　１４　高電位側ライン
　２０，６０　カレントミラー回路
　２２，７２　抵抗
　２３，３１，３１ａ～３１ｃ，６１，７１，７６　ＮＭＯＳＦＥＴ
　２４，７４　オペアンプ
　２５，７５　可変基準電圧源
　２７　レベルアップシフタ
　２８　カレントミラー回路の一次側のＰＭＯＳＦＥＴと充電側切換部のＮＭＯＳＦＥＴとの接続点
　２９　充電側切換部のＮＭＯＳＦＥＴのソース端子
　３０　駆動能力調整回路
　３０ａ　充電能力調整回路
　３０ｂ　放電能力調整回路
　３２，３２ａ～３２ｃ、５２，５２ａ～５２ｃ　ＡＮＤ回路
　３３，３３ａ～３３ｃ　プルアップ抵抗
　３４，３４ａ～３４ｃ　外部信号入力パッド
　４１　制御ＩＣチップ
　４２　プリント基板
　４３，４３ａ～４３ｃ　ランド
　４４，４４ａ，４４ｃ，４６　ボンディングワイヤ
　４５　電極パッド
　５３，５３ａ～５３ｃ　レベルアップシフタ
　７０　放電側切換部
　７７　インバータ
　７８　カレントミラー回路の一次側のＮＭＯＳＦＥＴと充電側切換部のＰＭＯＳＦＥＴとの接続点
　７９　充電側切換部のＰＭＯＳＦＥＴのドレイン端子
　ＧＮＤ　接地電位
　Ｉ１，Ｉ２，Ｉ３，Ｉ４　電流
　ＩＮ　入力端子
　Ｖｃｃ　制御ＩＣの内部電源電位
　Ｖｄ　主電源の正極側

Claims (16)

  1. 　ゲート駆動する半導体素子をオンオフ制御する半導体装置であって、
    　前記半導体素子のゲート容量を充電して前記半導体素子をオンする第１素子と、
    　前記半導体素子のゲート容量を放電して前記半導体素子をオフする第２素子と、
    　前記第１素子および前記第２素子のオンオフを切り換える第１信号の入力を受ける第１入力端子と、
    　外部信号の入力を受ける第２入力端子と、
    　前記第２入力端子で生成された第２信号の入力を受け、前記第２信号の信号レベルに基づいて前記第１素子の駆動能力を切り換える第１切換部と、
    　を備え、
    　１つの前記第２入力端子で１ビットの前記第２信号が生成されることを特徴とする半導体装置。
  2. 　前記第２入力端子で生成された前記第２信号の入力を受け、前記第２信号の信号レベルに基づいて前記第２素子の駆動能力を切り換える第２切換部をさらに備えることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１素子はトランジスタであり、
    　前記第１切換部は、前記第１素子のゲート電圧を切り換えることで前記第１素子の駆動能力を切り換えることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１素子は複数並列接続された素子であり、
    　前記第１切換部は、前記並列接続された素子のオンオフを切り換えることで前記第１素子の駆動能力を切り換えることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第２素子は複数並列接続された素子であり、
    　前記第２切換部は、前記並列接続された素子のオンオフを切り換えることで前記第２素子の駆動能力を切り換えることを特徴とする請求項２に記載の半導体装置。
  6. 　前記第２素子はトランジスタであり、
    　前記第２切換部は、前記第２素子のゲート電圧を切り換えることで前記第２素子の駆動能力を切り換えることを特徴とする請求項２に記載の半導体装置。
  7. 　ゲート駆動する半導体素子をオンオフ制御する半導体装置であって、
    　前記半導体素子のゲート容量を充電して前記半導体素子をオンする第１素子と、
    　前記半導体素子のゲート容量を放電して前記半導体素子をオフする第２素子と、
    　前記第１素子および前記第２素子のオンオフを切り換える第１信号の入力を受ける第１入力端子と、
    　外部信号の入力を受ける第２入力端子と、
    　前記第２入力端子で生成された第２信号の入力を受け、前記第２信号の信号レベルに基づいて前記第２素子の駆動能力を切り換える第１切換部と、
    　を備え、
    　１つの前記第２入力端子で１ビットの前記第２信号が生成されることを特徴とする半導体装置。
  8. 　前記第１入力端子から前記第１信号の入力を受け、かつ前記第２入力端子で生成された前記第２信号の入力を受け、前記第１信号および前記第２信号の信号レベルに基づいて前記第１素子の駆動能力を切り換える第２切換部をさらに備えることを特徴とする請求項７に記載の半導体装置。
  9. 　前記第２素子はトランジスタであり、
    　前記第１切換部は、前記第２素子のゲート電圧を切り換えることで前記第２素子の駆動能力を切り換えることを特徴とする請求項７に記載の半導体装置。
  10. 　前記第２素子は複数並列接続された素子であり、
    　前記第１切換部は、前記並列接続された素子のオンオフを切り換えることで前記第２素子の駆動能力を切り換えることを特徴とする請求項７に記載の半導体装置。
  11. 　前記第１素子は複数並列接続された素子であり、
    　前記第２切換部は、前記並列接続された素子のオンオフを切り換えることで前記第１素子の駆動能力を切り換えることを特徴とする請求項８に記載の半導体装置。
  12. 　前記第１素子はトランジスタであり、
    　前記第２切換部は、前記第１素子のゲート電圧を切り換えることで前記第１素子の駆動能力を切り換えることを特徴とする請求項８に記載の半導体装置。
  13. 　前記第２入力端子は、１つ以上配置され、
    　少なくとも１つの前記第２入力端子は、所定の第１電位にプルアップされていることを特徴とする請求項１に記載の半導体装置。
  14. 　前記第２入力端子は、１つ以上配置され、
    　少なくとも１つの前記第２入力端子は、所定の第１電位にプルダウンされていることを特徴とする請求項１に記載の半導体装置。
  15. 　前記第１電位の前記第２入力端子以外の前記第２入力端子は、ワイヤにより外部の前記第１電位とは異なる第２電位に接続されていることを特徴とする請求項１３に記載の半導体装置。
  16. 　前記第１素子、前記第２素子、前記第１入力端子、前記第２入力端子および前記第１切換部は１つの半導体チップに設けられていることを特徴とする請求項１～１５のいずれか一つに記載の半導体装置。
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