JP3745144B2 - 出力バッファ回路 - Google Patents
出力バッファ回路 Download PDFInfo
- Publication number
- JP3745144B2 JP3745144B2 JP36035298A JP36035298A JP3745144B2 JP 3745144 B2 JP3745144 B2 JP 3745144B2 JP 36035298 A JP36035298 A JP 36035298A JP 36035298 A JP36035298 A JP 36035298A JP 3745144 B2 JP3745144 B2 JP 3745144B2
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- transistor
- output
- channel
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ等に広く用いられる出力バッファ回路に関する。
【０００２】
【従来の技術】
従来より、ＬＳＩ等の半導体チップ上に搭載され、その半導体チップの内部で生成された信号を外部に伝達する役割を担う出力バッファ回路が知られている。
【０００３】
図５は、従来の出力バッファ回路と、その出力バッファ回路の出力側に存在する外部負荷容量を示す図である。
【０００４】
図５に示す出力バッファ回路５０は、ＬＳＩの半導体チップ上に搭載されており、そのＬＳＩは回路基板に実装されている。一般に、回路基板に実装されたＬＳＩと外部負荷との接続は、その回路基板上に形成された配線パターンや、コネクタを具備したケーブル等で行なわれる。このため、出力バッファ回路５０の出力ノードＯＵＴと外部負荷（図示せず）との間には、配線パターン等に起因する浮遊容量が存在する。従って、出力バッファ回路５０の出力ノードＯＵＴ側には、この浮遊容量と、外部負荷の入力容量とが加算された、図５に示す比較的大きな外部負荷容量Ｃが存在する。このような出力バッファ回路５０の入力ノードＩＮには、’Ｈ’レベルもしくは’Ｌ’レベルの信号が入力される。以下、図６を参照して説明する。
【０００５】
図６は、図５に示す出力バッファ回路の一部を示す回路図である。
【０００６】
図５に示す出力バッファ回路５０には、図６に示すように、電源ＶDDとグラウンドＧＮＤとの間に直列接続されるとともに、各ゲートが共通接続されたＰチャンネルトランジスタ５１，Ｎチャンネルトランジスタ５２が備えられている。また、ゲートがＰチャンネルトランジスタ５１，Ｎチャンネルトランジスタ５２の接続点に接続された、出力トランジスタであるＮチャンネルトランジスタ５３も備えられている。ここで、説明の都合上、図５に示す入力ノードＩＮを経由してノードＡにまで伝達された信号は’Ｈ’レベルにあるものとする。次に、この信号が’Ｈ’レベルから’Ｌ’レベルに変化する。すると、Ｐチャンネルトランジスタ５１，Ｎチャンネルトランジスタ５２がオン状態，オフ状態になる。これにより、電源ＶDD→Ｐチャンネルトランジスタ５１の経路でノードＢに電荷がチャージされ、Ｎチャンネルトランジスタ５３のゲート電圧が上昇し、そのＮチャンネルトランジスタ５３がオン状態になり、前述した外部負荷容量Ｃにチャージされている電荷が放電されて出力ノードＯＵＴの電位が急速に低下する。尚、図５に示す出力バッファ回路５０には、出力トランジスタとして図示しないＰチャンネルトランジスタも備えられており、そのＰチャンネルトランジスタがオン状態になると、外部負荷容量Ｃに電荷が充電される。
【０００７】
このように、出力バッファ回路５０は、外部負荷に信号を伝達するにあたり、大きな外部負荷容量Ｃを放電あるいは充電する必要がある。このため、出力バッファ回路５０の出力トランジスタのサイズは比較的大きく、この大きなサイズの出力トランジスタを介して外部負荷容量Ｃの充放電が急速に行なわれる。すると、ＬＳＩのパッケージを構成する電源ピン／グラウンドピンに寄生するインダクタンスにより、電源／グラウンドにこの充放電に必要な電流変化量に応じた大きさのノイズ（ｄｉ／ｄｔノイズ）が発生する。このノイズは、ＬＳＩの半導体チップ内の電源ライン／グラウンドラインに伝達されるため、回路の誤動作の原因となる場合がある。
【０００８】
図７は、従来の、ノイズの発生が抑制された出力バッファ回路の回路図である。
【０００９】
図７に示すバッファ回路６０は、入力ノードＩＮに接続されたインバータ６１と、そのインバータ６１に直列に接続されたインバータ６２と、インバータ６２の出力に接続されたインバータ６３，６４と、電源ＶDDとグラウンドＧＮＤとの間に直列に接続されるとともに各ゲートが各インバータ６３，６４の出力に接続されたＰチャンネルトランジスタ６５，Ｎチャンネルトランジスタ６６とから構成されている。
【００１０】
前述したように、出力バッファ回路では、外部負荷容量の充放電による電流変化量に応じた大きさのノイズが発生する。このため、出力トランジスタを急速にオンさせると電流変化も大きくなり、従って発生するノイズも大きい。そこで、この出力バッファ回路６０では、Ｐチャンネルトランジスタ６５を駆動するインバータ６３から出力される信号波形の立ち下がりが緩やかになるように、またＮチャンネルトランジスタ６６を駆動するインバータ６４から出力される信号波形の立ち上がりが緩やかになるように、各インバータ６３，６４のトランジスタサイズが調整されている。即ち、インバータ６３，６４は、それぞれ、前述した図６に示すＰチャンネルトランジスタ５１，Ｎチャンネルトランジスタ５２と同様な回路構成であるが、インバータ６３では、そのインバータ６３を構成するＮチャンネルトランジスタのサイズ（トランジスタ幅）は、比較的小さく調整されており、このためそのＮチャンネルトランジスタの駆動能力は低く、従ってＰチャンネルトランジスタ６５のゲート電位は緩やかに下降することとなり、Ｐチャンネルトランジスタ６５による、外部負荷容量に対する充電電流の急速な変化が抑制され、ノイズの発生を抑えることができる。
【００１１】
一方、インバータ６４では、そのインバータを構成するＰチャンネルトランジスタのサイズは比較的小さく調整されており、このためそのＰチャンネルトランジスタの駆動能力は低く、従ってＮチャンネルトランジスタ６６のゲート電位は緩やかに上昇することとなり、Ｎチャンネルトランジスタ６６による、外部負荷容量に対する放電電流の急速な変化が抑制され、ノイズの発生を抑えることができる。
【００１２】
上述した従来の、駆動能力の低いトランジスタを備えたインバータで出力トランジスタを駆動する出力バッファ回路では、出力トランジスタのゲート電位が緩やかに変化するため、その出力トランジスタをオンするまでに長い時間を必要とする。このため、出力バッファ回路における信号遅延時間は、この長い時間と外部負荷容量の充放電に要する時間とが加算されたものとなり、従って出力バッファ回路の遅延時間が増大するという問題がある。
【００１３】
この問題を解決するための技術が、特開平９−１６７９５７号公報に提案されている。
【００１４】
図８は、特開平９−１６７９５７号公報に提案された出力バッファ回路の一部分の回路図である。
【００１５】
図８に示す出力バッファ回路８０には、電源ＶDDとグラウンドＧＮＤとの間に、電源ＶDD側から順に、Ｐチャンネルトランジスタ８１と、Ｎチャンネルトランジスタ８２と、抵抗８３とが備えられている。Ｐチャンネルトランジスタ８１，Ｎチャンネルトランジスタ８２の各ゲートは共通接続されている。また、Ｐチャンネルトランジスタ８１とＮチャンネルトランジスタ８２の接続点とグラウンドＧＮＤとの間には、Ｎチャンネルトランジスタ８４が備えられている。このＮチャンネルトランジスタ８４のゲートは、Ｎチャンネルトランジスタ８２と抵抗８３の接続点に接続されている。さらに、ゲートがＰチャンネルトランジスタ８１とＮチャンネルトランジスタ８２の接続点に接続されるとともに、一端が電源ＶDDに接続され他端が図示しないＮチャンネルトランジスタを介してグラウンドＧＮＤに接続されたＰチャンネルトランジスタ８５も備えられている。
【００１６】
このように構成された出力バッファ回路８０では、各Ｐチャンネルトランジスタ８１，Ｎチャンネルトランジスタ８２のゲートが共通接続されてなるノードＡに信号が入力される。
【００１７】
ノードＡに’Ｌ’レベルの信号が入力されている時点では、Ｐチャンネルトランジスタ８１，Ｎチャンネルトランジスタ８２は、それぞれ、オン状態，オフ状態にある。Ｐチャンネルトランジスタ８１がオン状態にあるため、そのＰチャンネルトランジスタ８１から’Ｈ’レベルの信号が出力されており、従ってノードＢの電位は高く、Ｐチャンネルトランジスタ８５はオフ状態にある。一方、Ｎチャンネルトランジスタ８２はオフ状態にあるため、ノードＣの電荷は抵抗８３を経由してグラウンドＧＮＤに放電されている。従って、Ｎチャンネルトランジスタ８４はオフ状態にある。
【００１８】
ここで、ノードＡの信号が’Ｌ’レベルから’Ｈ’レベルに変化する。すると、Ｐチャンネルトランジスタ８１，Ｎチャンネルトランジスタ８２は、それぞれ、オフ状態，オン状態となる。Ｎチャンネルトランジスタ８２がオン状態になるため、ノードＢにチャージされている電荷が、Ｎチャンネルトランジスタ８２→抵抗８３→グラウンドＧＮＤの経路１で放電される。すると、抵抗８３による電圧降下でノードＣの電位が上昇する。ノードＢにチャージされている電荷が、経路１でさらに放電され、ノードＣの電位がさらに上昇するとＮチャンネルトランジスタ８４がオン状態となる。すると、ノードＢにチャージされている電荷は、経路１、および、Ｎチャンネルトランジスタ８４→グラウンドＧＮＤの経路２の双方で放電される。このため、ノードＢの電位は急速に低下する。ノードＢの電位が低下すると、ノードＣの電位も低下し、これによりＮチャンネルトランジスタ８４がオフ状態となり、経路２による放電が停止する。従って、経路１のみでノードＢにチャージされている電荷が放電される。
【００１９】
このように、図８に示す出力バッファ回路８０では、ノードＢにチャージされている電荷を経路１，２の双方で放電して、Ｐチャンネルトランジスタ８５をオフ状態からオン状態に移行させることにより、その出力バッファ回路８０の遅延時間を短く抑えている。また、Ｐチャンネルトランジスタ８５のオフ状態からオン状態への移行の途中で、経路２による放電を停止して経路１のみでノードＢにチャージされている電荷を放電させることにより、Ｐチャンネルトランジスタ８５に緩やかに電流を流してノイズの発生を抑制している。
【００２０】
尚、Ｐチャンネルトランジスタ８５と直列接続されたＮチャンネルトランジスタ（図示せず）の場合も同様であり、その場合は、Ｎチャンネルトランジスタ８４の役割をＰチャンネルトランジスタが担うこととなる。
【００２１】
【発明が解決しようとする課題】
しかし、この出力バッファ回路８０は、Ｐチャンネルトランジスタ８５をオフ状態からオン状態に移行させるにあたり、ノードＢの電荷を先ず経路１で放電させ、次に経路１および経路２の双方で放電させるものであるため、２段階にわたり順次放電が行なわれることとなり、Ｐチャンネルトランジスタ８５のオフ状態からオン状態への移行に要する時間は比較的長く、従って遅延時間を十分短く抑える上で問題がある。
【００２２】
本発明は、上記事情に鑑み、遅延時間を十分短く抑えたまま、ノイズの発生を抑制することのできる出力バッファ回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成する本発明の出力バッファ回路は、出力トランジスタと、その出力トランジスタのゲート電圧を制御することによりその出力トランジスタのオン、オフを制御する制御回路とを備えた出力バッファ回路において、
上記制御回路が、
上記出力トランジスタのゲートを、その出力トランジスタをオフ状態からオン状態に移行させるために充電あるいは放電する主回路と、
上記出力トランジスタのゲートを、その出力トランジスタをオフ状態からオン状態に移行させるために充電あるいは放電する、その充電あるいは放電を、上記主回路による充電あるいは放電と同時に開始するとともに、上記出力トランジスタがオフ状態からオン状態へ移行する途中でその充電あるいは放電を停止する副回路とを備えたことを特徴とする。
【００２４】
本発明の出力バッファ回路は、出力トランジスタをオフ状態からオン状態に移行させるにあたり、その出力トランジスタのゲートを主回路および副回路の双方で同時に充電あるいは放電させるものであるため、出力トランジスタをオフ状態からオン状態に移行させるまでに要する時間は短い。従って、出力バッファ回路の遅延時間を十分短く抑えることができる。また、出力トランジスタがオフ状態からオン状態へ移行する途中で副回路による充電あるいは放電を停止し、主回路のみで充電あるいは放電を持続するものであるため、出力トランジスタに電流が急速に流れることはなく、ノイズの発生を抑制することができる。
【００２５】
ここで、上記出力トランジスタがＰチャンネルトランジスタ、
上記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記出力トランジスタのゲートに接続されたインバータ、および
上記副回路が、上記出力トランジスタのゲートとグラウンドとの間に直列に接続された２つのＮチャンネルトランジスタであってこれら２つのＮチャンネルトランジスタのうちの一方および他方のＮチャンネルトランジスタのゲートがそれぞれ上記インバータの入力ノードおよび上記出力トランジスタのゲートに接続されてなるものであってもよい。
【００２６】
このように、出力トランジスタとしてＰチャンネルトランジスタを備え、そのＰチャンネルトランジスタをオフ状態からオン状態に移行させるにあたり、そのＰチャンネルトランジスタのゲートを、上記の主回路および副回路の双方で同時に放電すると、出力バッファ回路におけるＰチャンネルトランジスタ側の遅延時間を十分短く抑えることができる。また、そのＰチャンネルトランジスタがオフ状態からオン状態へ移行する途中で副回路による放電を停止し、主回路のみで放電すると、そのＰチャンネルトランジスタに緩やかに電流を流すことができ、従ってノイズの発生を抑制することができる。
【００２７】
また、上記出力トランジスタがＮチャンネルトランジスタ、
上記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記出力トランジスタのゲートに接続されたインバータ、および
上記副回路が、上記出力トランジスタのゲートと電源との間に直列に接続された２つのＰチャンネルトランジスタであってこれら２つのＰチャンネルトランジスタのうちの一方および他方のＰチャンネルトランジスタのゲートがそれぞれ上記インバータの入力ノードおよび上記出力トランジスタのゲートに接続されてなるものであってもよい。
【００２８】
このように、出力トランジスタとしてＮチャンネルトランジスタを備え、そのＮチャンネルトランジスタをオフ状態からオン状態に移行させるにあたり、そのＮチャンネルトランジスタのゲートを、上記の主回路および副回路の双方で同時に充電すると、出力バッファ回路におけるＮチャンネルトランジスタ側の遅延時間を十分短く抑えることができる。また、そのＮチャンネルトランジスタがオフ状態からオン状態へ移行する途中で副回路による充電を停止し、主回路のみで充電すると、そのＮチャンネルトランジスタに緩やかに電流を流すことができ、従ってノイズの発生を抑制することができる。
【００２９】
さらに、上記出力トランジスタが、互いに接続されて電源とグラウンドとの間に配置されたＰチャンネルトランジスタとＮチャンネルトランジスタとからなり、
上記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記出力トランジスタを構成するＰチャンネルトランジスタのゲートに接続された第１のインバータと、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記出力トランジスタを構成するＮチャンネルトランジスタのゲートに接続された第２のインバータを備えたものであり、さらに上記副回路が、上記出力トランジスタを構成するＰチャンネルトランジスタのゲートとグラウンドとの間に直列に接続された２つのＮチャンネルトランジスタであってこれら２つのＮチャンネルトランジスタのうちの一方および他方のＮチャンネルトランジスタのゲートがそれぞれ上記第１のインバータの入力ノードおよび上記出力トランジスタを構成するＰチャンネルトランジスタのゲートに接続されてなる第１の副回路と、上記出力トランジスタを構成するＮチャンネルトランジスタのゲートと電源との間に直列に接続された２つのＰチャンネルトランジスタであってこれら２つのＰチャンネルトランジスタのうちの一方および他方のＰチャンネルトランジスタのゲートがそれぞれ上記第２のインバータの入力ノードおよび上記出力トランジスタを構成するＮチャンネルトランジスタのゲートに接続されてなる第２の副回路とを備えたものであってもよい。
【００３０】
このように、出力トランジスタとして、互いに直列に接続された電源とグラウンドとの間に配置されたＰチャンネルトランジスタとＮチャンネルトランジスタを備え、Ｐチャンネルトランジスタのゲートを第１のインバータおよび第１の副回路の双方で同時に放電し、一方、Ｎチャンネルトランジスタのゲートを第２のインバータおよび第２の副回路の双方で同時に充電すると、出力バッファ回路におけるＰチャンネルトランジスタ側の遅延時間およびＮチャンネルトランジスタ側の遅延時間の双方を十分短く抑えることができる。また、Ｐチャンネルトランジスタがオフ状態からオン状態へ移行する途中で第１のインバータのみで放電し、一方、Ｎチャンネルトランジスタがオフ状態からオン状態へ移行する途中で第２のインバータのみで充電すると、出力バッファ回路で発生する放電および充電の双方におけるノイズを抑制することができる。
【００３１】
また、上記出力トランジスタが、互いに直列に接続されて電源とグラウンドとの間に配置されるとともに互いのゲートが接続されたＰチャンネルトランジスタとＮチャンネルトランジスタとからなる第１のインバータを構成し、
上記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記第１のインバータの入力ノードに接続された第２のインバータからなり、
上記副回路が、上記出力トランジスタのゲートとグラウンドとの間に直列に接続された２つのＮチャンネルトランジスタであってこれら２つのＮチャンネルトランジスタのうちの一方および他方のＮチャンネルトランジスタのゲートがそれぞれ上記第１のインバータの入力ノードおよび上記第２のインバータの入力ノードに接続されてなる第１の副回路と、上記出力トランジスタのゲートと電源との間に直列に接続された２つのＰチャンネルトランジスタであってこれら２つのＰチャンネルトランジスタのうちの一方および他方のＰチャンネルトランジスタのゲートがそれぞれ上記第１のインバータの入力ノードおよび上記第２のインバータの入力ノードに接続されてなる第２の副回路とを備えたものであってもよい。
【００３２】
このように、主回路として上記第２のインバータ、副回路として上記第１，第２の副回路を備え、互いのゲートが接続されたＰチャンネルトランジスタとＮチャンネルトランジスタとからなる第１のインバータを駆動すると、簡単な回路構成で、出力バッファ回路の遅延時間を十分短く抑え、かつその出力バッファ回路で発生するノイズを抑制することができる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００３４】
図１は、本発明の第１実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【００３５】
図１（ａ）に示す出力バッファ回路１０には、互いに直列に接続されて電源ＶDDとグラウンドＧＮＤとの間に配置されたＰチャンネルトランジスタ１１ａとＮチャンネルトランジスタ１１ｂとからなる出力トランジスタ１１が備えられている。また、この出力バッファ回路１０には、Ｐチャンネルトランジスタ１１ａ，Ｎチャンネルトランジスタ１１ｂのゲート電圧を制御することにより、Ｐチャンネルトランジスタ１１ａ，Ｎチャンネルトランジスタ１１ｂのオン，オフを制御する制御回路１２，１３も備えられている。
【００３６】
制御回路１２は、図１（ｂ）に示すように、Ｐチャンネルトランジスタ１２１ａとＮチャンネルトランジスタ１２１ｂが直列に接続され、出力ノードＢが出力トランジスタ１１を構成するＰチャンネルトランジスタ１１ａのゲートに接続された第１のインバータ１２１（本発明にいう主回路の一例）を備えている。また、この制御回路１２は、Ｐチャンネルトランジスタ１１ａのゲートとグラウンドＧＮＤとの間に直列に接続された２つのＮチャンネルトランジスタ１２２ａ，１２２ｂであって、これら２つのＮチャンネルトランジスタ１２２ａ，１２２ｂのうちの一方および他方のＮチャンネルトランジスタ１２２ａ，１２２ｂのゲートがそれぞれ第１のインバータ１２１の入力ノードＡおよびＰチャンネルトランジスタ１１ａのゲートに接続されてなる第１の副回路１２２を備えている。
【００３７】
一方、制御回路１３は、Ｐチャンネルトランジスタ１３１ａとＮチャンネルトランジスタ１３１ｂが直列に接続され、出力ノードＣが出力トランジスタ１１を構成するＮチャンネルトランジスタ１１ｂのゲートに接続された第２のインバータ１３１（本発明にいう主回路の一例）を備えている。また、この制御回路１３は、電源ＶDDとＮチャンネルトランジスタ１１ｂのゲートとの間に直列に接続された２つのＰチャンネルトランジスタ１３２ａ，１３２ｂであってこれら２つのＰチャンネルトランジスタ１３２ａ，１３２ｂのうちの一方および他方のＰチャンネルトランジスタ１３２ａ，１３２ｂのゲートがそれぞれＮチャンネルトランジスタ１１ｂのゲートおよび第２のインバータ１３１の入力ノードＡに接続されてなる第２の副回路１３２を備えている。
【００３８】
このように構成された出力バッファ回路１０の動作について、図１（ｂ）を参照して説明する。先ず、出力トランジスタ１１を構成するＰチャンネルトランジスタ１１ａがオフ状態からオン状態に移行する場合について説明する。入力ノードＡに’Ｌ’レベルの信号が入力されている時点では、Ｐチャンネルトランジスタ１２１ａ，Ｎチャンネルトランジスタ１２１ｂは、それぞれオン状態，オフ状態にある。Ｐチャンネルトランジスタ１２１ａがオン状態にあるため、ノードＢの電位は高く、従ってＰチャンネルトランジスタ１１ａはオフ状態にある。また、Ｎチャンネルトランジスタ１２２ａのゲートにも’Ｌ’レベルの信号が入力されている。このため、Ｎチャンネルトランジスタ１２２ａはオフ状態にある。
【００３９】
ここで、ノードＡが’Ｌ’レベルから’Ｈ’レベルに変化する。すると、Ｐチャンネルトランジスタ１２１ａ，Ｎチャンネルトランジスタ１２１ｂは、オフ状態，オン状態になる。また、Ｎチャンネルトランジスタ１２２ａもオン状態になる。Ｎチャンネルトランジスタ１２２ａがオン状態になり、またノードＢの電位は高いため、Ｎチャンネルトランジスタ１２２ｂもオン状態になる。すると、第１のインバータ１２１を構成するＮチャンネルトランジスタ１２１ｂ→グラウンドＧＮＤの経路１でノードＢにチャージされている電荷が放電される。同時に、第１の副回路１２２を構成するＮチャンネルトランジスタ１２２ａ→Ｎチャンネルトランジスタ１２２ｂ→グラウンドＧＮＤの経路２でもノードＢにチャージされている電荷が放電される。経路１，２の双方で同時に放電が開始されるため、ノードＢの電位は急速に低下する。ノードＢの電位が低下すると、Ｎチャンネルトランジスタ１２２ｂのゲート電圧も低下するため、Ｎチャンネルトランジスタ１２２ｂの電流が徐々に減少する。さらに、ノードＢの電位が低下し、Ｎチャンネルトランジスタ１２２ｂのゲート電圧がそのＮチャンネルトランジスタ１２２ｂのスレッシュホールド電圧まで達すると、Ｎチャンネルトランジスタ１２２ｂがオフし、これにより経路２による放電が停止する。このため、経路１のみでノードＢにチャージされている電荷の放電がゆっくりと行なわれ、完全に放電した後は、ノードＢが’Ｌ’レベル状態になる。
【００４０】
このように、第１実施形態の出力バッファ回路１０は、Ｐチャンネルトランジスタ１１ａをオフ状態からオン状態に移行させるにあたり、第１のインバータ１２１を構成するＮチャンネルトランジスタ１２１ｂ、および第１の副回路１２２を構成するＮチャンネルトランジスタ１２２ａ，１２２ｂを経由して、ノードＢにチャージされている電荷の放電を同時に開始させるものであるため、Ｐチャンネルトランジスタ１１ａのゲート電圧を素早く’Ｌ’レベルにすることができる。従って、Ｐチャンネルトランジスタ１１ａのオフ状態からオン状態への移行に要する時間は短く、出力バッファ回路１０におけるＰチャンネルトランジスタ１１ａ側の遅延時間を十分短く抑えることができる。
【００４１】
また、Ｐチャンネルトランジスタ１１ａがオフ状態からオン状態へ移行する途中で第１の副回路１２２を構成するＮチャンネルトランジスタ１２２ｂがオフ状態になるため、第１のインバータ１２１を構成するＮチャンネルトランジスタ１２１ｂのみを経由してノードＢにチャージされている電荷の放電が行なわれる。このため、Ｐチャンネルトランジスタ１１ａに緩やかに電流を流すことができる。従って、Ｐチャンネルトランジスタ１１ａの、外部負荷容量に対する充電電流の急速な変化によるノイズの発生を抑制することができる。
【００４２】
次に、出力トランジスタ１１を構成するＮチャンネルトランジスタ１１ｂがオフ状態からオン状態に移行する場合について説明する。ノードＡが’Ｈ’レベルにある場合は、Ｐチャンネルトランジスタ１３１ａ，Ｎチャンネルトランジスタ１３１ｂがオフ状態，オン状態であるため、ノードの電荷はＮチャンネルトランジスタ１３１ｂを経由してグラウンドＧＮＤに放電されており、従ってノードＣの電位は低い。このため、Ｐチャンネルトランジスタ１３２ａはオン状態にある。ここで、ノードＡが’Ｈ’レベルから’Ｌ’レベルに変化する。すると、Ｐチャンネルトランジスタ１３１ａ，Ｎチャンネルトランジスタ１３１ｂは、オン状態，オフ状態になる。またＰチャンネルトランジスタ１３２ｂもオン状態になる。このため、電源ＶDD→Ｐチャンネルトランジスタ１３１ａの経路３で、ノードＣに電荷が充電される。また、Ｐチャンネルトランジスタ１３２ａはオン状態にあるため、電源ＶDD→Ｐチャンネルトランジスタ１３２ａ→Ｐチャンネルトランジスタ１３２ｂの経路４でもノードＣに電荷が充電される。
【００４３】
このように、経路３，４の双方で同時に充電が開始されるため、ノードＣの電位は急速に上昇する。ノードＣの電位が上昇するとＰチャンネルトランジスタ１３２ａのゲート電圧も上昇するため、Ｐチャンネルトランジスタ１３２ａの電流は徐々に減少する。さらに、ノードＣの電位が上昇し、Ｐチャンネルトランジスタ１３２ａのゲート電圧がそのＰチャンネルトランジスタ１３２ａのスレッシュホールド電圧まで達すると、Ｐチャンネルトランジスタ１３２ａがオフし、これにより経路４による放電が停止する。このため、経路３のみでノードＣへの電荷の充電がゆっくりと行なわれ、ノードＣが’Ｈ’レベル状態になる。
【００４４】
このように、第１実施形態の出力バッファ回路１０は、Ｎチャンネルトランジスタ１１ｂをオフ状態からオン状態に移行させるにあたり、第２のインバータ１３１を構成するＰチャンネルトランジスタ１３１ａ、および第２の副回路１３２を構成するＰチャンネルトランジスタ１３２ａ，１３２ｂを経由して、ノードＣへの電荷の充電を同時に開始させるものであるため、Ｎチャンネルトランジスタ１１ｂのゲート電圧を素早く’Ｈ’レベルにすることができる。従って、Ｎチャンネルトランジスタ１１ｂのオフ状態からオン状態への移行に要する時間は短く、出力バッファ回路におけるＮチャンネルトランジスタ１１ｂ側の遅延時間を十分短く抑えることができる。
【００４５】
また、Ｎチャンネルトランジスタ１１ｂがオフ状態からオン状態へ移行する途中で第２の副回路１３２を構成するＰチャンネルトランジスタ１３２ａがオフ状態になるため、第２のインバータ１３１を構成するＰチャンネルトランジスタ１３１ａのみを経由してノードＣへの電荷の充電が行なわれる。このため、Ｎチャンネルトランジスタ１１ｂに緩やかに電流を流すことができる。従って、Ｎチャンネルトランジスタ１１ｂの、外部負荷容量に対する放電電流の急速な変化によるノイズの発生を抑制することができる。
【００４６】
図２は、図１に示す出力バッファ回路、および従来の、図６に示す出力バッファ回路における動作信号波形を示す図である。
【００４７】
図の縦軸は、各ノードにおける電位、横軸は、時間を示す。また、図中の符号Ｃ、Ｄは、図１に示す出力バッファ回路１０のノードＣ、Ｄを示し、符号Ｂ，ＯＵＴは、図６に示す出力バッファ回路５０のノードＢ，ＯＵＴを示す。さらに、符号Ａは、各出力バッファ回路１０，５０の入力ノードＡを示す。
【００４８】
入力ノードＡの電位が’Ｈ’レベルから’Ｌ’レベルに変化すると、ノードＣには経路１，２の双方で同時に充電が開始されるため、ノードＣの電位は急速に上昇する。従って、Ｎチャンネルトランジスタ１１ｂは素早くオフ状態からオン状態に移行し、ノードＤの電位は短時間で下降し始める。さらに、オフ状態からオン状態への移行の途中で経路２による充電が停止するため、ノードＣの電位はゆっくりと上昇する。従って、Ｎチャンネルトランジスタ１１ｂには緩やかに電流が流れ、ノードＤの電位は緩やかに下降する。一方、出力バッファ５０では、ノードＢの電位は徐々に上昇するため、Ｎチャンネルトランジスタ５３のオフ状態からオン状態への移行に要する時間は長く、従ってノードＯＵＴの電位は遅れて下降する。さらに、ノードＢの電位は同じ傾きでそのまま上昇するため、Ｎチャンネルトランジスタ５３には大きな電流が流れ、ノードＯＵＴの電位は急速に下降する。
【００４９】
図３は、本発明の第２実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【００５０】
尚、図１に示す出力バッファ回路１０の構成要素と同一の構成要素には、同一の符号を付して説明する。
【００５１】
図３（ａ），図３（ｂ）に示す出力バッファ回路２０は、図１に示す出力バッファ回路１０が組み込まれた、ハイインピーダンス状態が可能な、いわゆるスリーステート出力バッファ回路である。
【００５２】
図３（ａ）に示す出力バッファ回路２０は、ナンドゲート２１と、ノアゲート２２と、インバータ２３と、Ｐチャンネルトランジスタ１１ａ，Ｎチャンネルトランジスタ１１ｂからなる出力トランジスタ１１とから構成されている。ナンドゲート２１は、図３（ｂ）に示すように、第１のインバータ１２１と、その第１のインバータ１２１とグラウンドＧＮＤとの間に配置されたＮチャンネルトランジスタ２１ａと、第１の副回路１２２と、その第１の副回路１２２とグラウンドＧＮＤとの間に配置されたＮチャンネルトランジスタ２１ｃと、第１のインバータ１２１の出力ノードと電源ＶDDとの間に配置されたＰチャンネルトランジスタ２１ｂとから構成されている。また、ノアゲート２２は、第２のインバータ１３１と、その第２のインバータ１３１と電源ＶDDとの間に配置されたＰチャンネルトランジスタ２２ａと、第２の副回路１３２と、その第２の副回路１３２と電源ＶDDとの間に配置されたＰチャンネルトランジスタ２２ｃと、第２のインバータ１３１の出力ノードとグラウンドＧＮＤとの間に配置されたＮチャンネルトランジスタ２２ｂとから構成されている。また、Ｐチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂのゲートは、インバータ２３の入力に接続され、このインバータ２３の入力（ノードＥ）には、イネーブル信号が入力される。インバータ２３の出力は、Ｎチャンネルトランジスタ２１ａ，Ｎチャンネルトランジスタ２１ｃ，Ｐチャンネルトランジスタ２１ｂのゲートに接続されている。
【００５３】
ノードＥにイネーブル信号として’Ｌ’レベルが入力されると、インバータ２３から’Ｈ’レベルが出力され、これによりＮチャンネルトランジスタ２１ａ，Ｎチャンネルトランジスタ２１ｃ，Ｐチャンネルトランジスタ２１ｂは、オン状態，オン状態，オフ状態となり、第１のインバータ１２１、第１の副回路１２２が、図１を参照して説明したように動作する。また、’Ｌ’レベルのイネーブル信号はＰチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂのゲートに入力され、これによりＰチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂがオン状態，オン状態，オフ状態となり、第２のインバータ１３１，第２の副回路１３２も図１を参照して説明したように動作する。従って、図１に示す出力バッファ回路１０の機能が実現される。
【００５４】
一方、ノードＥにイネーブル信号として’Ｈ’レベルが入力されると、インバータ２３から’Ｌ’レベルが出力され、これによりＮチャンネルトランジスタ２１ａ，Ｎチャンネルトランジスタ２１ｃ，Ｐチャンネルトランジスタ２１ｂは、オフ状態，オフ状態，オン状態となる。すると、電源ＶDD→Ｐチャンネルトランジスタ２１ｂの経路で、Ｐチャンネルトランジスタ１１ａのゲートが’Ｈ’レベルとなり、Ｐチャンネルトランジスタ１１ａはオフ状態となる。また、’Ｈ’レベルのイネーブル信号は、Ｐチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂのゲートに入力され、これによりＰチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂがオフ状態，オフ状態，オン状態となる。すると、Ｎチャンネルトランジスタ２２ｂ→グラウンドＧＮＤの経路でＮチャンネルトランジスタ１１ｂのゲートが’Ｌ’レベルとなり、Ｎチャンネルトランジスタ１１ｂもオフ状態となる。このため、ノードＤはハイインピーダンス状態となる。このように、図１に示す出力バッファ回路１０にＰチャンネルトランジスタ２１ｂ，２２ａ，２２ｃ，Ｎチャンネルトランジスタ２１ａ，２２ｂ，２１ｃ，インバータ２３を備えることにより、スリーステート出力バッファ回路を簡単に構成することができる。、
図４は、本発明の第３の実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【００５５】
尚、図１に示す出力バッファ回路１０の構成要素と同一の構成要素には、同一の符号を付して説明する。
【００５６】
図４（ａ）に示す出力バッファ回路３０は、電源ＶDDとグラウンドＧＮＤとの間に配置され、ゲートが互いに接続されたＰチャンネルトランジスタ１１ａ，Ｎチャンネルトランジスタ１１ｂからなる出力トランジスタ１１と、制御回路３１が備えられている。
【００５７】
制御回路３１は、Ｐチャンネルトランジスタ１２１ａ，Ｎチャンネルトランジスタ１２１ｂからなる第１のインバータ１２１と、Ｎチャンネルトランジスタ１２２ａ，１２２ｂからなる第１の副回路１２２と、Ｐチャンネルトランジスタ１３２ａ，１３２ｂからなる第２の副回路１３２とから構成されている。このように、第１のインバータ１２１，第１の副回路１２２，第２の副回路１３２からなる制御回路３１で、Ｐチャンネルトランジスタ１１ａ，Ｎチャンネルトタ１１ｂを、それぞれ、オフ状態からオン状態に移行して、その出力バッファ回路３０の遅延時間を十分短く抑えたまま、その出力バッファ回路３０で発生するノイズを抑制してもよい。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、遅延時間を十分短く抑えたまま、ノイズの発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【図２】図１に示す出力バッファ回路、および従来の、図６に示す出力バッファ回路における動作信号波形を示す図である。
【図３】本発明の第２実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【図４】本発明の第３の実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【図５】従来の出力バッファ回路と、その出力バッファ回路の出力側に存在する外部負荷容量を示す図である。
【図６】図５に示す出力バッファ回路の一部を示す回路図である。
【図７】従来の、ノイズの発生が抑制された出力バッファ回路の回路図である。
【図８】特開平９−１６７９５７号公報に提案された出力バッファ回路の一部分の回路図である。
【符号の説明】
１０，２０，３０ 出力バッファ回路
１１ 出力トランジスタ
１１ａ，２１ｂ，２２ａ，２２ｃ，１２１ａ，１３１ａ，１３２ａ，１３２ｂＰチャンネルトランジスタ
１１ｂ，２１ａ，２１ｃ，２２ｂ，１２１ｂ，１２２ａ，１２２ｂ，１３１ｂＮチャンネルトランジスタ
１２，１３，３１ 制御回路
２１ ナンドゲート
２２ ノアゲート
２３ インバータ
１２１ 第１のインバータ
１２２ 第１の副回路
１３１ 第２のインバータ
１３２ 第２の副回路
【発明の属する技術分野】
本発明は、ＬＳＩ等に広く用いられる出力バッファ回路に関する。
【０００２】
【従来の技術】
従来より、ＬＳＩ等の半導体チップ上に搭載され、その半導体チップの内部で生成された信号を外部に伝達する役割を担う出力バッファ回路が知られている。
【０００３】
図５は、従来の出力バッファ回路と、その出力バッファ回路の出力側に存在する外部負荷容量を示す図である。
【０００４】
図５に示す出力バッファ回路５０は、ＬＳＩの半導体チップ上に搭載されており、そのＬＳＩは回路基板に実装されている。一般に、回路基板に実装されたＬＳＩと外部負荷との接続は、その回路基板上に形成された配線パターンや、コネクタを具備したケーブル等で行なわれる。このため、出力バッファ回路５０の出力ノードＯＵＴと外部負荷（図示せず）との間には、配線パターン等に起因する浮遊容量が存在する。従って、出力バッファ回路５０の出力ノードＯＵＴ側には、この浮遊容量と、外部負荷の入力容量とが加算された、図５に示す比較的大きな外部負荷容量Ｃが存在する。このような出力バッファ回路５０の入力ノードＩＮには、’Ｈ’レベルもしくは’Ｌ’レベルの信号が入力される。以下、図６を参照して説明する。
【０００５】
図６は、図５に示す出力バッファ回路の一部を示す回路図である。
【０００６】
図５に示す出力バッファ回路５０には、図６に示すように、電源ＶDDとグラウンドＧＮＤとの間に直列接続されるとともに、各ゲートが共通接続されたＰチャンネルトランジスタ５１，Ｎチャンネルトランジスタ５２が備えられている。また、ゲートがＰチャンネルトランジスタ５１，Ｎチャンネルトランジスタ５２の接続点に接続された、出力トランジスタであるＮチャンネルトランジスタ５３も備えられている。ここで、説明の都合上、図５に示す入力ノードＩＮを経由してノードＡにまで伝達された信号は’Ｈ’レベルにあるものとする。次に、この信号が’Ｈ’レベルから’Ｌ’レベルに変化する。すると、Ｐチャンネルトランジスタ５１，Ｎチャンネルトランジスタ５２がオン状態，オフ状態になる。これにより、電源ＶDD→Ｐチャンネルトランジスタ５１の経路でノードＢに電荷がチャージされ、Ｎチャンネルトランジスタ５３のゲート電圧が上昇し、そのＮチャンネルトランジスタ５３がオン状態になり、前述した外部負荷容量Ｃにチャージされている電荷が放電されて出力ノードＯＵＴの電位が急速に低下する。尚、図５に示す出力バッファ回路５０には、出力トランジスタとして図示しないＰチャンネルトランジスタも備えられており、そのＰチャンネルトランジスタがオン状態になると、外部負荷容量Ｃに電荷が充電される。
【０００７】
このように、出力バッファ回路５０は、外部負荷に信号を伝達するにあたり、大きな外部負荷容量Ｃを放電あるいは充電する必要がある。このため、出力バッファ回路５０の出力トランジスタのサイズは比較的大きく、この大きなサイズの出力トランジスタを介して外部負荷容量Ｃの充放電が急速に行なわれる。すると、ＬＳＩのパッケージを構成する電源ピン／グラウンドピンに寄生するインダクタンスにより、電源／グラウンドにこの充放電に必要な電流変化量に応じた大きさのノイズ（ｄｉ／ｄｔノイズ）が発生する。このノイズは、ＬＳＩの半導体チップ内の電源ライン／グラウンドラインに伝達されるため、回路の誤動作の原因となる場合がある。
【０００８】
図７は、従来の、ノイズの発生が抑制された出力バッファ回路の回路図である。
【０００９】
図７に示すバッファ回路６０は、入力ノードＩＮに接続されたインバータ６１と、そのインバータ６１に直列に接続されたインバータ６２と、インバータ６２の出力に接続されたインバータ６３，６４と、電源ＶDDとグラウンドＧＮＤとの間に直列に接続されるとともに各ゲートが各インバータ６３，６４の出力に接続されたＰチャンネルトランジスタ６５，Ｎチャンネルトランジスタ６６とから構成されている。
【００１０】
前述したように、出力バッファ回路では、外部負荷容量の充放電による電流変化量に応じた大きさのノイズが発生する。このため、出力トランジスタを急速にオンさせると電流変化も大きくなり、従って発生するノイズも大きい。そこで、この出力バッファ回路６０では、Ｐチャンネルトランジスタ６５を駆動するインバータ６３から出力される信号波形の立ち下がりが緩やかになるように、またＮチャンネルトランジスタ６６を駆動するインバータ６４から出力される信号波形の立ち上がりが緩やかになるように、各インバータ６３，６４のトランジスタサイズが調整されている。即ち、インバータ６３，６４は、それぞれ、前述した図６に示すＰチャンネルトランジスタ５１，Ｎチャンネルトランジスタ５２と同様な回路構成であるが、インバータ６３では、そのインバータ６３を構成するＮチャンネルトランジスタのサイズ（トランジスタ幅）は、比較的小さく調整されており、このためそのＮチャンネルトランジスタの駆動能力は低く、従ってＰチャンネルトランジスタ６５のゲート電位は緩やかに下降することとなり、Ｐチャンネルトランジスタ６５による、外部負荷容量に対する充電電流の急速な変化が抑制され、ノイズの発生を抑えることができる。
【００１１】
一方、インバータ６４では、そのインバータを構成するＰチャンネルトランジスタのサイズは比較的小さく調整されており、このためそのＰチャンネルトランジスタの駆動能力は低く、従ってＮチャンネルトランジスタ６６のゲート電位は緩やかに上昇することとなり、Ｎチャンネルトランジスタ６６による、外部負荷容量に対する放電電流の急速な変化が抑制され、ノイズの発生を抑えることができる。
【００１２】
上述した従来の、駆動能力の低いトランジスタを備えたインバータで出力トランジスタを駆動する出力バッファ回路では、出力トランジスタのゲート電位が緩やかに変化するため、その出力トランジスタをオンするまでに長い時間を必要とする。このため、出力バッファ回路における信号遅延時間は、この長い時間と外部負荷容量の充放電に要する時間とが加算されたものとなり、従って出力バッファ回路の遅延時間が増大するという問題がある。
【００１３】
この問題を解決するための技術が、特開平９−１６７９５７号公報に提案されている。
【００１４】
図８は、特開平９−１６７９５７号公報に提案された出力バッファ回路の一部分の回路図である。
【００１５】
図８に示す出力バッファ回路８０には、電源ＶDDとグラウンドＧＮＤとの間に、電源ＶDD側から順に、Ｐチャンネルトランジスタ８１と、Ｎチャンネルトランジスタ８２と、抵抗８３とが備えられている。Ｐチャンネルトランジスタ８１，Ｎチャンネルトランジスタ８２の各ゲートは共通接続されている。また、Ｐチャンネルトランジスタ８１とＮチャンネルトランジスタ８２の接続点とグラウンドＧＮＤとの間には、Ｎチャンネルトランジスタ８４が備えられている。このＮチャンネルトランジスタ８４のゲートは、Ｎチャンネルトランジスタ８２と抵抗８３の接続点に接続されている。さらに、ゲートがＰチャンネルトランジスタ８１とＮチャンネルトランジスタ８２の接続点に接続されるとともに、一端が電源ＶDDに接続され他端が図示しないＮチャンネルトランジスタを介してグラウンドＧＮＤに接続されたＰチャンネルトランジスタ８５も備えられている。
【００１６】
このように構成された出力バッファ回路８０では、各Ｐチャンネルトランジスタ８１，Ｎチャンネルトランジスタ８２のゲートが共通接続されてなるノードＡに信号が入力される。
【００１７】
ノードＡに’Ｌ’レベルの信号が入力されている時点では、Ｐチャンネルトランジスタ８１，Ｎチャンネルトランジスタ８２は、それぞれ、オン状態，オフ状態にある。Ｐチャンネルトランジスタ８１がオン状態にあるため、そのＰチャンネルトランジスタ８１から’Ｈ’レベルの信号が出力されており、従ってノードＢの電位は高く、Ｐチャンネルトランジスタ８５はオフ状態にある。一方、Ｎチャンネルトランジスタ８２はオフ状態にあるため、ノードＣの電荷は抵抗８３を経由してグラウンドＧＮＤに放電されている。従って、Ｎチャンネルトランジスタ８４はオフ状態にある。
【００１８】
ここで、ノードＡの信号が’Ｌ’レベルから’Ｈ’レベルに変化する。すると、Ｐチャンネルトランジスタ８１，Ｎチャンネルトランジスタ８２は、それぞれ、オフ状態，オン状態となる。Ｎチャンネルトランジスタ８２がオン状態になるため、ノードＢにチャージされている電荷が、Ｎチャンネルトランジスタ８２→抵抗８３→グラウンドＧＮＤの経路１で放電される。すると、抵抗８３による電圧降下でノードＣの電位が上昇する。ノードＢにチャージされている電荷が、経路１でさらに放電され、ノードＣの電位がさらに上昇するとＮチャンネルトランジスタ８４がオン状態となる。すると、ノードＢにチャージされている電荷は、経路１、および、Ｎチャンネルトランジスタ８４→グラウンドＧＮＤの経路２の双方で放電される。このため、ノードＢの電位は急速に低下する。ノードＢの電位が低下すると、ノードＣの電位も低下し、これによりＮチャンネルトランジスタ８４がオフ状態となり、経路２による放電が停止する。従って、経路１のみでノードＢにチャージされている電荷が放電される。
【００１９】
このように、図８に示す出力バッファ回路８０では、ノードＢにチャージされている電荷を経路１，２の双方で放電して、Ｐチャンネルトランジスタ８５をオフ状態からオン状態に移行させることにより、その出力バッファ回路８０の遅延時間を短く抑えている。また、Ｐチャンネルトランジスタ８５のオフ状態からオン状態への移行の途中で、経路２による放電を停止して経路１のみでノードＢにチャージされている電荷を放電させることにより、Ｐチャンネルトランジスタ８５に緩やかに電流を流してノイズの発生を抑制している。
【００２０】
尚、Ｐチャンネルトランジスタ８５と直列接続されたＮチャンネルトランジスタ（図示せず）の場合も同様であり、その場合は、Ｎチャンネルトランジスタ８４の役割をＰチャンネルトランジスタが担うこととなる。
【００２１】
【発明が解決しようとする課題】
しかし、この出力バッファ回路８０は、Ｐチャンネルトランジスタ８５をオフ状態からオン状態に移行させるにあたり、ノードＢの電荷を先ず経路１で放電させ、次に経路１および経路２の双方で放電させるものであるため、２段階にわたり順次放電が行なわれることとなり、Ｐチャンネルトランジスタ８５のオフ状態からオン状態への移行に要する時間は比較的長く、従って遅延時間を十分短く抑える上で問題がある。
【００２２】
本発明は、上記事情に鑑み、遅延時間を十分短く抑えたまま、ノイズの発生を抑制することのできる出力バッファ回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成する本発明の出力バッファ回路は、出力トランジスタと、その出力トランジスタのゲート電圧を制御することによりその出力トランジスタのオン、オフを制御する制御回路とを備えた出力バッファ回路において、
上記制御回路が、
上記出力トランジスタのゲートを、その出力トランジスタをオフ状態からオン状態に移行させるために充電あるいは放電する主回路と、
上記出力トランジスタのゲートを、その出力トランジスタをオフ状態からオン状態に移行させるために充電あるいは放電する、その充電あるいは放電を、上記主回路による充電あるいは放電と同時に開始するとともに、上記出力トランジスタがオフ状態からオン状態へ移行する途中でその充電あるいは放電を停止する副回路とを備えたことを特徴とする。
【００２４】
本発明の出力バッファ回路は、出力トランジスタをオフ状態からオン状態に移行させるにあたり、その出力トランジスタのゲートを主回路および副回路の双方で同時に充電あるいは放電させるものであるため、出力トランジスタをオフ状態からオン状態に移行させるまでに要する時間は短い。従って、出力バッファ回路の遅延時間を十分短く抑えることができる。また、出力トランジスタがオフ状態からオン状態へ移行する途中で副回路による充電あるいは放電を停止し、主回路のみで充電あるいは放電を持続するものであるため、出力トランジスタに電流が急速に流れることはなく、ノイズの発生を抑制することができる。
【００２５】
ここで、上記出力トランジスタがＰチャンネルトランジスタ、
上記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記出力トランジスタのゲートに接続されたインバータ、および
上記副回路が、上記出力トランジスタのゲートとグラウンドとの間に直列に接続された２つのＮチャンネルトランジスタであってこれら２つのＮチャンネルトランジスタのうちの一方および他方のＮチャンネルトランジスタのゲートがそれぞれ上記インバータの入力ノードおよび上記出力トランジスタのゲートに接続されてなるものであってもよい。
【００２６】
このように、出力トランジスタとしてＰチャンネルトランジスタを備え、そのＰチャンネルトランジスタをオフ状態からオン状態に移行させるにあたり、そのＰチャンネルトランジスタのゲートを、上記の主回路および副回路の双方で同時に放電すると、出力バッファ回路におけるＰチャンネルトランジスタ側の遅延時間を十分短く抑えることができる。また、そのＰチャンネルトランジスタがオフ状態からオン状態へ移行する途中で副回路による放電を停止し、主回路のみで放電すると、そのＰチャンネルトランジスタに緩やかに電流を流すことができ、従ってノイズの発生を抑制することができる。
【００２７】
また、上記出力トランジスタがＮチャンネルトランジスタ、
上記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記出力トランジスタのゲートに接続されたインバータ、および
上記副回路が、上記出力トランジスタのゲートと電源との間に直列に接続された２つのＰチャンネルトランジスタであってこれら２つのＰチャンネルトランジスタのうちの一方および他方のＰチャンネルトランジスタのゲートがそれぞれ上記インバータの入力ノードおよび上記出力トランジスタのゲートに接続されてなるものであってもよい。
【００２８】
このように、出力トランジスタとしてＮチャンネルトランジスタを備え、そのＮチャンネルトランジスタをオフ状態からオン状態に移行させるにあたり、そのＮチャンネルトランジスタのゲートを、上記の主回路および副回路の双方で同時に充電すると、出力バッファ回路におけるＮチャンネルトランジスタ側の遅延時間を十分短く抑えることができる。また、そのＮチャンネルトランジスタがオフ状態からオン状態へ移行する途中で副回路による充電を停止し、主回路のみで充電すると、そのＮチャンネルトランジスタに緩やかに電流を流すことができ、従ってノイズの発生を抑制することができる。
【００２９】
さらに、上記出力トランジスタが、互いに接続されて電源とグラウンドとの間に配置されたＰチャンネルトランジスタとＮチャンネルトランジスタとからなり、
上記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記出力トランジスタを構成するＰチャンネルトランジスタのゲートに接続された第１のインバータと、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記出力トランジスタを構成するＮチャンネルトランジスタのゲートに接続された第２のインバータを備えたものであり、さらに上記副回路が、上記出力トランジスタを構成するＰチャンネルトランジスタのゲートとグラウンドとの間に直列に接続された２つのＮチャンネルトランジスタであってこれら２つのＮチャンネルトランジスタのうちの一方および他方のＮチャンネルトランジスタのゲートがそれぞれ上記第１のインバータの入力ノードおよび上記出力トランジスタを構成するＰチャンネルトランジスタのゲートに接続されてなる第１の副回路と、上記出力トランジスタを構成するＮチャンネルトランジスタのゲートと電源との間に直列に接続された２つのＰチャンネルトランジスタであってこれら２つのＰチャンネルトランジスタのうちの一方および他方のＰチャンネルトランジスタのゲートがそれぞれ上記第２のインバータの入力ノードおよび上記出力トランジスタを構成するＮチャンネルトランジスタのゲートに接続されてなる第２の副回路とを備えたものであってもよい。
【００３０】
このように、出力トランジスタとして、互いに直列に接続された電源とグラウンドとの間に配置されたＰチャンネルトランジスタとＮチャンネルトランジスタを備え、Ｐチャンネルトランジスタのゲートを第１のインバータおよび第１の副回路の双方で同時に放電し、一方、Ｎチャンネルトランジスタのゲートを第２のインバータおよび第２の副回路の双方で同時に充電すると、出力バッファ回路におけるＰチャンネルトランジスタ側の遅延時間およびＮチャンネルトランジスタ側の遅延時間の双方を十分短く抑えることができる。また、Ｐチャンネルトランジスタがオフ状態からオン状態へ移行する途中で第１のインバータのみで放電し、一方、Ｎチャンネルトランジスタがオフ状態からオン状態へ移行する途中で第２のインバータのみで充電すると、出力バッファ回路で発生する放電および充電の双方におけるノイズを抑制することができる。
【００３１】
また、上記出力トランジスタが、互いに直列に接続されて電源とグラウンドとの間に配置されるとともに互いのゲートが接続されたＰチャンネルトランジスタとＮチャンネルトランジスタとからなる第１のインバータを構成し、
上記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが上記第１のインバータの入力ノードに接続された第２のインバータからなり、
上記副回路が、上記出力トランジスタのゲートとグラウンドとの間に直列に接続された２つのＮチャンネルトランジスタであってこれら２つのＮチャンネルトランジスタのうちの一方および他方のＮチャンネルトランジスタのゲートがそれぞれ上記第１のインバータの入力ノードおよび上記第２のインバータの入力ノードに接続されてなる第１の副回路と、上記出力トランジスタのゲートと電源との間に直列に接続された２つのＰチャンネルトランジスタであってこれら２つのＰチャンネルトランジスタのうちの一方および他方のＰチャンネルトランジスタのゲートがそれぞれ上記第１のインバータの入力ノードおよび上記第２のインバータの入力ノードに接続されてなる第２の副回路とを備えたものであってもよい。
【００３２】
このように、主回路として上記第２のインバータ、副回路として上記第１，第２の副回路を備え、互いのゲートが接続されたＰチャンネルトランジスタとＮチャンネルトランジスタとからなる第１のインバータを駆動すると、簡単な回路構成で、出力バッファ回路の遅延時間を十分短く抑え、かつその出力バッファ回路で発生するノイズを抑制することができる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００３４】
図１は、本発明の第１実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【００３５】
図１（ａ）に示す出力バッファ回路１０には、互いに直列に接続されて電源ＶDDとグラウンドＧＮＤとの間に配置されたＰチャンネルトランジスタ１１ａとＮチャンネルトランジスタ１１ｂとからなる出力トランジスタ１１が備えられている。また、この出力バッファ回路１０には、Ｐチャンネルトランジスタ１１ａ，Ｎチャンネルトランジスタ１１ｂのゲート電圧を制御することにより、Ｐチャンネルトランジスタ１１ａ，Ｎチャンネルトランジスタ１１ｂのオン，オフを制御する制御回路１２，１３も備えられている。
【００３６】
制御回路１２は、図１（ｂ）に示すように、Ｐチャンネルトランジスタ１２１ａとＮチャンネルトランジスタ１２１ｂが直列に接続され、出力ノードＢが出力トランジスタ１１を構成するＰチャンネルトランジスタ１１ａのゲートに接続された第１のインバータ１２１（本発明にいう主回路の一例）を備えている。また、この制御回路１２は、Ｐチャンネルトランジスタ１１ａのゲートとグラウンドＧＮＤとの間に直列に接続された２つのＮチャンネルトランジスタ１２２ａ，１２２ｂであって、これら２つのＮチャンネルトランジスタ１２２ａ，１２２ｂのうちの一方および他方のＮチャンネルトランジスタ１２２ａ，１２２ｂのゲートがそれぞれ第１のインバータ１２１の入力ノードＡおよびＰチャンネルトランジスタ１１ａのゲートに接続されてなる第１の副回路１２２を備えている。
【００３７】
一方、制御回路１３は、Ｐチャンネルトランジスタ１３１ａとＮチャンネルトランジスタ１３１ｂが直列に接続され、出力ノードＣが出力トランジスタ１１を構成するＮチャンネルトランジスタ１１ｂのゲートに接続された第２のインバータ１３１（本発明にいう主回路の一例）を備えている。また、この制御回路１３は、電源ＶDDとＮチャンネルトランジスタ１１ｂのゲートとの間に直列に接続された２つのＰチャンネルトランジスタ１３２ａ，１３２ｂであってこれら２つのＰチャンネルトランジスタ１３２ａ，１３２ｂのうちの一方および他方のＰチャンネルトランジスタ１３２ａ，１３２ｂのゲートがそれぞれＮチャンネルトランジスタ１１ｂのゲートおよび第２のインバータ１３１の入力ノードＡに接続されてなる第２の副回路１３２を備えている。
【００３８】
このように構成された出力バッファ回路１０の動作について、図１（ｂ）を参照して説明する。先ず、出力トランジスタ１１を構成するＰチャンネルトランジスタ１１ａがオフ状態からオン状態に移行する場合について説明する。入力ノードＡに’Ｌ’レベルの信号が入力されている時点では、Ｐチャンネルトランジスタ１２１ａ，Ｎチャンネルトランジスタ１２１ｂは、それぞれオン状態，オフ状態にある。Ｐチャンネルトランジスタ１２１ａがオン状態にあるため、ノードＢの電位は高く、従ってＰチャンネルトランジスタ１１ａはオフ状態にある。また、Ｎチャンネルトランジスタ１２２ａのゲートにも’Ｌ’レベルの信号が入力されている。このため、Ｎチャンネルトランジスタ１２２ａはオフ状態にある。
【００３９】
ここで、ノードＡが’Ｌ’レベルから’Ｈ’レベルに変化する。すると、Ｐチャンネルトランジスタ１２１ａ，Ｎチャンネルトランジスタ１２１ｂは、オフ状態，オン状態になる。また、Ｎチャンネルトランジスタ１２２ａもオン状態になる。Ｎチャンネルトランジスタ１２２ａがオン状態になり、またノードＢの電位は高いため、Ｎチャンネルトランジスタ１２２ｂもオン状態になる。すると、第１のインバータ１２１を構成するＮチャンネルトランジスタ１２１ｂ→グラウンドＧＮＤの経路１でノードＢにチャージされている電荷が放電される。同時に、第１の副回路１２２を構成するＮチャンネルトランジスタ１２２ａ→Ｎチャンネルトランジスタ１２２ｂ→グラウンドＧＮＤの経路２でもノードＢにチャージされている電荷が放電される。経路１，２の双方で同時に放電が開始されるため、ノードＢの電位は急速に低下する。ノードＢの電位が低下すると、Ｎチャンネルトランジスタ１２２ｂのゲート電圧も低下するため、Ｎチャンネルトランジスタ１２２ｂの電流が徐々に減少する。さらに、ノードＢの電位が低下し、Ｎチャンネルトランジスタ１２２ｂのゲート電圧がそのＮチャンネルトランジスタ１２２ｂのスレッシュホールド電圧まで達すると、Ｎチャンネルトランジスタ１２２ｂがオフし、これにより経路２による放電が停止する。このため、経路１のみでノードＢにチャージされている電荷の放電がゆっくりと行なわれ、完全に放電した後は、ノードＢが’Ｌ’レベル状態になる。
【００４０】
このように、第１実施形態の出力バッファ回路１０は、Ｐチャンネルトランジスタ１１ａをオフ状態からオン状態に移行させるにあたり、第１のインバータ１２１を構成するＮチャンネルトランジスタ１２１ｂ、および第１の副回路１２２を構成するＮチャンネルトランジスタ１２２ａ，１２２ｂを経由して、ノードＢにチャージされている電荷の放電を同時に開始させるものであるため、Ｐチャンネルトランジスタ１１ａのゲート電圧を素早く’Ｌ’レベルにすることができる。従って、Ｐチャンネルトランジスタ１１ａのオフ状態からオン状態への移行に要する時間は短く、出力バッファ回路１０におけるＰチャンネルトランジスタ１１ａ側の遅延時間を十分短く抑えることができる。
【００４１】
また、Ｐチャンネルトランジスタ１１ａがオフ状態からオン状態へ移行する途中で第１の副回路１２２を構成するＮチャンネルトランジスタ１２２ｂがオフ状態になるため、第１のインバータ１２１を構成するＮチャンネルトランジスタ１２１ｂのみを経由してノードＢにチャージされている電荷の放電が行なわれる。このため、Ｐチャンネルトランジスタ１１ａに緩やかに電流を流すことができる。従って、Ｐチャンネルトランジスタ１１ａの、外部負荷容量に対する充電電流の急速な変化によるノイズの発生を抑制することができる。
【００４２】
次に、出力トランジスタ１１を構成するＮチャンネルトランジスタ１１ｂがオフ状態からオン状態に移行する場合について説明する。ノードＡが’Ｈ’レベルにある場合は、Ｐチャンネルトランジスタ１３１ａ，Ｎチャンネルトランジスタ１３１ｂがオフ状態，オン状態であるため、ノードの電荷はＮチャンネルトランジスタ１３１ｂを経由してグラウンドＧＮＤに放電されており、従ってノードＣの電位は低い。このため、Ｐチャンネルトランジスタ１３２ａはオン状態にある。ここで、ノードＡが’Ｈ’レベルから’Ｌ’レベルに変化する。すると、Ｐチャンネルトランジスタ１３１ａ，Ｎチャンネルトランジスタ１３１ｂは、オン状態，オフ状態になる。またＰチャンネルトランジスタ１３２ｂもオン状態になる。このため、電源ＶDD→Ｐチャンネルトランジスタ１３１ａの経路３で、ノードＣに電荷が充電される。また、Ｐチャンネルトランジスタ１３２ａはオン状態にあるため、電源ＶDD→Ｐチャンネルトランジスタ１３２ａ→Ｐチャンネルトランジスタ１３２ｂの経路４でもノードＣに電荷が充電される。
【００４３】
このように、経路３，４の双方で同時に充電が開始されるため、ノードＣの電位は急速に上昇する。ノードＣの電位が上昇するとＰチャンネルトランジスタ１３２ａのゲート電圧も上昇するため、Ｐチャンネルトランジスタ１３２ａの電流は徐々に減少する。さらに、ノードＣの電位が上昇し、Ｐチャンネルトランジスタ１３２ａのゲート電圧がそのＰチャンネルトランジスタ１３２ａのスレッシュホールド電圧まで達すると、Ｐチャンネルトランジスタ１３２ａがオフし、これにより経路４による放電が停止する。このため、経路３のみでノードＣへの電荷の充電がゆっくりと行なわれ、ノードＣが’Ｈ’レベル状態になる。
【００４４】
このように、第１実施形態の出力バッファ回路１０は、Ｎチャンネルトランジスタ１１ｂをオフ状態からオン状態に移行させるにあたり、第２のインバータ１３１を構成するＰチャンネルトランジスタ１３１ａ、および第２の副回路１３２を構成するＰチャンネルトランジスタ１３２ａ，１３２ｂを経由して、ノードＣへの電荷の充電を同時に開始させるものであるため、Ｎチャンネルトランジスタ１１ｂのゲート電圧を素早く’Ｈ’レベルにすることができる。従って、Ｎチャンネルトランジスタ１１ｂのオフ状態からオン状態への移行に要する時間は短く、出力バッファ回路におけるＮチャンネルトランジスタ１１ｂ側の遅延時間を十分短く抑えることができる。
【００４５】
また、Ｎチャンネルトランジスタ１１ｂがオフ状態からオン状態へ移行する途中で第２の副回路１３２を構成するＰチャンネルトランジスタ１３２ａがオフ状態になるため、第２のインバータ１３１を構成するＰチャンネルトランジスタ１３１ａのみを経由してノードＣへの電荷の充電が行なわれる。このため、Ｎチャンネルトランジスタ１１ｂに緩やかに電流を流すことができる。従って、Ｎチャンネルトランジスタ１１ｂの、外部負荷容量に対する放電電流の急速な変化によるノイズの発生を抑制することができる。
【００４６】
図２は、図１に示す出力バッファ回路、および従来の、図６に示す出力バッファ回路における動作信号波形を示す図である。
【００４７】
図の縦軸は、各ノードにおける電位、横軸は、時間を示す。また、図中の符号Ｃ、Ｄは、図１に示す出力バッファ回路１０のノードＣ、Ｄを示し、符号Ｂ，ＯＵＴは、図６に示す出力バッファ回路５０のノードＢ，ＯＵＴを示す。さらに、符号Ａは、各出力バッファ回路１０，５０の入力ノードＡを示す。
【００４８】
入力ノードＡの電位が’Ｈ’レベルから’Ｌ’レベルに変化すると、ノードＣには経路１，２の双方で同時に充電が開始されるため、ノードＣの電位は急速に上昇する。従って、Ｎチャンネルトランジスタ１１ｂは素早くオフ状態からオン状態に移行し、ノードＤの電位は短時間で下降し始める。さらに、オフ状態からオン状態への移行の途中で経路２による充電が停止するため、ノードＣの電位はゆっくりと上昇する。従って、Ｎチャンネルトランジスタ１１ｂには緩やかに電流が流れ、ノードＤの電位は緩やかに下降する。一方、出力バッファ５０では、ノードＢの電位は徐々に上昇するため、Ｎチャンネルトランジスタ５３のオフ状態からオン状態への移行に要する時間は長く、従ってノードＯＵＴの電位は遅れて下降する。さらに、ノードＢの電位は同じ傾きでそのまま上昇するため、Ｎチャンネルトランジスタ５３には大きな電流が流れ、ノードＯＵＴの電位は急速に下降する。
【００４９】
図３は、本発明の第２実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【００５０】
尚、図１に示す出力バッファ回路１０の構成要素と同一の構成要素には、同一の符号を付して説明する。
【００５１】
図３（ａ），図３（ｂ）に示す出力バッファ回路２０は、図１に示す出力バッファ回路１０が組み込まれた、ハイインピーダンス状態が可能な、いわゆるスリーステート出力バッファ回路である。
【００５２】
図３（ａ）に示す出力バッファ回路２０は、ナンドゲート２１と、ノアゲート２２と、インバータ２３と、Ｐチャンネルトランジスタ１１ａ，Ｎチャンネルトランジスタ１１ｂからなる出力トランジスタ１１とから構成されている。ナンドゲート２１は、図３（ｂ）に示すように、第１のインバータ１２１と、その第１のインバータ１２１とグラウンドＧＮＤとの間に配置されたＮチャンネルトランジスタ２１ａと、第１の副回路１２２と、その第１の副回路１２２とグラウンドＧＮＤとの間に配置されたＮチャンネルトランジスタ２１ｃと、第１のインバータ１２１の出力ノードと電源ＶDDとの間に配置されたＰチャンネルトランジスタ２１ｂとから構成されている。また、ノアゲート２２は、第２のインバータ１３１と、その第２のインバータ１３１と電源ＶDDとの間に配置されたＰチャンネルトランジスタ２２ａと、第２の副回路１３２と、その第２の副回路１３２と電源ＶDDとの間に配置されたＰチャンネルトランジスタ２２ｃと、第２のインバータ１３１の出力ノードとグラウンドＧＮＤとの間に配置されたＮチャンネルトランジスタ２２ｂとから構成されている。また、Ｐチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂのゲートは、インバータ２３の入力に接続され、このインバータ２３の入力（ノードＥ）には、イネーブル信号が入力される。インバータ２３の出力は、Ｎチャンネルトランジスタ２１ａ，Ｎチャンネルトランジスタ２１ｃ，Ｐチャンネルトランジスタ２１ｂのゲートに接続されている。
【００５３】
ノードＥにイネーブル信号として’Ｌ’レベルが入力されると、インバータ２３から’Ｈ’レベルが出力され、これによりＮチャンネルトランジスタ２１ａ，Ｎチャンネルトランジスタ２１ｃ，Ｐチャンネルトランジスタ２１ｂは、オン状態，オン状態，オフ状態となり、第１のインバータ１２１、第１の副回路１２２が、図１を参照して説明したように動作する。また、’Ｌ’レベルのイネーブル信号はＰチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂのゲートに入力され、これによりＰチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂがオン状態，オン状態，オフ状態となり、第２のインバータ１３１，第２の副回路１３２も図１を参照して説明したように動作する。従って、図１に示す出力バッファ回路１０の機能が実現される。
【００５４】
一方、ノードＥにイネーブル信号として’Ｈ’レベルが入力されると、インバータ２３から’Ｌ’レベルが出力され、これによりＮチャンネルトランジスタ２１ａ，Ｎチャンネルトランジスタ２１ｃ，Ｐチャンネルトランジスタ２１ｂは、オフ状態，オフ状態，オン状態となる。すると、電源ＶDD→Ｐチャンネルトランジスタ２１ｂの経路で、Ｐチャンネルトランジスタ１１ａのゲートが’Ｈ’レベルとなり、Ｐチャンネルトランジスタ１１ａはオフ状態となる。また、’Ｈ’レベルのイネーブル信号は、Ｐチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂのゲートに入力され、これによりＰチャンネルトランジスタ２２ａ，Ｐチャンネルトランジスタ２２ｃ，Ｎチャンネルトランジスタ２２ｂがオフ状態，オフ状態，オン状態となる。すると、Ｎチャンネルトランジスタ２２ｂ→グラウンドＧＮＤの経路でＮチャンネルトランジスタ１１ｂのゲートが’Ｌ’レベルとなり、Ｎチャンネルトランジスタ１１ｂもオフ状態となる。このため、ノードＤはハイインピーダンス状態となる。このように、図１に示す出力バッファ回路１０にＰチャンネルトランジスタ２１ｂ，２２ａ，２２ｃ，Ｎチャンネルトランジスタ２１ａ，２２ｂ，２１ｃ，インバータ２３を備えることにより、スリーステート出力バッファ回路を簡単に構成することができる。、
図４は、本発明の第３の実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【００５５】
尚、図１に示す出力バッファ回路１０の構成要素と同一の構成要素には、同一の符号を付して説明する。
【００５６】
図４（ａ）に示す出力バッファ回路３０は、電源ＶDDとグラウンドＧＮＤとの間に配置され、ゲートが互いに接続されたＰチャンネルトランジスタ１１ａ，Ｎチャンネルトランジスタ１１ｂからなる出力トランジスタ１１と、制御回路３１が備えられている。
【００５７】
制御回路３１は、Ｐチャンネルトランジスタ１２１ａ，Ｎチャンネルトランジスタ１２１ｂからなる第１のインバータ１２１と、Ｎチャンネルトランジスタ１２２ａ，１２２ｂからなる第１の副回路１２２と、Ｐチャンネルトランジスタ１３２ａ，１３２ｂからなる第２の副回路１３２とから構成されている。このように、第１のインバータ１２１，第１の副回路１２２，第２の副回路１３２からなる制御回路３１で、Ｐチャンネルトランジスタ１１ａ，Ｎチャンネルトタ１１ｂを、それぞれ、オフ状態からオン状態に移行して、その出力バッファ回路３０の遅延時間を十分短く抑えたまま、その出力バッファ回路３０で発生するノイズを抑制してもよい。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、遅延時間を十分短く抑えたまま、ノイズの発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【図２】図１に示す出力バッファ回路、および従来の、図６に示す出力バッファ回路における動作信号波形を示す図である。
【図３】本発明の第２実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【図４】本発明の第３の実施形態の出力バッファ回路の論理回路図（ａ）、およびその詳細回路図（ｂ）である。
【図５】従来の出力バッファ回路と、その出力バッファ回路の出力側に存在する外部負荷容量を示す図である。
【図６】図５に示す出力バッファ回路の一部を示す回路図である。
【図７】従来の、ノイズの発生が抑制された出力バッファ回路の回路図である。
【図８】特開平９−１６７９５７号公報に提案された出力バッファ回路の一部分の回路図である。
【符号の説明】
１０，２０，３０ 出力バッファ回路
１１ 出力トランジスタ
１１ａ，２１ｂ，２２ａ，２２ｃ，１２１ａ，１３１ａ，１３２ａ，１３２ｂＰチャンネルトランジスタ
１１ｂ，２１ａ，２１ｃ，２２ｂ，１２１ｂ，１２２ａ，１２２ｂ，１３１ｂＮチャンネルトランジスタ
１２，１３，３１ 制御回路
２１ ナンドゲート
２２ ノアゲート
２３ インバータ
１２１ 第１のインバータ
１２２ 第１の副回路
１３１ 第２のインバータ
１３２ 第２の副回路
Claims (3)
- ＰチャンネルもしくはＮチャンネルの出力トランジスタと、該出力トランジスタのゲート電圧を制御することにより該出力トランジスタのオン、オフを制御する制御回路とを備えた出力バッファ回路において、
前記制御回路が、
前記出力トランジスタのゲートを、該出力トランジスタをオフ状態からオン状態に移行させるために充電あるいは放電する主回路と、
前記出力トランジスタのゲートを、該出力トランジスタをオフ状態からオン状態に移行させるために充電あるいは放電する、該充電あるいは放電を、前記主回路による充電あるいは放電と同時に開始するとともに、前記出力トランジスタがオフ状態からオン状態へ移行する途中で該充電あるいは放電を停止する副回路とを備え、
前記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが前記出力トランジスタのゲートに接続されたインバータを備えたものであり、
前記副回路が、前記出力トランジスタのゲートと、前記出力トランジスタがＰチャンネルトランジスタである場合にはグラウンドとの間に、前記出力トランジスタがＮチャンネルトランジスタである場合には電源との間に、直列に接続された２つの、前記出力トランジスタとは逆チャンネル型のトランジスタであって、これら２つの逆チャンネル型トランジスタのうちの一方および他方の逆チャンネル型トランジスタのゲートがそれぞれ前記インバータの入力ノードおよび前記出力トランジスタのゲートに接続されてなるものであることを特徴とする出力バッファ回路。 - 前記出力トランジスタが、互いに接続されて電源とグラウンドとの間に配置されたＰチャンネルトランジスタとＮチャンネルトランジスタとからなり、
前記主回路が、出力ノードが前記出力トランジスタを構成するＰチャンネルトランジスタのゲートに接続された第１のインバータと、出力ノードが前記出力トランジスタを構成するＮチャンネルトランジスタのゲートに接続された第２のインバータとを備えたものであり、
さらに前記副回路が、前記出力トランジスタを構成するＰチャンネルトランジスタのゲートとグラウンドとの間に直列に接続された２つのＮチャンネルトランジスタからなる第１の副回路と、前記出力トランジスタを構成するＮチャンネルトランジスタのゲートと電源との間に直列に接続された２つのＰチャンネルトランジスタからなる第２の副回路とを備えたものであることを特徴とする請求項１記載の出力バッファ回路。 - 出力トランジスタと、該出力トランジスタのゲート電圧を制御することにより該出力トランジスタのオン、オフを制御する制御回路とを備えた出力バッファ回路において、
前記制御回路が、
前記出力トランジスタのゲートを、該出力トランジスタをオフ状態からオン状態に移行させるために充電あるいは放電する主回路と、
前記出力トランジスタのゲートを、該出力トランジスタをオフ状態からオン状態に移行させるために充電あるいは放電する、該充電あるいは放電を、前記主回路による充電あるいは放電と同時に開始するとともに、前記出力トランジスタがオフ状態からオン状熊へ移行する途中で該充電あるいは放電を停止する副回路とを備え、
前記出力トランジスタが、互いに直列に接続されて電源とグラウンドとの間に配置されるとともに互いのゲートが接続されたＰチャンネルトランジスタとＮチャンネルトランジスタとからなる第１のインバータを構成し、
前記主回路が、ＰチャンネルトランジスタとＮチャンネルトランジスタが直列に接続され出力ノードが前記第１のインバータの入力ノードに接続された第２のインバータからなり、
前記副回路が、前記出力トランジスタのゲートとグラウンドとの間に直列に接続された２つのＮチャンネルトランジスタであってこれら２つのＮチャンネルトランジスタのうちの一方および他方のＮチャンネルトランジスタのゲートがそれぞれ前記第１のインバータの入力ノードおよび前記第２のインバータの入力ノードに接続されてなる第１の副回路と、前記出力トランジスタのゲートと電源との間に直列に接続された２つのＰチャンネルトランジスタであってこれら２つのＰチャンネルトランジスタのうちの一方および他方のＰチャンネルトランジスタのゲートがそれぞれ前記第１のインバータの入力ノードおよび前記第２のインバータの入力ノードに接続されてなる第２の副回路とを備えたものであることを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36035298A JP3745144B2 (ja) | 1998-12-18 | 1998-12-18 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36035298A JP3745144B2 (ja) | 1998-12-18 | 1998-12-18 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183716A JP2000183716A (ja) | 2000-06-30 |
| JP3745144B2 true JP3745144B2 (ja) | 2006-02-15 |
Family
ID=18469038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36035298A Expired - Fee Related JP3745144B2 (ja) | 1998-12-18 | 1998-12-18 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3745144B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695416B1 (ko) * | 2001-04-27 | 2007-03-15 | 주식회사 하이닉스반도체 | 씨모스 출력 구동 회로 |
| JP4286041B2 (ja) | 2002-07-15 | 2009-06-24 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05191258A (ja) * | 1992-01-10 | 1993-07-30 | Rohm Co Ltd | Ｃｍｏｓ出力回路 |
| JPH0865133A (ja) * | 1994-08-22 | 1996-03-08 | Fujitsu Ltd | Ｃｍｏｓ出力回路 |
| JPH09148909A (ja) * | 1995-11-17 | 1997-06-06 | Hitachi Ltd | 半導体集積回路装置 |
| JP3336365B2 (ja) * | 1995-12-15 | 2002-10-21 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路 |
| JP3570596B2 (ja) * | 1996-12-25 | 2004-09-29 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路 |
| JPH11330936A (ja) * | 1998-05-08 | 1999-11-30 | Hitachi Ltd | 半導体集積回路 |
-
1998
- 1998-12-18 JP JP36035298A patent/JP3745144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000183716A (ja) | 2000-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5237213A (en) | Semiconductor integrated circuit with low-noise output buffers | |
| KR100224138B1 (ko) | 출력 버퍼 회로 | |
| US4779013A (en) | Slew-rate limited output driver having reduced switching noise | |
| KR100326654B1 (ko) | 다중전압시스템용출력버퍼회로,입력버퍼회로및양방향버퍼회로 | |
| JP3796034B2 (ja) | レベル変換回路および半導体集積回路装置 | |
| KR101230794B1 (ko) | 입출력 회로 및 반도체 입출력 장치 | |
| KR100574488B1 (ko) | 레벨 쉬프터 | |
| US5917348A (en) | CMOS bidirectional buffer for mixed voltage applications | |
| JP3687422B2 (ja) | インターフェース回路 | |
| JPH0897701A (ja) | 半導体回路 | |
| US5933021A (en) | Noise suppression method and circuits for sensitive circuits | |
| US6225824B1 (en) | High speed output buffer for high/low voltage operation | |
| US7659748B2 (en) | Electronic device and integrated circuit | |
| JP3570596B2 (ja) | 出力バッファ回路 | |
| JP3745144B2 (ja) | 出力バッファ回路 | |
| KR960016434B1 (ko) | 노이즈 경감회로를 갖는 출력버퍼회로 | |
| JPH06224730A (ja) | 出力バッファ回路 | |
| JP3190191B2 (ja) | 出力バッファ回路 | |
| JP4204701B2 (ja) | 出力バッファ回路 | |
| KR100407816B1 (ko) | 온-칩 캐패시터를 이용한 씨모스 풀스윙 출력구동회로 | |
| JP3339410B2 (ja) | ドライバ回路 | |
| JP3838769B2 (ja) | 出力バッファ回路 | |
| JP4680423B2 (ja) | 出力回路 | |
| JPH0766711A (ja) | 出力回路 | |
| JP2681012B2 (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040527 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050719 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051025 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051115 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051116 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3745144 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131202 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |