JP3570596B2 - 出力バッファ回路 - Google Patents
出力バッファ回路 Download PDFInfo
- Publication number
- JP3570596B2 JP3570596B2 JP34540296A JP34540296A JP3570596B2 JP 3570596 B2 JP3570596 B2 JP 3570596B2 JP 34540296 A JP34540296 A JP 34540296A JP 34540296 A JP34540296 A JP 34540296A JP 3570596 B2 JP3570596 B2 JP 3570596B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- type mos
- gate
- circuit
- output buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置の出力バッファの出力の変化により、インダクタンス成分に起因して発生するスイッチングノイズを低減することができる出力バッファ回路に関するものである。
【0002】
【従来の技術】
半導体装置は、一般的に、例えばボンディングワイヤにより、半導体チップのIO(入出力)パッドをリードフレームに接続した後、パッケージ等に封止したもので、プリント基板等に実装されて使用される。従って、半導体チップの内部回路から出力された信号(以下、内部信号という)は、まず、出力バッファ回路により駆動され、上述するIOパッド、ボンディングワイヤ、リードフレーム、プリント基板の配線等を経由して外部に伝達される。
【0003】
すなわち、出力バッファ回路により、IOパッド、ボンディングワイヤ、リードフレーム、プリント基板の配線等を経由し、半導体装置の内部電源から外部負荷の容量成分をチャージアップしてハイレベルを出力し、これとは逆に、外部負荷の容量成分にチャージアップされた電荷を、プリント基板の配線、リードフレーム、ボンディングワイヤ、IOパッド等を経由し、半導体チップの内部グランドにディスチャージしてローレベルを出力している。
【0004】
以下、従来の出力バッファ回路の構造と、その問題点について説明する。
図4は、従来の出力バッファ回路の一例の構成回路図である。図示例の出力バッファ回路52は、CMOS構造の半導体装置の出力バッファ回路の一例を示すもので、内部信号に応じて、出力パッド22に接続された外部負荷の容量成分Cを駆動する出力バッファ12と、この出力バッファ12を各々駆動する駆動回路54a,54bとを有する。
【0005】
ここで、出力バッファ12は、内部信号N2に応じて、容量成分CをチャージアップするP型MOSトランジスタ(以下、PMOSという)24と、内部信号N3に応じて、容量成分CをディスチャージするN型MOSトランジスタ(以下、NMOSという)26とを有し、そのソースは、それぞれ内部電源Vddおよび内部グランドVssに接続され、そのゲートは、それぞれ内部信号N2およびN3に接続され、そのドレインは短絡され出力パッド22に接続されている。
【0006】
なお、内部電源Vddおよび内部グランドVssは、それぞれパッケージ(リードフレーム)の電源ピンおよびグランドピンのインダクタンス成分L1 ,L2 を介して、半導体装置に供給される外部電源および外部グランドに接続されている。
【0007】
続いて、駆動回路54aは、内部信号N1に応じて、出力バッファ12のPMOS24のゲートである内部信号N2を駆動するインバータであって、PMOS56およびNMOS58を有する。これらのPMOS56およびNMOS58のソースは、それぞれ内部電源Vddおよび内部グランドVssに接続され、そのゲートは短絡されて内部信号N1に接続され、そのドレインは短絡されて内部信号N2に接続されている。
【0008】
また、駆動回路54bは、内部信号N1に応じて、出力バッファ12のNMOS26のゲートである内部信号N3を駆動するインバータであって、PMOS60およびNMOS62を有する。これらのPMOS60およびNMOS62のソースは、それぞれ内部電源Vddおよび内部グランドVssに接続され、そのゲートは短絡されて内部信号N1に接続され、そのドレインは短絡され内部信号N3に接続されている。
【0009】
出力バッファ回路12においては、例えば内部信号N1がハイレベルからローレベルに変化すると、駆動回路54a,54bのインバータにより、内部信号N2およびN3は、それぞれ反転されてローレベルからハイレベルに変化し、出力バッファ12のPMOS24およびNMOS26は、各々オフ状態およびオン状態に変化する。すなわち、外部負荷の容量成分Cにチャージアップされた電荷が、出力バッファ12のNMOS26を介してディスチャージされる。
【0010】
ところが、外部負荷の容量成分Cにチャージアップされた電荷をディスチャージするときに、出力バッファ12のNMOS26の抵抗値が急激に変化すると、すなわち、大電流が急激に流れると、電源ピンやグランドピンにはそれぞれインダクタンス成分L1 ,L2 が存在しているため、半導体装置の内部グランドVssにスイッチングノイズが発生して電位が上昇してしまい、内部回路が誤動作する危険性があるという問題点があった。
【0011】
これとは逆に、内部信号N1がローレベルからハイレベルに変化すると、出力バッファ12のPMOS24およびNMOS26が各々オン状態およびオフ状態に変化し、外部負荷の容量成分Cが出力バッファ12のPMOS24を介してチャージアップされる。このとき、出力バッファ12のPMOS24の抵抗値が急激に変化すると、半導体装置の内部電源Vddにスイッチングノイズが発生して電位が低下するという問題点があった。
【0012】
この問題点を解決するために、従来の出力バッファ回路52においては、例えば出力バッファ12を構成するPMOS24およびNMOS26の、オフ状態からオン状態へ変化するときの抵抗値の変化が緩やかになるように、駆動回路54aのNMOS58および駆動回路54bのPMOS60の駆動能力を低下させ、例えば内部信号N3の波形例が図5のグラフに示されるように、内部信号N2の立ち下がりおよび内部信号N3の立ち上がりを緩やかに変化させていた。
【0013】
しかしながら、上述するように、内部信号N2の立ち下がりおよび内部信号N3の立ち上がりを緩やかに変化させると、例えば内部信号N3の波形例が図6のグラフに示されるように、内部信号N2の立ち下がりおよび内部信号N3の立ち上がりを緩やかにした分だけ、出力バッファ12のPMOS24およびNMOS26のしきい値電圧に到達するまでの時間が長くなるため、出力バッファ12の伝搬遅延時間が増大するという問題点があった。
【0014】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、半導体装置の出力バッファの伝搬遅延時間を増大させることなく、そのスイッチングノイズを低減することができる出力バッファ回路を提供することにある。
【0015】
【課題を解決するための手段】
本発明者は、上記課題を解決すべく鋭意検討を行った結果、MOSトランジスタは、そのゲート電圧がしきい値電圧に到達するまではオン状態とならず、ほとんど電流も流れないということに着目し、例えば内部信号N3の波形例が図3のグラフに示されるように、まず、出力バッファ12の伝搬遅延時間が増大するのを防止するために、出力バッファ12を構成するPMOS24およびNMOS26がオン状態となるしきい値電圧に到達するまでは、内部信号N2の立ち下がりおよび内部信号N3の立ち上がりを急峻に変化させ、続いて、しきい値電圧に到達した後は、オフ状態からオン状態へ変化するときの抵抗値の変化が緩やかになるように、内部信号N2の立ち下がりおよび内部信号N3の立ち上がりを緩やかに変化させることにより、上記目的を達成することができることを見い出し、これに基づいて本発明を完成させるに至った。
【0016】
すなわち、上記目的を達成するために、本発明は、ソースが電源に接続され、ドレインが出力パッドに接続された出力バッファのP型MOSトランジスタと、内部信号に応じて、前記P型MOSトランジスタのゲートをチャージアップまたは緩やかにディスチャージする駆動回路と、この駆動回路により、前記P型MOSトランジスタのゲートがディスチャージされるときに、前記P型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記P型MOSトランジスタのしきい値電圧の絶対値に到達したことを検出する制御回路と、この制御回路により、前記P型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記P型MOSトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記駆動回路と並列に、前記P型MOSトランジスタのゲートを急峻にディスチャージするディスチャージ回路とを有することを特徴とする出力バッファ回路を提供するものである。
【0017】
また、本発明は、ソースがグランドに接続され、ドレインが出力パッドに接続された出力バッファのN型MOSトランジスタと、内部信号に応じて、前記N型MOSトランジスタのゲートをディスチャージまたは緩やかにチャージアップする駆動回路と、この駆動回路により、前記N型MOSトランジスタのゲートがチャージアップされるときに、前記N型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記N型MOSトランジスタのしきい値電圧の絶対値に到達したことを検出する制御回路と、この制御回路により、前記N型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記N型MOSトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記駆動回路と並列に、前記N型MOSトランジスタのゲートを急峻にチャージアップするチャージアップ回路とを有することを特徴とする出力バッファ回路を提供するものである。
【0018】
さらに、本発明は、ソースが各々電源およびグランドに接続され、ドレインが短絡されて出力パッドに接続された出力バッファのP型MOSトランジスタおよびN型MOSトランジスタと、内部信号に応じて、前記P型MOSトランジスタのゲートをチャージアップまたは緩やかにディスチャージする第1の駆動回路と、この第1の駆動回路により、前記P型MOSトランジスタのゲートがディスチャージされるときに、前記P型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記P型MOSトランジスタのしきい値電圧の絶対値に到達したことを検出する第1の制御回路と、この第1の制御回路により、前記P型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記P型MOSトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記第1の駆動回路と並列に、前記P型MOSトランジスタのゲートを急峻にディスチャージするディスチャージ回路と、前記内部信号に応じて、前記N型MOSトランジスタのゲートをディスチャージまたは緩やかにチャージアップする第2の駆動回路と、この第2の駆動回路により、前記N型MOSトランジスタのゲートがチャージアップされるときに、前記N型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記N型MOSトランジスタのしきい値電圧の絶対値に到達したことを検出する第2の制御回路と、この第2の制御回路により、前記N型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記N型MOSトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記第2の駆動回路と並列に、前記N型MOSトランジスタのゲートを急峻にチャージアップするチャージアップ回路とを有することを特徴とする出力バッファ回路を提供するものである。
【0019】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の出力バッファ回路を詳細に説明する。
図1は、本発明の出力バッファ回路の一実施例の構成回路図である。図示例の出力バッファ回路10は、CMOS構造の半導体装置の出力バッファ回路の一例を示すもので、出力バッファ12、駆動回路14a,14b、制御回路16a,16b、ディスチャージ回路18およびチャージアップ回路20を有する。
【0020】
図示例の出力バッファ回路10において、まず、出力バッファ12は、半導体装置の内部信号N2,N3に応じて、出力パッド22に接続された外部負荷の容量成分Cを駆動するもので、図示例においては、内部信号N2に応じて、容量成分CをチャージアップするP型MOSトランジスタ(以下、PMOSという)24と、内部信号N3に応じて、容量成分CをディスチャージするN型MOSトランジスタ(以下、NMOSという)26とを有する。
【0021】
これらのPMOS24およびNMOS26のソースは、それぞれ半導体装置の内部電源Vddおよび内部グランドVssに接続され、そのゲートは、それぞれ内部信号N2およびN3に接続され、そのドレインは短絡されて出力パッド22に接続されている。また、内部電源Vddおよび内部グランドVssは、それぞれ電源ピンおよびグランドピンのインダクタンス成分L1 ,L2 を介して、半導体装置に供給される外部電源および外部グランドに接続されている。
【0022】
続いて、駆動回路14aは、内部信号N1に応じて、出力バッファ12のPMOS24のゲートである内部信号N2を駆動するもので、図示例においては、PMOS28と、比較的駆動能力が低いNMOS30とを有する。これらのPMOS28およびNMOS30のソースは、それぞれ内部電源Vddおよび内部グランドVssに接続され、そのゲートは短絡されて内部信号N1に接続され、そのドレインは短絡され内部信号N2に接続されている。
【0023】
また、駆動回路14bは、内部信号N1に応じて、出力バッファ12のNMOS26のゲートである内部信号N3を駆動するもので、図示例においては、比較的駆動能力が低いPMOS32と、NMOS34とを有する。これらのPMOS32およびNMOS34のソースは、それぞれ内部電源Vddおよび内部グランドVssに接続され、そのゲートは短絡されて内部信号N1に接続され、そのドレインは短絡され内部信号N3に接続されている。
【0024】
ここで、NMOS30およびPMOS32の駆動能力は、電源ピンおよびグランドピンのインダクタンス成分L1 ,L2 に対して、出力パッド22の出力に発生するスイッチングノイズを低減するために、出力バッファ12を構成するPMOS24およびNMOS26の、オフ状態からオン状態へ変化するときの抵抗値の変化が緩やかになるように、すなわち、大電流が急激に流れないように比較的低い方が好ましい。また、PMOS28およびNMOS34は、出力バッファ12のPMOS24およびNMOS26をオン状態からオフ状態にするためのものであるから、その駆動能力は、比較的高い方が好ましいのはもちろんである。
【0025】
続いて、制御回路16aは、出力バッファ12のPMOS24がオフ状態からオン状態に変化するときに、すなわち、内部信号N2が、駆動回路14aによってディスチャージされるときに、PMOS24のゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことを検出するもので、図示例においては、PMOS36およびNMOS38を有する。これらのPMOS36およびNMOS38のソースは、それぞれ内部電源Vddおよび内部グランドVssに接続され、そのゲートは、それぞれ内部信号N2およびN3に接続され、そのドレインは短絡されて内部信号N4に接続されている。
【0026】
また、制御回路16bは、出力バッファ12のNMOS26がオフ状態からオン状態に変化するときに、すなわち、内部信号N3が、駆動回路14bによってチャージアップされるときに、NMOS26のゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことを検出するもので、図示例においては、PMOS40およびNMOS42を有する。これらのPMOS40およびNMOS42のソースは、それぞれ内部電源Vddおよび内部グランドVssに接続され、そのゲートは、それぞれ内部信号N2およびN3に接続され、そのドレインは短絡されて内部信号N5に接続されている。
【0027】
ところで、CMOS構造の半導体装置を構成するPMOSおよびNMOSのしきい値電圧は、同一構造を有するトランジスタであっても、トランジスタサイズ等に応じて多少の違いがあるが、通常、意識的にトランジスタのしきい値電圧を変更したものでない限り、同一半導体チップ内のPMOSはいずれもほぼ等しいしきい値電圧を有し、同様に、同一半導体チップ内のNMOSはいずれもほぼ等しいしきい値電圧を有している。
【0028】
従って、図示例の制御回路16aにおいては、PMOS36により、出力バッファ12のPMOS24のしきい値電圧を検出する、換言すれば、PMOS36のオンオフによってPMOS24のオンオフを検出するため、例えばプロセス変動により、これらのPMOS24,36のしきい値電圧が変動したとしても、PMOS24,36のしきい値電圧は常に同じように変動し、ほぼ等しいしきい値電圧となるため、PMOS36によって、出力バッファ12のPMOS24のしきい値電圧を確実に検出することができる。また、制御回路16bにおいても同じである。
【0029】
また、既に述べたように、駆動回路14aのNMOS30の駆動能力が比較的低いため、内部信号N2は、急峻にチャージアップされるが、後述するように、PMOS24のしきい値電圧以降は緩やかにディスチャージされる。また、駆動回路14bのPMOS32の駆動能力も比較的低いため、内部信号N3は、急峻にディスチャージされるが、後述するように、NMOS26のしきい値電圧以降は緩やかにチャージアップされる。
【0030】
従って、図1に示されるように、例えば制御回路16bにおいては、PMOS40のゲートを内部信号N2ではなく、内部信号N3に接続してもよいが、内部信号N3により、NMOS42のゲートが、しきい値電圧以降は緩やかにチャージアップされ駆動能力が低くなるので、PMOS40は、そのゲートが急峻にチャージアップされ、瞬時にオン状態からオフ状態となれるように、緩やかにチャージアップされる内部信号N3よりも、急峻にチャージアップされる内部信号N2に接続する方が好ましい。また、制御回路16aにおいても同じである。
【0031】
続いて、ディスチャージ回路18は、出力バッファ12のPMOS24がオフ状態からオン状態に変化するときに、制御回路16aによって、PMOS24のゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことが検出されるまでの間、すなわち、PMOS24がオフ状態からオン状態となるまでの間、PMOS24のゲートを駆動回路14aとともにディスチャージするもので、図示例においては、PMOS44およびNMOS46を有する。これらのPMOS44およびNMOS46のソースは、それぞれ内部信号N2および内部グランドVssに接続され、そのゲートは、それぞれ内部信号N4およびN1に接続され、そのドレインは短絡されている。
【0032】
また、チャージアップ回路20は、出力バッファ12のNMOS26がオフ状態からオン状態に変化するときに、制御回路16bによって、NMOS26のゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことが検出されるまでの間、すなわち、NMOS26がオフ状態からオン状態となるまでの間、NMOS26のゲートを駆動回路14bとともにチャージアップするもので、図示例においては、PMOS48およびNMOS50を有する。これらのPMOS48およびNMOS50のソースは、それぞれ内部電源Vddおよび内部信号N3に接続され、そのゲートは、それぞれ内部信号N1およびN5に接続され、そのドレインは短絡されている。
【0033】
本発明の出力バッファ回路は、基本的に、以上のような構成を有するものである。なお、上記実施例においては、CMOS構造の半導体装置の出力バッファ回路の一例を示したが、本発明の出力バッファ回路はこの実施例に限定されず、CMOS構造の半導体装置においてはもちろん、これ以外であっても、例えばPMOS構造の半導体装置や、NMOS構造の半導体装置においても適用可能なことは言うまでもないことである。
【0034】
次に、本発明の出力バッファ回路の動作について説明する。
図2は、本発明の出力バッファ回路の動作を表す一実施例のタイミングチャートである。このタイミングチャートは、出力パッド22における出力がハイレベルからローレベルに変化する場合の出力バッファ回路10の動作を示したもので、図中横軸は時間を表し、縦軸は、出力バッファ回路10の内部信号N1,N2,N3,N4,N5および出力パッド22の出力を表している。
【0035】
なお、以下の説明において、出力バッファ回路10を構成する全てのPMOSは、いずれもほぼ等しいしきい値電圧を有するものとし、同様に、出力バッファ回路10を構成する全てのNMOSは、いずれもほぼ等しいしきい値電圧を有するものとする。
【0036】
このタイミングチャートに示されるように、内部信号N1がハイレベルからローレベルに変化すると、まず、駆動回路14a,14bにおいて、PMOS28およびPMOS32はいずれもオフ状態からオン状態となり、NMOS30およびNMOS34はいずれもオン状態からオフ状態となる。すなわち、内部信号N2は、PMOS28により比較的急峻にチャージアップされ、内部信号N3は、PMOS32により比較的緩やかにチャージアップされる。
【0037】
また、内部信号N1がハイレベルからローレベルに変化すると、ディスチャージ回路18のNMOS46がオン状態からオフ状態となり、かつ、チャージアップ回路20のPMOS48がオフ状態からオン状態となる。ここで、内部信号N5はハイレベルであるから、チャージアップ回路20のNMOS50はオン状態であり、内部信号N3は、チャージアップ回路20のPMOS48およびNMOS50を介して比較的急峻にチャージアップされる。
【0038】
従って、内部信号N3は、駆動回路14bのPMOS32と並列に、チャージアップ回路20のPMOS48およびNMOS50を介してチャージアップされることにより比較的急峻にチャージアップされる。
なお、ディスチャージ回路18のPMOS44は、内部信号N4がハイレベルであるからオフ状態であり、ディスチャージ回路18は、内部信号N2から電気的に切り離されている。
【0039】
続いて、内部信号N2,N3がチャージアップされ、それぞれPMOSおよびNMOSのしきい値電圧まで到達すると、制御回路16a,16bにおいて、PMOS36およびPMOS40がいずれもオン状態からオフ状態となり、NMOS38およびNMOS42がいずれもオフ状態からオン状態となる。すなわち、内部信号N4は、NMOS38によりディスチャージされ、内部信号N5は、NMOS42によりディスチャージされる。
【0040】
また、内部信号N2,N3がチャージアップされ、それぞれPMOSおよびNMOSのしきい値電圧まで到達すると、出力バッファ12のPMOS24がオン状態からオフ状態となり、NMOS26がオフ状態からオン状態になる。
このように、出力バッファ12のNMOS26および制御回路16bのNMOS42のしきい値電圧はほぼ等しいため、NMOS42により、内部信号N3がNMOS26のしきい値電圧に到達したことを検出している。
【0041】
続いて、内部信号N5がディスチャージされ、ハイレベルからローレベルになると、チャージアップ回路20のNMOS50がオン状態からオフ状態となる。すなわち、チャージアップ回路20が内部信号N3から電気的に切り離されるため、内部信号N3は、チャージアップ回路20により急峻にチャージアップされなくなり、これ以後、駆動回路14aのPMOS32だけで比較的緩やかにチャージアップされることになる。
【0042】
内部信号N3、すなわち、出力バッファ12のNMOS26のゲートが、比較的緩やかにチャージアップされると、NMOS26の抵抗値も緩やかに変化する。これにより、容量成分Cにチャージアップされた電荷は、出力バッファ12のNMOS26を介して緩やかにディスチャージされ、出力パッド22の出力は、電源ピンおよびグランドピンのインダクタンス成分L1 ,L2 があっても、スイッチングノイズの発生が低減されつつローレベルとなる。
【0043】
なお、上記動作説明においては、出力パッド22における出力がハイレベルからローレベルに変化する場合を例に挙げて説明したが、出力パッド22における出力がローレベルからハイレベルに変化する場合も同様にして動作する。
以上、本発明の出力バッファ回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【0044】
【発明の効果】
以上詳細に説明したように、本発明の出力バッファ回路は、駆動回路により、内部信号に応じて、出力バッファのPMOSのゲートが緩やかにディスチャージされる、または、出力バッファのNMOSのゲートが緩やかにチャージアップされるときに、制御回路により、出力バッファのPMOSまたはNMOSのゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達したことを検出し、この制御回路により、出力バッファのPMOSまたはNMOSのゲート・ソース間電圧の絶対値が、そのしきい値電圧に到達したことが検出されるまでの間、ディスチャージ回路またはチャージアップ回路により、駆動回路と並列に、出力バッファのPMOSのゲートを急峻にディスチャージする、または、出力バッファのNMOSのゲートを急峻にチャージアップするように構成したものである。本発明の出力バッファ回路によれば、出力バッファのPMOSまたはNMOSのゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達するまでは、出力バッファのPMOSまたはNMOSのゲートが、駆動回路およびディスチャージ回路、または、駆動回路およびチャージアップ回路により、高速にディスチャージまたはチャージアップされるため、出力バッファの伝搬遅延時間の増大を防止することができる。
また、本発明の出力バッファ回路によれば、出力バッファのPMOSまたはNMOSのゲート・ソース間電圧の絶対値が、そのしきい値電圧の絶対値に到達した後は、出力バッファのPMOSまたはNMOSのゲートが、駆動回路だけで緩やかににディスチャージまたはチャージアップされるため、出力バッファのPMOSまたはNMOSが、オフ状態からオン状態へ変化するときの抵抗値の変化が緩やかになり、出力バッファのPMOSおよびNMOSを介して、大電流が急激に流れなくなるため、スイッチングノイズの発生を低減することができる。
【図面の簡単な説明】
【図1】本発明の出力バッファ回路の一実施例の構成回路図である。
【図2】本発明の出力バッファ回路の動作を表した一実施例のタイミングチャートである。
【図3】本発明の出力バッファ回路の動作を表した一実施例のグラフである。
【図4】従来の出力バッファ回路の一例の構成回路図である。
【図5】従来の出力バッファ回路の動作を表した一例のグラフである。
【図6】従来の出力バッファ回路の動作を表した一例のグラフである。
【符号の説明】
10 出力バッファ回路
12 出力バッファ
14a,14b 駆動回路
16a,16b 制御回路
18 ディスチャージ回路
20 チャージアップ回路
22 出力パッド
24,28,32,36,40,44,48 P型MOSトランジスタ(PMOS)
26,30,34,38,42,46,50 N型MOSトランジスタ(NMOS)
N1,N2,N3,N4,N5 内部信号
Vdd 内部電源
Vss 内部グランド
C 容量成分
L1 ,L2 インダクタンス成分
Claims (3)
- ソースが電源に接続され、ドレインが出力パッドに接続された出力バッファのP型MOSトランジスタと、内部信号に応じて、前記P型MOSトランジスタのゲートをチャージアップまたは緩やかにディスチャージする駆動回路と、この駆動回路により、前記P型MOSトランジスタのゲートがディスチャージされるときに、前記P型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記P型MOSトランジスタのしきい値電圧の絶対値に到達したことを検出する制御回路と、この制御回路により、前記P型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記P型MOSトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記駆動回路と並列に、前記P型MOSトランジスタのゲートを急峻にディスチャージするディスチャージ回路とを有することを特徴とする出力バッファ回路。
- ソースがグランドに接続され、ドレインが出力パッドに接続された出力バッファのN型MOSトランジスタと、内部信号に応じて、前記N型MOSトランジスタのゲートをディスチャージまたは緩やかにチャージアップする駆動回路と、この駆動回路により、前記N型MOSトランジスタのゲートがチャージアップされるときに、前記N型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記N型MOSトランジスタのしきい値電圧の絶対値に到達したことを検出する制御回路と、この制御回路により、前記N型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記N型MOSトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記駆動回路と並列に、前記N型MOSトランジスタのゲートを急峻にチャージアップするチャージアップ回路とを有することを特徴とする出力バッファ回路。
- ソースが各々電源およびグランドに接続され、ドレインが短絡されて出力パッドに接続された出力バッファのP型MOSトランジスタおよびN型MOSトランジスタと、内部信号に応じて、前記P型MOSトランジスタのゲートをチャージアップまたは緩やかにディスチャージする第1の駆動回路と、この第1の駆動回路により、前記P型MOSトランジスタのゲートがディスチャージされるときに、前記P型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記P型MOSトランジスタのしきい値電圧の絶対値に到達したことを検出する第1の制御回路と、この第1の制御回路により、前記P型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記P型MOSトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記第1の駆動回路と並列に、前記P型MOSトランジスタのゲートを急峻にディスチャージするディスチャージ回路と、前記内部信号に応じて、前記N型MOSトランジスタのゲートをディスチャージまたは緩やかにチャージアップする第2の駆動回路と、この第2の駆動回路により、前記N型MOSトランジスタのゲートがチャージアップされるときに、前記N型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記N型MOSトランジスタのしきい値電圧の絶対値に到達したことを検出する第2の制御回路と、この第2の制御回路により、前記N型MOSトランジスタのゲート・ソース間電圧の絶対値が、前記N型MOSトランジスタのしきい値電圧に到達したことが検出されるまでの間、前記第2の駆動回路と並列に、前記N型MOSトランジスタのゲートを急峻にチャージアップするチャージアップ回路とを有することを特徴とする出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34540296A JP3570596B2 (ja) | 1996-12-25 | 1996-12-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34540296A JP3570596B2 (ja) | 1996-12-25 | 1996-12-25 | 出力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10190436A JPH10190436A (ja) | 1998-07-21 |
JP3570596B2 true JP3570596B2 (ja) | 2004-09-29 |
Family
ID=18376357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34540296A Expired - Lifetime JP3570596B2 (ja) | 1996-12-25 | 1996-12-25 | 出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3570596B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3177960B2 (ja) | 1998-02-18 | 2001-06-18 | 日本電気株式会社 | 信号変化加速バス駆動回路 |
JP3745144B2 (ja) * | 1998-12-18 | 2006-02-15 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路 |
KR100303770B1 (ko) * | 1998-12-24 | 2001-09-24 | 박종섭 | 저잡음 출력 버퍼 |
KR100336455B1 (ko) * | 2000-03-29 | 2002-05-11 | 문규 | 이중층 파워라인 구조를 갖는 뮤추얼 인덕터를 이용한파워라인 동시 동작 노이즈 최소화장치 |
TWI251183B (en) * | 2003-05-16 | 2006-03-11 | Toshiba Matsushita Display Tec | Active matrix display device |
JP5076542B2 (ja) * | 2007-02-20 | 2012-11-21 | 富士通セミコンダクター株式会社 | バッファ回路 |
JP4926010B2 (ja) * | 2007-11-22 | 2012-05-09 | 日本電信電話株式会社 | 断熱充電メモリ回路 |
CN104467769B (zh) * | 2014-12-10 | 2017-12-26 | 芯原微电子(上海)有限公司 | 片上开关逐级控制电路及方法、片上信号管脚驱动电路 |
JP6985079B2 (ja) * | 2017-09-21 | 2021-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
JPH01261923A (ja) * | 1988-04-13 | 1989-10-18 | Seiko Epson Corp | 出力回路 |
JP3184356B2 (ja) * | 1993-03-09 | 2001-07-09 | 株式会社 沖マイクロデザイン | 半導体集積回路における出力バッファ回路 |
JPH0865133A (ja) * | 1994-08-22 | 1996-03-08 | Fujitsu Ltd | Cmos出力回路 |
JP2655096B2 (ja) * | 1994-09-29 | 1997-09-17 | 日本電気株式会社 | 出力バッファ回路 |
JPH09148909A (ja) * | 1995-11-17 | 1997-06-06 | Hitachi Ltd | 半導体集積回路装置 |
JP3336365B2 (ja) * | 1995-12-15 | 2002-10-21 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路 |
JPH09275334A (ja) * | 1996-04-04 | 1997-10-21 | Asahi Kasei Micro Syst Kk | 半導体集積回路の出力回路 |
-
1996
- 1996-12-25 JP JP34540296A patent/JP3570596B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10190436A (ja) | 1998-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4779013A (en) | Slew-rate limited output driver having reduced switching noise | |
US5359243A (en) | Fast TTL to CMOS level converting buffer with low standby power | |
US5391939A (en) | Output circuit of a semiconductor integrated circuit | |
US7368952B2 (en) | Output buffer circuit | |
JP2001144603A (ja) | レベルシフタ回路およびそれを含むデータ出力回路 | |
JP3386602B2 (ja) | 出力回路装置 | |
US20050258890A1 (en) | Switching control circuit with reduced dead time | |
US6696858B2 (en) | Level-shifting circuit | |
JP3570596B2 (ja) | 出力バッファ回路 | |
JP2915625B2 (ja) | データ出力回路 | |
US6236245B1 (en) | Output pre-driver for reducing totem pole current | |
JP2003324343A (ja) | 集積回路 | |
JPH05122049A (ja) | 出力バツフア回路 | |
KR100410556B1 (ko) | 노이즈를 줄이기 위한 반도체 소자의 입/출력 드라이버의구동방법 | |
JP3436632B2 (ja) | ノイズ耐性低電圧バッファ | |
JP3745144B2 (ja) | 出力バッファ回路 | |
JP2767909B2 (ja) | 出力バッファ回路 | |
JP2647587B2 (ja) | 半導体回路 | |
KR20020022919A (ko) | 씨모스 버퍼회로 | |
US7224187B2 (en) | CMOS buffer circuits and integrated circuits using the same | |
KR100358134B1 (ko) | 접지 바운싱 잡음을 줄이기 위한 출력 구동 회로 | |
JP2001007695A (ja) | 出力バッファ回路 | |
JPH05327443A (ja) | バッファ回路 | |
JPH0529914A (ja) | 出力バツフア回路 | |
JPH06152372A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040513 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040617 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |