JP2655096B2 - 出力バッファ回路 - Google Patents

出力バッファ回路

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JP2655096B2 JP6235151A JP23515194A JP2655096B2 JP 2655096 B2 JP2655096 B2 JP 2655096B2 JP 6235151 A JP6235151 A JP 6235151A JP 23515194 A JP23515194 A JP 23515194A JP 2655096 B2 JP2655096 B2 JP 2655096B2
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    • H03K17/16—Modifications for eliminating interference voltages or currents
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    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にＭＯＳトランジスタによる集積回路の出力バッ
ファ回路に関する。
【０００２】
【従来の技術】近年、集積回路は、その利用分野が広ま
り、事務機器をはじめ、家電製品、自動車等の様々な分
野で、制御用などに使用されている。これら様々な分野
における制御用集積回路の機能の１つとして、スルーレ
ート（ＳＬＥＷ ＲＡＴＥ）出力バッファを内蔵してい
ることが求められている。
【０００３】ＭＯＳＩＣにおけるスルーレート出力バッ
ファとは、バッファ出力がハイレベルからロウレベル、
または、ロウレベルからハイレベルに変化するとき、出
力端子を駆動しているＭＯＳトランジスタが一気にオン
状態となることを避け、出力波形が低速に変化するバッ
ファである。この出力バッファ機能は、ＭＯＳＩＣの電
源線または接地線にノイズが発生することを防止した
り、出力バッファの出力電圧波形にオーバーシュートや
アンダーシュートが発生することを防止する効果があ
る。
【０００４】たとえば、図３は、従来から使用されてい
るＣＭＯＳ技術によるスルーレート出力バッファ回路の
１例を示す回路図である。本出力バッファ回路は、出力
端子３１２にドレイン電極を接続するＰチャネルトラン
ジスタ３１０およびＮチャネルトランジスタ３１１を出
力駆動手段とするＣＭＯＳ技術による出力バッファ回路
である。出力駆動用Ｐチャネルトランジスタ３１０はソ
ース電極をＶＤＤ電源線に接続しゲート電極を容量３０
８に接続している。出力駆動用Ｎチャネルトランジスタ
３１１はソース電極を接地線に接続しゲート電極を容量
３０９に接続している。容量３０８および３０９は、そ
れぞれ接続された各ゲート電極の容量を含む。
【０００５】入力端子３０１を接続するインバータ３０
２および３０３は、入力端子３０１と共に、容量３０８
および３０９の充放電タイミングを制御している。イン
バータ３０２の出力端は、抵抗３０４を介して接続した
容量３０８を接地レベルに充電する。入力端子３０１を
ゲート電極に接続するＰチャネルトランジスタ３０６
は、ソース電極をＶＤＤ電源線に接続し、ドレイン電極
を接続した容量３０８を電源レベルに放電する。インバ
ータ３０３の出力端は、抵抗３０５を介して接続した容
量３０９を電源レベルに充電する。入力端子３０１をゲ
ート電極に接続するＮチャネルトランジスタ３０７は、
ソース電極を接地線に接続し、ドレイン電極を接続した
容量３０９を接地レベルに放電する。
【０００６】次に、図３およびその動作波形を示す図４
を参照して、動作を簡単に説明する。
【０００７】入力端子３０１の入力電圧がロウレベルで
あるとき、Ｐチャネルトランジスタ３０６はオン状態で
あり、容量３０８は電源レベルに放電されている。一
方、Ｎチャネルトランジスタ３０７はオフ状態であり、
容量３０９はインバータ３０３の出力端から抵抗３０５
を介して電源レベルに充電されている。従って、出力駆
動用Ｐチャネルトランジスタ３１０はオフ状態であり、
出力駆動用Ｎチャネルトランジスタ３１１はオン状態で
あるため、出力端子３１２の出力電圧は接地レベルであ
る。
【０００８】入力端子３０１の入力電圧がロウレベルか
らハイレベルに立ち上がる場合、インバータ３０３が接
地レベルに変化すると共に、Ｎチャネルトランジスタ３
０７がオフ状態からオン状態に変化し、容量３０９は接
地レベルに放電され、出力駆動用Ｎチャネルトランジス
タ３１１は直ちにオフ状態になる。
【０００９】一方、Ｐチャネルトランジスタ３０６はオ
ン状態からオフ状態に変化すると共に、インバータ３０
２が接地レベルに変化し抵抗３０４を介して容量３０８
を接地レベルに充電するため、容量１０８の電位は徐々
に接地レベルへ移行する。従って、出力端子３１２の出
力電圧は、立上り時間が低速な波形となる。
【００１０】同様に、入力端子３０１の入力電圧がハイ
レベルからロウレベルに立ち下がる場合、容量３０８は
電源レベルに放電され、出力駆動用Ｐチャネルトランジ
スタ３１０は直ちにオフ状態になる。容量３０９は抵抗
３０５を介して充電されるため、容量３０９の電位は徐
々に電源レベルへ移行する。従って、出力端子３１２の
出力電圧は、立下り時間が低速な波形となる。
【００１１】また、図５は特開平２ー１２２７２５号公
報に示されている出力バッファ回路の回路図である。
【００１２】図５を参照して簡単に説明すると、本出力
バッファ回路は、用途に応じて、コントロール端子５０
２により、立上り時間および立下り時間を低速値または
高速値に切り換えることができる出力バッファ回路であ
る。
【００１３】コントロール端子５０２の信号がロウレベ
ルの場合、Ｎチャネルトランジスタ５０７およびＰチャ
ネルトランジスタ５０８がオフ状態であり、出力駆動用
ＭＯＳトランジスタをオン状態にするときの駆動能力を
落としたインバータ５０３および５０５が、出力駆動用
Ｐチャネルトランジスタ５１０およびＮチャネルトラン
ジスタ５１１の各ゲート電極をそれぞれ低速駆動しオン
状態にする。従って、出力端子５１２の出力電圧は、立
上り及び立下り時間が低速な波形となる。
【００１４】コントロール端子５０２の信号がハイレベ
ルの場合、Ｎチャネルトランジスタ５０７およびＰチャ
ネルトランジスタ５０８がオン状態であり、Ｎチャネル
トランジスタ５０６およびＰチャネルトランジスタ５０
９がインバータ５０３および５０５と共に、出力駆動用
Ｐチャネルトランジスタ５１０およびＮチャネルトラン
ジスタ５１１の各ゲート電極をそれぞれ高速駆動しオン
状態にする。従って、出力端子５１２の出力電圧は、立
上り及び立下り時間が高速な波形となる。
【００１５】
【発明が解決しようとする課題】これら従来の出力バッ
ファ回路では、出力端子における出力電圧の立上り時間
または立下り時間を低速化するため、出力駆動用ＭＯＳ
トランジスタのゲート電極容量を含む容量手段を抵抗手
段にて徐々に充電し、出力駆動用ＭＯＳトランジスタを
低速にオン状態にするよう設計している。
【００１６】このため、入力端子の入力電圧が変化した
後、前記容量手段の電位が出力駆動用ＭＯＳトランジス
タのスレショールド電圧値まで充電される時間が長くな
り、出力電圧の立上り又は立下り伝達遅延時間も長くな
り、製造または動作条件の変動による出力信号間の位相
のバラツキが大きくなるため、システム全体の動作周波
数を高速化できないという問題点がある。
【００１７】したがって、本発明の目的は、出力端子に
おける出力電圧の立上り時間または立下り時間を低速化
した出力バッファ回路において、出力電圧の伝達遅延時
間を最短化できる出力バッファ回路を提供することにあ
る。
【００１８】
【課題を解決するための手段】そのため、本発明による
出力バッファ回路は、ドレイン電極またはソース電極を
出力端子に接続し前記２電極間のオンまたはオフ状態を
制御するゲート電極をもつ出力駆動用ＭＯＳトランジス
タと、前記出力駆動用ＭＯＳトランジスタのゲート電極
に接続されその接続容量を含む容量手段と、入力端子の
電位が前記オン状態に対応する信号レベルであるとき前
記容量手段を充電する抵抗手段と、前記入力端子の電位
が前記オフ状態に対応する信号レベルであるとき前記容
量手段を放電する放電スイッチ手段とを有する出力バッ
ファ回路において、前記入力端子の電位が前記オン状態
に対応する信号レベルとなったとき前記出力駆動用ＭＯ
Ｓトランジスタのスレショールド電圧値まで前記容量手
段を急速充電するスレショールド電圧充電手段を備えて
いる。
【００１９】
【実施例】次に、本発明について図面を参照して説明す
る。
【００２０】図１は、本発明の出力バッファ回路の実施
例を示す回路図である。
【００２１】図１を参照すると、本実施例の出力バッフ
ァ回路は、出力端子１１９にドレイン電極を接続するＰ
チャネルトランジスタ１１７およびＮチャネルトランジ
スタ１１８を出力駆動手段とするＣＭＯＳ技術による出
力バッファ回路である。出力駆動用Ｐチャネルトランジ
スタ１１７はソース電極をＶＤＤ電源線に接続しゲート
電極を容量１０８に接続している。出力駆動用Ｎチャネ
ルトランジスタ１１８はソース電極を接地線に接続しゲ
ート電極を容量１１６に接続している。容量１０８およ
び１１６は、それぞれ接続された各ゲート電極の容量を
含む。
【００２２】入力端子１０１を接続するインバータ１０
２、１０３、および、１０４は、入力端子１０１と共
に、容量１０８および１１６の充放電タイミングを制御
している。インバータ１０２の出力端は、抵抗１０５を
介して接続した容量１０８を接地レベルに充電する。入
力端子１０１をゲート電極に接続するＰチャネルトラン
ジスタ１０７は、ソース電極をＶＤＤ電源線に接続し、
ドレイン電極を接続した容量１０８を電源レベルに放電
する。インバータ１０４の出力端は、抵抗１０６を介し
て接続した容量１１６を電源レベルに充電する。入力端
子１０１をゲート電極に接続するＮチャネルトランジス
タ１１５は、ソース電極を接地線に接続し、ドレイン電
極を接続した容量１１６を接地レベルに放電する。
【００２３】さらに、容量１１０およびＮチャネルトラ
ンジスタ１０９および１１１からなるスレショールド電
圧充電手段１と、容量１１３およびＰチャネルトランジ
スタ１１４および１１２からなるスレショールド電圧充
電手段２とを備えていることを特徴としている。
【００２４】入力端子１０１をゲート電極に接続するＮ
チャネルトランジスタ１０９は、ソース電極を接続した
容量１１０と、ドレイン電極を接続した容量１０８とを
結合するスイッチである。インバータ１０３の出力端を
ゲート電極に接続するＮチャネルトランジスタ１１１
は、ソース電極を接地線に接続し、ドレイン電極を接続
した容量１１０を接地レベルにプリチャージする。
【００２５】また、入力端子１０１をゲート電極に接続
するＰチャネルトランジスタ１１４は、ソース電極を接
続した容量１１３と、ドレイン電極を接続した容量１１
６とを結合するスイッチである。インバータ１１２の出
力端をゲート電極に接続するＰチャネルトランジスタ１
１２は、ソース電極をＶＤＤ電源線に接続し、ドレイン
電極を接続した容量１１３を電源レベルにプリチャージ
する。
【００２６】次に、図１およびその動作波形を示す図２
を参照して、本実施例の出力バッファ回路の動作を説明
する。
【００２７】入力端子１０１の入力電圧がロウレベルで
あるとき、Ｐチャネルトランジスタ１０７はオン状態で
あり、Ｎチャネルトランジスタ１０９はオフ状態である
ため、容量１０８は電源レベルに放電されている。同時
に、Ｎチャネルトランジスタ１１１はオン状態であり、
容量１１０は接地レベルにプリチャージされている。一
方、Ｐチャネルトランジスタ１１２およびＮチャネルト
ランジスタ１１５はオフ状態であり、Ｐチャネルトラン
ジスタ１１４はオン状態であるため、容量１１６および
容量１１３はインバータ１０４の出力端から抵抗１０６
を介して電源レベルに充電されている。
【００２８】従って、出力駆動用Ｐチャネルトランジス
タ１１７はオフ状態であり、出力駆動用Ｎチャネルトラ
ンジスタ１１８はオン状態であるため、出力端子１１９
の出力電圧は接地レベルである。
【００２９】入力端子１０１の入力電圧がロウレベルか
らハイレベルに立ち上がる場合、Ｐチャネルトランジス
タ１１４はオン状態からオフ状態に変化し、インバータ
１０４が接地レベルに変化すると共に、Ｎチャネルトラ
ンジスタ１１５がオフ状態からオン状態に変化し、容量
１１６は接地レベルに放電され、出力駆動用Ｎチャネル
トランジスタ１１８は直ちにオフ状態になる。
【００３０】一方、Ｐチャネルトランジスタ１０７はオ
ン状態からオフ状態に変化すると共に、インバータ１０
２が接地レベルに変化し抵抗１０５を介して容量１０８
を接地レベルに充電しようとする。同時に、Ｎチャネル
トランジスタ１１１はオン状態からオフ状態に変化する
と共に、Ｎチャネルトランジスタ１０９がオフ状態から
オン状態に変化し容量１１０と容量１０８とを結合す
る。このとき、容量１１０にプリチャージされていた電
荷が容量１０８へ移り、容量１０８の電位は容量１１０
と容量１０８との容量比で定まる電源レベルと接地レベ
ルとの間の中間レベルへ急速に遷移する。その後、容量
１０８および容量１１０は抵抗１０５を介して充電され
るため、容量１０８の電位は徐々に接地レベルへ移行す
る。
【００３１】ここで、前述の中間レベルを出力駆動用Ｐ
チャネルトランジスタ１１７のスレショールド電圧値に
設計した場合、入力電圧立ち上がり後、出力駆動用Ｐチ
ャネルトランジスタ１１７は、急速にオン開始直前の状
態になり、その後、徐々にオン状態となる。従って、出
力端子１１９の出力電圧は、立上り時間が低速であり、
立上り伝達遅延時間が最短化された波形となる。
【００３２】同様に、入力端子１０１の入力電圧がハイ
レベルからロウレベルに立ち下がる場合、出力駆動用Ｐ
チャネルトランジスタ１１７および出力駆動用Ｎチャネ
ルトランジスタ１１８の各ゲート電極に接続される各回
路が相補的に動作する。すなわち、容量１０８は電源レ
ベルに放電され、出力駆動用Ｐチャネルトランジスタ１
１７は直ちにオフ状態になる。容量１１６の電位は容量
１１３と容量１１６との容量比で定まる電源レベルと接
地レベルとの間の中間レベルへ急速に遷移する。その
後、容量１１６および容量１１３は抵抗１０６を介して
充電されるため、容量１１６の電位は徐々に電源レベル
へ移行する。
【００３３】ここで、前述の中間レベルを出力駆動用Ｎ
チャネルトランジスタ１１８のスレショールド電圧値に
設計した場合、入力電圧立ち下がり後、出力駆動用Ｎチ
ャネルトランジスタ１１８は、急速にオン開始直前の状
態になり、その後、徐々にオン状態となる。従って、出
力端子１１９の出力電圧は、立下り時間が低速であり、
立下り伝達遅延時間が最短化された波形となる。
【００３４】なお、本実施例では、出力駆動手段として
ＰチャネルトランジスタおよびＮチャネルトランジスタ
を用いて説明したが、出力駆動手段がＰまたはＮの単チ
ャネルトランジスタからなる出力バッファ回路、およ
び、トランジスタとしてＭＯＳトランジスタ以外の電界
効果トランジスタからなる出力バッファ回路に対しても
本発明を実施することができる。また、本実施例の出力
バッファ回路における伝達遅延時間を短縮または回路面
積を縮小するため、入力端子部のインバータを追加また
は削除した変形回路なども容易に設計できる。
【００３５】
【発明の効果】以上説明したように、本発明による出力
バッファ回路は、出力駆動用ＭＯＳトランジスタのゲー
ト電極容量を含む容量手段を抵抗手段にて徐々に充電し
立上り時間または立下り時間を低速化した出力バッファ
回路において、出力駆動用ＭＯＳトランジスタをオン状
態にするとき前記容量手段を出力駆動用ＭＯＳトランジ
スタのスレショールド電圧値まで急速に充電するスレシ
ョールド電圧充電手段を備えるため、出力端子における
出力電圧の伝達遅延時間を最短化できる。
【００３６】また、低ノイズ化が必要なシステムにおい
て、立上り時間または立下り時間を低速化するとき、伝
達遅延時間が最短化され製造条件または動作条件の変動
による出力信号間の位相のバラツキが小さくなるため、
システム全体の動作周波数を高速化できる等の効果を有
する。
【図面の簡単な説明】
【図１】本発明の出力バッファ回路の１実施例を示す回
路図である。
【図２】図１の出力バッファ回路における動作の１例を
示す波形図である。
【図３】従来の出力バッファ回路の１例を示す回路図で
ある。
【図４】図３の出力バッファ回路における動作の１例を
示す波形図である。
【図５】従来の出力バッファ回路の他の例を示す回路図
である。
【符号の説明】
１、２ スレショールド電圧充電手段 １０１、３０１、５０１ 入力端子 ５０２ コントロール端子 １０２、１０３、１０４、３０２、３０３、５０３、５
０４、５０５ インバータ １０７、１１２、１１４、３０６、５０８、５０９
ＰチャネルＭＯＳトランジスタ １０９、１１１、１１５、３０７、５０６、５０７
ＮチャネルＭＯＳトランジスタ １０５、１０６、３０４、３０５ 抵抗 １０８、１１０、１１３、１１６、３０８、３０９
容量 １１７、３１０、５１０ 出力駆動用Ｐチャネルトラ
ンジスタ １１８、３１１、５１１ 出力駆動用Ｎチャネルトラ
ンジスタ １１９、３１２、５１２ 出力端子

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 ドレイン電極またはソース電極を出力端
    子に接続し前記２電極間のオンまたはオフ状態を制御す
    るゲート電極をもつ出力駆動用ＭＯＳトランジスタと、
    前記出力駆動用ＭＯＳトランジスタのゲート電極に接続
    されその接続容量を含む容量手段と、入力端子の電位が
    前記オン状態に対応する信号レベルであるとき前記容量
    手段を充電する抵抗手段と、前記入力端子の電位が前記
    オフ状態に対応する信号レベルであるとき前記容量手段
    を放電する放電スイッチ手段とを有する出力バッファ回
    路において、 前記入力端子の電位が前記オン状態に対応する信号レベ
    ルとなったとき前記出力駆動用ＭＯＳトランジスタのス
    レショールド電圧値まで前記容量手段を急速充電するス
    レショールド電圧充電手段を備えることを特徴とする出
    力バッファ回路。
  2. 【請求項２】 前記出力駆動用ＭＯＳトランジスタがＰ
    チャネルトランジスタおよびＮチャネルトランジスタか
    らなり、これらＰチャネルトランジスタおよびＮチャネ
    ルトランジスタに接続される各回路が相補的な論理動作
    をする請求項１記載の出力バッファ回路。
  3. 【請求項３】 前記スレショールド電圧充電手段が、プ
    リチャージ容量手段と、前記入力端子の電位が前記オフ
    状態に対応する信号レベルであるとき前記プリチャージ
    容量手段をプリチャージするプリチャージ手段と、前記
    入力端子の電位が前記オン状態に対応する信号レベルで
    あるとき前記プリチャージ容量手段および前記容量手段
    を結合する結合スイッチ手段とから構成される請求項１
    または２記載の出力バッファ回路。
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