WO2021117661A1 - ゲート駆動回路、絶縁型ゲートドライバおよびゲート駆動方法 - Google Patents

ゲート駆動回路、絶縁型ゲートドライバおよびゲート駆動方法 Download PDF

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WO2021117661A1
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capacitor
power device
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雄太 永冨
榎本　真悟
成伯 崔
田畑　修
昇 根来
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パナソニックＩｐマネジメント株式会社
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    • H03K2217/0081—Power supply means, e.g. to the switch driver

Definitions

  • the present disclosure relates to a gate drive circuit for driving a power device, an isolated gate driver, and a gate drive method.
  • the gate drive circuit is required to control such a power device.
  • the gate drive circuit is a circuit that supplies a control signal to the gate terminal of a power device and controls its on / off.
  • Patent Document 1 is a circuit that adjusts the slew rate of the gate voltage of the switch circuit by detecting and feeding back the voltage of the output terminal of the gate drive circuit, and adjusts the slew rate near the threshold voltage Vth to be low.
  • the circuit to be used is disclosed.
  • the gate voltage of the power device is detected and fed back to the timing control unit in the gate drive circuit, and the control signal input to the gate drive circuit is converted into an appropriate drive signal for charging and discharging.
  • Patent Document 3 a pull-down resistor is provided at the gate in each of the high-side switch and the low-side switch constituting the half-bridge circuit in the gate drive circuit, and the rise-down time and the fall-down time of each switch are controlled by the pull-down resistor.
  • the circuit for adjusting the rising and falling through rates of the power device is disclosed.
  • the present disclosure has been made in view of this point, and is a gate that enables optimum slew rate control in switching operation with a simple circuit configuration suitable for cost reduction without providing a gate resistor or a complicated control circuit. It is an object of the present invention to provide a drive circuit, an isolated gate driver and a gate drive method.
  • the gate drive circuit is a gate drive circuit that drives the power device by charging and discharging the gate capacitance of the power device, and the gate capacitance by conducting according to a first control signal.
  • the first semiconductor switch for charging the power device the second semiconductor switch for discharging the gate capacitance by conducting according to the second control signal, and the power device connected between the gate and the ground wire to discharge the gate.
  • the through rate control circuit includes a through rate control circuit for controlling the through rate of time, the through rate control circuit has a capacitor connected in series and a third semiconductor switch, and the third semiconductor switch is the third semiconductor switch. Conducts according to the control signal of 2.
  • the insulated gate driver includes the above-mentioned gate drive circuit, a modulation circuit that modulates a high-frequency signal for power transmission with a switch control signal, and a modulated high-frequency signal in a DC manner.
  • a rectifying circuit Based on an insulated transmission element that insulates and transmits, a rectifying circuit that extracts power and the switch control signal by rectifying a modulated high-frequency signal output from the insulated transmission element, and power extracted by the rectifying circuit.
  • a power supply circuit that supplies a power supply voltage to the first semiconductor switch, and a control circuit that generates the first control signal and the second control signal based on the switch control signal.
  • the gate drive method is a gate drive method in a gate drive circuit that drives the power device by charging and discharging the gate capacitance of the power device, and the gate drive circuit is the first.
  • a first semiconductor switch that charges the gate capacitor by conducting according to the control signal of 1 a second semiconductor switch that discharges the gate capacitor by conducting according to the second control signal, and a gate of the power device.
  • the slew rate control circuit includes a slew rate control circuit connected between the capacitor and the ground wire to control the slew rate at the time of discharge, and the slew rate control circuit includes a capacitor connected in series and a third semiconductor switch.
  • the second semiconductor switch and the third semiconductor switch are made conductive in accordance with the second control signal, so that the gate capacitance is discharged from the ground wire and the gate capacitance is discharged to the capacitor. After the discharge from the gate capacitance to the capacitor is stopped, the discharge from the gate capacitance to the ground wire is continued at a through rate smaller than the discharge from the gate capacitance to the capacitor.
  • the gate drive circuit According to the gate drive circuit, the insulated gate driver, and the gate drive method of the present disclosure, optimum slew rate control in switching operation can be realized with a simple circuit configuration suitable for cost reduction.
  • FIG. 1 is a diagram showing a configuration example of a power switching system including a gate drive circuit according to the first embodiment.
  • FIG. 2A is a diagram showing a first circuit example for comparative verification of effects.
  • FIG. 2B is a diagram showing a second circuit example for comparative verification of effects.
  • FIG. 2C is a circuit diagram for verifying the drive waveform of the gate drive circuit according to the first embodiment.
  • 3 (a) to 3 (c) are time charts showing operation waveforms when a power device is driven by using the gate drive circuits of FIGS. 2A to 2C.
  • FIG. 4 is a diagram showing a configuration example of a power switching system including a gate drive circuit according to the first modification of the first embodiment.
  • FIG. 5 is a diagram showing a configuration example of a power switching system including a gate drive circuit according to a second modification of the first embodiment.
  • FIG. 6 is a circuit diagram showing a configuration example of the insulated gate driver according to the first embodiment.
  • the power device connected in parallel to the mechanical contact is first switched to the on state in order to extinguish the arc of the mechanical contact. After securing the commutation path in this way, the mechanical contacts are switched to the off state, but this may affect peripheral equipment because the short-circuit current flowing through the power device increases with time.
  • Patent Document 1 has a problem that a complicated and high-speed response control circuit is required for voltage detection and feedback control.
  • Patent Document 2 has a problem that the circuit becomes large because the gate voltage / current detection circuit of the power device, the timing control unit, and the like are complicated.
  • Patent Document 3 can be adjusted only by adjusting the charge / discharge rate of the electric charge to the gate of the power device, that is, the inclination. That is, the same problem as in the case of inserting the gate resistor, which is a typical slew rate control method, remains, and it cannot be said that the optimum slew rate control is performed.
  • a gate resistor is provided in series between a gate drive circuit and a gate terminal of a power device as a simple circuit configuration for controlling a slew rate.
  • the switching speed hereinafter referred to as slew rate
  • the following problems occur due to the provision of the gate resistor.
  • the switching speed simply slows down.
  • To switch the power device off it is necessary to release the charge accumulated in the gate capacitance.
  • the gate voltage drops as the electric charge is released, but the gate voltage at which a surge occurs in this process is near the threshold voltage Vth.
  • the amount of charge accumulated in the gate capacitance should be reduced only when the threshold voltage is near Vth, and the amount of change in voltage and current across the power device per hour should be reduced. Good.
  • the amount of charge released is uniformly limited in the entire process of discharge. That is, although the surge can be suppressed, it takes a long time to discharge in the gate voltage region unrelated to the surge.
  • the wiring distance between the gate drive circuit and the power device becomes physically longer, and a larger parasitic inductance is generated. As a result, a ringing component is likely to be added to the gate drive signal, which may cause a problem in the switching operation of the power device.
  • the present disclosure discloses a gate drive circuit, an isolated gate driver, and an isolated gate driver that enable optimum slew rate control in switching operation with a simple circuit configuration suitable for cost reduction without providing a gate resistor or a complicated control circuit.
  • a gate driving method is provided.
  • the gate drive circuit is a gate drive circuit that drives the power device by charging and discharging the gate capacitance of the power device.
  • a first semiconductor switch that charges the gate capacitance by conducting according to a control signal
  • a second semiconductor switch that discharges the gate capacitor by conducting according to a second control signal
  • a gate and ground of the power device The through-rate control circuit includes a through-rate control circuit connected between the wires and controlling the through-rate at the time of discharge, and the through-rate control circuit includes a capacitor connected in series and a third semiconductor switch. The third semiconductor switch conducts according to the second control signal.
  • the slew rate that suppresses ringing can be easily controlled while having a simple circuit configuration.
  • a circuit breaker power device can be switched off as fast as possible at a speed below which surge does not occur. That is, the optimum slew rate adjustment is possible when the power device is switched to the off state.
  • the insulated gate driver includes the above-mentioned gate drive circuit, a modulation circuit that modulates a high-frequency signal for power transmission with a switch control signal, and a modulated high-frequency signal in a DC manner.
  • a rectifying circuit Based on an insulated transmission element that insulates and transmits, a rectifying circuit that extracts power and the switch control signal by rectifying a modulated high-frequency signal output from the insulated transmission element, and power extracted by the rectifying circuit.
  • a power supply circuit that supplies a power supply voltage to the first semiconductor switch, and a control circuit that generates a first control signal and a second control signal based on the switch control signal.
  • the gate drive method is a gate drive method in a gate drive circuit that drives the power device by charging and discharging the gate capacitance of the power device, and the gate drive circuit is the first.
  • a first semiconductor switch that charges the gate capacitor by conducting according to the control signal of 1 a second semiconductor switch that discharges the gate capacitor by conducting according to the second control signal, and a gate of the power device.
  • the slew rate control circuit includes a slew rate control circuit connected between the capacitor and the ground wire to control the slew rate at the time of discharge, and the slew rate control circuit includes a capacitor connected in series and a third semiconductor switch.
  • the second semiconductor switch and the third semiconductor switch are made conductive in accordance with the second control signal, so that the gate capacitance is discharged from the ground wire and the gate capacitance is discharged to the capacitor. After the discharge from the gate capacitance to the capacitor is stopped, the discharge from the gate capacitance to the ground wire is continued at a through rate smaller than the discharge from the gate capacitance to the capacitor.
  • FIG. 1 is a diagram showing a configuration example of a power switching system including a gate drive circuit 100 according to an embodiment.
  • the power switching system of the figure includes a power device 1, a gate drive circuit 100, a gate voltage source circuit 103, and a capacitor C1.
  • the power device 1 is, for example, a semiconductor switching element having a withstand voltage of several hundred V.
  • the power device 1 may be, for example, an IGBT (Insulated Gate Bipolar Transistor), a SiC FET (Field Effect Transistor), or a gallium nitride (GaN) transistor.
  • IGBT Insulated Gate Bipolar Transistor
  • SiC FET Field Effect Transistor
  • GaN gallium nitride
  • the gate voltage source circuit 103 supplies the power supply voltage Vdd of the gate drive circuit 100, that is, the power supply voltage Vdd for generating the gate voltage Vg.
  • the capacitor C1 is a capacitor for holding the power supply voltage Vdd supplied from the gate voltage source circuit 103, and smoothes and stabilizes the power supply voltage Vdd.
  • the gate drive circuit 100 drives the power device 1 by charging and discharging the gate capacitance of the power device 1. In other words, the gate drive circuit 100 selects whether or not to supply an electric charge from the power supply voltage Vdd to the gate of the power device 1 according to the input signal, and also applies the electric charge charged to the gate terminal of the power device 1.
  • the power device 1 is controlled to be turned on and off by selecting whether or not to discharge the power device 1.
  • the gate drive circuit 100 includes a first semiconductor switch 11, a second semiconductor switch 21, a resistor R1, a resistor R2, a control circuit 106, a control circuit 107, and a slew rate control circuit 109. Further, the gate drive circuit 100 includes a reference terminal 101 and an output terminal 102 that outputs a gate voltage Vg. The output terminal 102 is connected to the gate of the power device 1. The reference terminal 101 is connected to the ground wire and the source or emitter end of the power device 1.
  • the gate drive circuit 100 includes a terminal 104 connected to the gate voltage source circuit 103 and a terminal 105 connected to the reference terminal 101, and a capacitor C1 for stabilizing the gate voltage source is connected between the terminals 104 and 105.
  • This capacitor C1 may be formed in the chip, but since a large capacity is required to stabilize the voltage and supply the peak current for charging the gate charge, an external capacitor (that is, a circuit is used). It may be provided on the outside of the chip to be formed).
  • the first semiconductor switch 11 and the second semiconductor switch 21 are a high-side switch and a low-side switch connected in series between the power supply voltage Vdd and the ground wire, and the gate drive signal of the power device 1 is transmitted by the switching operation. Generate.
  • the first semiconductor switch 11 charges the gate capacitance of the power device 1 by conducting conduction according to the first control signal S1 from the control circuit 106.
  • the first semiconductor switch 11 is composed of a pMOS transistor.
  • the source of this pMOS transistor is connected to the wiring of the power supply voltage Vdd.
  • the drain of the pMOS transistor is connected to the second semiconductor switch 21.
  • the gate of the pMOS transistor is connected to the control circuit 106 and receives the first control signal S1.
  • the second semiconductor switch 21 discharges the gate capacitance of the power device 1 by conducting conduction according to the second control signal S2 from the control circuit 107.
  • the second semiconductor switch 21 is composed of, for example, an nMOS transistor.
  • the drain of this nMOS transistor is connected to the drain of the first semiconductor switch 11.
  • the source of the nMOS transistor is connected to the ground wire.
  • the gate of the nMOS transistor is connected to the control circuit 107 and receives the second control signal S2.
  • the resistors R1 and R2 are connected in series and divide the second control signal S2 output from the control circuit 107. From the connection point between the resistor R1 and the resistor R2, the divided second control signal S2 is supplied to the gate of the second semiconductor switch 21.
  • the value of the on-resistance of the second semiconductor switch 21 can be set according to the partial pressure value. Further, by setting the resistor R2 as a variable resistor, the value of the on-resistance of the second semiconductor switch 21 can be controlled.
  • the value of the on-resistance of the second semiconductor switch 21 is used to control the slew rate of the gate drive signal (for example, the falling edge of the gate voltage) of the power device 1.
  • the control circuit 106 supplies the first control signal S1 to the gate of the first semiconductor switch 11.
  • the control circuit 107 supplies the second control signal S2 to the gate of the second semiconductor switch 21.
  • the slew rate control circuit 109 is connected between the gate of the power device 1 and the ground wire to control the slew rate at the time of discharge. Therefore, the slew rate control circuit 109 has a capacitor C2 connected in series and a third semiconductor switch 22.
  • the third semiconductor switch 22 conducts in accordance with the second control signal S2. That is, the third semiconductor switch 22 conducts at the same timing as the second semiconductor switch 21.
  • the third semiconductor switch 22 conducts conduction according to the second control signal S2 to discharge the gate capacitance of the power device 1 to the capacitor C2.
  • An electric charge is accumulated in the capacitor C2 by the current through the third semiconductor switch 22, and the potential rises.
  • the order shown in FIG. 1 is appropriate for the connection between the third semiconductor switch 22 and the capacitor C2.
  • the capacitor C2 and the third semiconductor switch 22 are connected in the reverse direction of FIG. 1, the potential rises due to the charging of the electric charge to the capacitor C2, and the control of the third semiconductor switch 22 is controlled by the upper electrode of the capacitor C2. Since it is necessary to control according to the potential of, the control becomes more difficult.
  • the second semiconductor switch 21 conducts in accordance with the second control signal S2, so that the gate capacitance of the power device 1 is transferred to the capacitor C2 even after the discharge from the gate capacitance of the power device 1 to the capacitor C2 is stopped.
  • the slew rate can be controlled by combining the high-speed discharge by the third semiconductor switch 22 and the second semiconductor switch 21 and the low-speed discharge by only the second semiconductor switch 21.
  • no gate resistor is provided between the gate drive circuit 100 and the power device 1. That is, the output terminal 102 of the gate drive circuit 100 is directly connected to the gate of the power device 1 without a gate resistor.
  • the first semiconductor switch 11 is configured by a normally-off type pMOSFET.
  • the second semiconductor switch 21 is composed of a normally-off type nMOSFET.
  • the drain is connected to the output terminal 102, and the source is connected to the capacitor C1 via the terminal 104.
  • the drain is connected to the output terminal 102 and the source is connected to the reference terminal 101.
  • Normal-off type p-type MOSFETs and n-type MOSFETs have low resistance between drain and source when the gate potential is lower and higher than the source potential, respectively, and current flows between the drain and source. It is necessary to make the gate potential equal to the source potential for both the p-type MOSFET and the n-type MOSFET in order to turn off.
  • a slew rate control circuit 109 is provided between the output terminal 102 and the reference terminal 101.
  • the slew rate control circuit 109 is a series connection circuit of the capacitor C2 and the third semiconductor switch 22.
  • One terminal of the capacitor C2 is connected to the output terminal 102, and the other is connected to the drain end of the third semiconductor switch 22.
  • the third semiconductor switch 22 is a normally-off type n-type MOSFET, the drain is connected to one of the capacitors C2, and the source is connected to the reference terminal 101.
  • the capacitor C2 is configured so that the capacitance value can be adjusted.
  • the capacitor C2 includes a variable capacitance such as a varicap or a MOS capacitor whose capacitance changes depending on a voltage. If the power device 1 to be driven is determined in advance, a capacitor having a fixed capacitance value may be used without making the capacitance variable.
  • the first semiconductor switch 11, the second semiconductor switch 21, and the third semiconductor switch 22 may be transistors of a normally-on MOSFET, and the first semiconductor switch 11 is an n-type MOSFET. May be good. Further, even if it is not a MOSFET, it may be a transistor having a switch function capable of switching between ON and OFF. However, in the normally-on type, the transistor cannot be turned off unless a gate voltage is applied, and when an n-type MOSFET is used for the first semiconductor switch 11, the potential of the output terminal 102 fluctuates. It is necessary to control the gate voltage of the type MOSFET according to the fluctuation, and the configuration of FIG. 1 is suitable.
  • a control circuit 106 for supplying the first control signal S1 is provided at the gate of the first semiconductor switch 11, and the second semiconductor switch 21 and the third semiconductor switch 22 have a second control circuit 106.
  • a control circuit 107 for supplying the control signal S2 is provided.
  • the control circuit 107 and the gate terminal of the second semiconductor switch 21 are connected via a resistor R1, and the control circuit 107 and the gate terminal of the third semiconductor switch 22 are directly connected.
  • a resistor R2 is connected between the gate terminal of the second semiconductor switch 21 and the reference terminal 101.
  • the resistor R2 is composed of a variable resistor so that the resistance value can be adjusted.
  • a resistor having a fixed resistance value may be used without using a variable resistor. Further, at least one of the resistor R1 and the resistor R2 may be a variable resistor. Further, if the size of the second semiconductor switch 21 is appropriate (the on-resistance and the amount of supply current are appropriate), the resistors R1 and R2 may be omitted.
  • FIG. 3C is a time chart showing various operation waveforms of the gate drive circuit 100.
  • FIG. 3 shows waveforms of the first control signal S1, the second control signal S2, the drain current Id of the power device 1, the gate voltage Vg of the power device 1, and the drain voltage Vd of the power device 1.
  • the operation of discharging the gate capacitance of the power device 1 by the gate drive circuit 100 is shown at time t1 to time t4 in FIG. 3 (c).
  • the discharge operation from time t1 to time t4 will be mainly described.
  • the control circuits 107 to the second are turned on so that the second semiconductor switch 21 and the third semiconductor switch 22 are turned on in order to start the discharge of the gate capacitance of the power device 1.
  • the control signal S2 is supplied.
  • the timing, amplitude, duty, and period of the second control signal S2 supplied from the control circuit 107 to the second semiconductor switch 21 and the third semiconductor switch 22 may all be the same. That is, it is not necessary to prepare two types of control signals in order to control the two semiconductor switches.
  • the electric charge stored in the gate capacitance of the power device starts discharging. This discharge is performed by the transfer of electric charge from the gate capacitance to the capacitor C2 and the discharge of the electric charge from the gate capacitance to the reference terminal 101 via the second semiconductor switch 21.
  • the size of the transistor constituting the second semiconductor switch 21 may be smaller than the size of the transistor constituting the third semiconductor switch 22.
  • the current flowing through the third semiconductor switch 22 can be relatively increased, and the slew rate due to the discharge of the third semiconductor switch 22 can be increased, that is, the discharge can be accelerated.
  • the current flowing through the second semiconductor switch 21 can be reduced, and the slew rate due to the discharge of the second semiconductor switch 21 can be reduced, that is, the discharge can be delayed.
  • the size of the transistor means the gate width here.
  • the resistance value of the resistor R1 is adjusted to reduce the voltage of the second control signal to the second semiconductor switch 21 supplied from the control circuit 107, so that the distance between the drain and the source of the second semiconductor switch 21 is reduced.
  • the flowing current may be limited.
  • the gate capacitance of the power device 1 can be considered separately for the gate-source capacitance Cgs and the gate-drain capacitance Cgd.
  • the charge accumulated in the gate capacitance is discharged in the next process.
  • the gate voltage When the gate voltage reaches the plateau voltage Vp at time t2, the discharge of the gate-source capacitance Cgs is stopped, and the discharge of the gate-drain capacitance Cgd is started.
  • the gate voltage remains constant at the plateau voltage Vp and does not fluctuate until the time t3 when the discharge is completed.
  • the period from time t2 to time t3 is called a mirror period, and is called a second period.
  • the capacitor C2 has a role of controlling the amount of discharge from the gate capacitance of the power device 1 and advancing the discharge process to an arbitrary stage. If the capacitance value of the capacitor C2 is small, the power device 1 does not shift to the mirror period (discharging of the gate-source capacitance Cgs in the first period is not completed), or discharge from the gate-drain capacitance Cgd after the transition. Does not progress and does not leave the mirror period. On the contrary, when the capacitance value of the capacitor C2 is large, the discharge of the gate-drain capacitance Cgd is completed, and the discharge of the gate-source capacitance Cgs starts after the mirror period.
  • the capacitance value of the capacitor C2 is set to such that the discharge of the gate-drain capacitance Cgd is completed. This is because the gate voltage remains Vp until the discharge of the gate-drain capacitance Cgd is completed, and does not drop to the vicinity of the threshold voltage Vth where a surge occurs. Therefore, ringing due to surge does not occur even if high-speed discharge is performed with a large current during this period.
  • the discharge proceeds only by discharging the electric charge from the gate capacitance of the power device 1 to the reference terminal via the second semiconductor switch 21.
  • the discharge rate of the gate capacitance is controlled by adjusting the resistance value of the resistor R2 so that ringing due to the surge does not occur.
  • discharging from the gate capacitance of the power device 1 can be performed by switching between two stages of high speed and low speed. That is, discharge is performed at high speed in the gate voltage region unrelated to the surge, and discharge is performed at low speed in the vicinity of the threshold voltage Vth related to the surge.
  • control circuit 106 and the control circuit 107 are described separately in the drawings, signals for controlling the first semiconductor switch 11, the second semiconductor switch 21, and the third semiconductor switch 22 from the same signal are used. In that case, the control circuit 106 requires a separate circuit for adjusting the voltage level or the like so that the p-type MOSFET can be controlled.
  • the timing at which the first semiconductor switch 11, the second semiconductor switch 21, and the third semiconductor switch 22 are switched on and off is important, and this timing also affects the slew rate of the switching operation.
  • the capacitor C2 is charged from the gate voltage source circuit 103 and starts charging. .. Since the second semiconductor switch 21 limits the current, the charging capacity from the gate voltage source circuit 103 is higher than the discharging capacity. Therefore, even when the charging of the capacitor C2 is completed, the gate potential of the power device 1 remains equal to that of the gate voltage source circuit 103.
  • the first semiconductor switch 11 Even if the first semiconductor switch 11 is turned off after that, the entire discharge process is performed only by the second semiconductor switch 21, resulting in an extremely low-speed discharge. In order to avoid this, the first semiconductor switch 11, the second semiconductor switch 21, and the third semiconductor switch 22 are exclusively controlled so as not to be turned on at the same time.
  • FIG. 2A is a diagram showing a first circuit example for comparative verification of effects.
  • the slew rate control circuit 109, the resistor R1 and the resistor R2 are deleted from the gate drive circuit 100 of FIG. That is, the first circuit example of FIG. 2A does not have a slew rate control function.
  • FIG. 2B is a diagram showing a second circuit example for comparative verification of effects.
  • the second circuit example has a configuration in which a gate resistor Rg is added to the first circuit example of FIG. 2A.
  • a charging path and a discharging path are separated into a gate drive circuit 100b in order to control the slew rate only at the time of discharging.
  • the output terminal for charging is 102H
  • the output terminal for discharging is 102L
  • the gate resistor Rg is inserted between the gate terminal of the power device 1 and the output terminal 102L for discharging.
  • FIG. 2C is a configuration to which the gate drive circuit 100 shown in FIG. 1 is applied.
  • Each power switching system of FIGS. 2A to 2C operates as follows.
  • the timing at which the power device 1 is switched to the off state is the time when Vd reaches 90% of Vdd.
  • FIG. 3A shows the operation waveform of FIG. 2A.
  • FIG. 3B shows the operation waveform of FIG. 2B.
  • FIG. 3C shows the operation waveform of FIG. 2C.
  • the first period The mirror period in which the gate voltage of the power device corresponds to the plateau voltage at the time of discharge is called the second period.
  • the circuit of FIG. 2A discharges with a large current, the switching to the off state is extremely quick.
  • the first period from time t11 to time t12, the second period from time t12 to time t13, and the third period from time t13 to time t14 are all extremely fast.
  • the amount of change in the drain voltage Vd and the drain current Id per hour is extremely large, large ringing occurs. Large ringing can cause malfunction or failure.
  • the circuit of FIG. 2C is discharged at high speed from the time t1 to the vicinity of the threshold voltage Vth by the capacitor C2 in the first and second periods from the time t1 to the time t3, and then from the time t3.
  • the current of the second semiconductor switch 21 is limited by the voltage division by the resistors R1 and R2, and the discharge is performed at a low speed.
  • the power device 1 can be quickly switched to the off state while suppressing ringing.
  • the peak current of the drain current Id has a relationship of I2> I3> I1.
  • the high-speed discharge by the capacitor C2, the adjustment of the discharge amount, and the current of the second semiconductor switch 21 using the divided pressure of the resistors R1 and R2 are limited.
  • Optimal slew rate control is possible by performing low-speed discharge.
  • the capacitance value of the capacitor C2 plays a role of adjusting the discharge amount via the third semiconductor switch 22 and stopping the current at the set gate voltage, the circuit for detecting the terminal voltage / current of the power device 1 , And a control circuit that determines the timing of the control signal supply from those feedback signals, etc. are not required. That is, with this configuration, switching control can be performed at the optimum timing without using a complicated circuit.
  • FIG. 4 is a diagram showing a configuration example of a power switching system including a gate drive circuit according to the first modification of the first embodiment.
  • the configuration for making the capacitance value and the resistance value adjustable is different from that of FIG. That is, in the configuration of FIG. 4, external terminals 111 and 112 are provided so that external capacitors CA can be connected in parallel at both ends of the capacitor C2. With this configuration, the capacitance connected between the output terminal 102 and the drain of the third semiconductor switch 22 becomes the combined capacitance value of the capacitor C2 and the capacitor CA, and the capacitance value can be adjusted by selecting the external capacitor CA. ..
  • external terminals 113 and 114 are provided so that external resistors RA can be connected in parallel to both ends of the resistor R2.
  • the resistance connected between the gate of the second semiconductor switch 21 and the reference terminal 101 becomes the combined resistance value of the resistance R2 and the resistance RA, and the resistance value can be adjusted by selecting the external resistance RA. ..
  • the capacitor C2 and the resistor R2 may be removed, and the capacitance value and the resistance value may be adjusted only by the external capacitor CA and the external resistor RA. Further, since the capacitance value and the resistance value can be adjusted, an external capacitor or an external resistor may be connected to only one of them.
  • FIG. 5 is a diagram showing a configuration example of a power switching system including a gate drive circuit according to a second modification of the first embodiment.
  • the connection relationship of the second semiconductor switch 21 is different from that of FIG. That is, in the configuration of FIG. 5, the drain end of the third semiconductor switch 22 is connected to the output terminal 102, and the drain end of the second semiconductor switch 21 is connected to the source end of the third semiconductor switch 22.
  • one end of the capacitor C2 is connected to the source end of the third semiconductor switch 22, and the reference terminal 101 is connected to the other terminal of the capacitor C2.
  • the third semiconductor switch 22 may be larger in size than the second semiconductor switch 21. Further, the current of the second semiconductor switch 21 can be further reduced by adjusting the resistance value of the resistor R2.
  • the same slew rate control as in the first embodiment can be performed. That is, high-speed discharge is performed in the path of the third semiconductor switch 22 and the capacitor C2, and subsequent low-speed discharge proceeds in the path of the third semiconductor switch 22 and the second semiconductor switch 21.
  • FIG. 6 shows a circuit diagram of the insulated gate driver 1000 according to the present embodiment.
  • the insulated gate driver 1000 includes a DC power supply 220 and a signal generator 3. Further, the insulated gate driver 1000 includes a high frequency oscillation circuit 4, a modulation circuit 5, a first insulated transmission unit 210a and terminals 240a and 250a for input / output thereof, a second insulated transmission unit 210b and its input / output. The terminals 240b and 250b for the above, and the third insulated transmission unit 210c and the terminals 240c and 250c for the input and output thereof are provided. Further, the insulated gate driver 1000 includes rectifier circuits 203a to 203c, a capacitor C1, a gate drive circuit 100 of FIG. 1, an output terminal 102, and a reference terminal 101.
  • the insulated gate driver 1000 is a circuit that drives the power device 2.
  • the power device 2 is a semiconductor switching element in which a gate terminal (control terminal) is connected to an output terminal 102 of an insulated gate driver 1000 and a source terminal is connected to a reference terminal 101.
  • the power device 2 may be the same as the power device 1 of FIG.
  • the parasitic inductance L2 of the wiring is connected in series with the power device 2. Specifically, one end of the parasitic inductance L2 is connected to the drain terminal of the power device 2. Further, the positive terminal of the DC power supply 230 is connected to one end of the parasitic inductance L2, and the negative terminal of the DC power supply 230 is connected to the source terminal of the power device 2.
  • the DC power supply 220 is a power supply that supplies electric power for operating each of the high-frequency oscillation circuit 4 and the modulation circuit 5.
  • the DC power supply 220 is provided inside the insulated gate driver 1000, but may be provided outside the insulated gate driver 1000.
  • the signal generator 3 generates an input signal (control signal) for driving the power device 2 and outputs it to the modulation circuit 5.
  • the signal generator 3 is composed of, for example, a logic IC.
  • the input signal is a binary signal consisting of a high level signal and a low level signal.
  • the signal generator 3 is provided inside the insulated gate driver 1000, it may be provided outside the insulated gate driver 1000. In this case, the isolated gate driver 1000 separately has an input terminal (not shown) into which an input signal from the signal generator 3 is input.
  • the high frequency oscillator circuit 4 generates a high frequency signal.
  • the high-frequency oscillator circuit 4 has at least two outputs, and outputs high-frequency signals generated to each of the modulation circuit 5 and the third insulated transmission unit 210c.
  • As the frequency of the high frequency signal for example, 2.4 GHz and 5.8 GHz, which are ISM bands that can be used without a license if the output is low, are used, but other frequencies may be used.
  • the high-frequency oscillator circuit 4 is a Colpitts oscillator, a Hartley oscillator, or an oscillator that generates microwaves.
  • the high-frequency oscillator circuit 4 has a frequency adjustment mechanism (not shown) in consideration of the case where the frequency of the high-frequency signal fluctuates.
  • the high-frequency signal generated by the high-frequency oscillator circuit 4 is, in principle, a signal having a predetermined amplitude and a predetermined frequency.
  • the high frequency oscillation circuit 4 is provided inside the insulated gate driver 1000, it may be provided outside the insulated gate driver 1000. In this case, the isolated gate driver 1000 separately has an input terminal into which a high frequency signal is input.
  • the modulation circuit 5 generates a first modulated signal in which a high frequency signal is modulated according to an input signal output by the signal generator 3, and outputs the first modulated signal to the first isolated transmission unit 210a. Specifically, the modulation circuit 5 generates the first modulated signal by mixing the above input signal and the high frequency signal. Further, the modulation circuit 5 generates a second modulated signal that is output by the signal generator 3 and modulates a high frequency signal according to a signal different from the input signal that generated the first modulated signal. Output to the insulated transmission unit 210b of 2. Specifically, the modulation circuit 5 generates a second modulated signal by mixing a signal obtained by inverting the input signal from the signal generator 3 and a high frequency signal from the high frequency oscillation circuit 4. The first modulated signal and the second modulated signal are output while maintaining a complementary relationship, but these signal waveforms can be adjusted according to the driving conditions.
  • the modulation circuit 5 is a so-called differential mixer (mixing circuit).
  • the differential mixer is suitable for the isolated gate driver 1000 because it can modulate high frequency signals with low loss and can include a plurality of input / output terminals.
  • the modulation circuit 5 may be a switch circuit.
  • the high-frequency signal is modulated by switching whether to output the high-frequency signal to the first isolated transmission unit 210a or the second isolated transmission unit 210b according to the input signal.
  • the first modulated signal and the second modulated signal obtained by modulating the high frequency signal are generated.
  • the input signal is, for example, a complementary signal.
  • Such a signal is realized by a signal generator 3 composed of a logic IC manufactured by using Si-CMOS or a compound semiconductor.
  • the input signal may be, for example, a PWM signal whose duty is not constant.
  • a switch circuit is used as the modulation circuit 5
  • the isolation between the output terminals of the modulation circuit 5 is improved.
  • a matching circuit such as an inductor is not required, the size of the insulated gate driver 1000 can be reduced.
  • Each of the first to third insulated transmission units 210a to 210c is an electromagnetic resonance coupler, and the high frequency signal input from the modulation circuit 5 is input from the terminal 240a to the first insulated transmission unit 210a to insulate. The transmitted signal is output from the terminal 250a.
  • the electromagnetic resonance coupling device is also called an electromagnetic resonance resonance coupling device. It should be noted that each of the first to third insulated transmission units 210a to 210c may be a transformer, for example, as long as it can transmit signals by insulating it in a direct current manner.
  • the high frequency signal input from the modulation circuit 5 is input from the terminal 240b to the second insulated transmission unit 210b, and the isolated and transmitted signal is output from the terminal 250b.
  • the rectifier circuit 203c (third rectifier circuit) is composed of an inductor 211, a capacitor 212, and diodes 213 and 214.
  • a third insulated transmission unit 210c is connected to one end of the inductor 211, and a high frequency signal is input.
  • This high-frequency signal is a high-frequency signal transmitted from the high-frequency oscillator circuit 4 via the third insulated transmission unit 210c.
  • the input high frequency signal is rectified by the rectifier circuit 203c and output as a third signal from the cathode of the diode 214.
  • the output third signal charges the capacitor C1.
  • the capacitor C1 functions as a power source for supplying the driving power of the gate drive circuit 100 described later. Further, as the electric power of the high frequency signal for charging the capacitor C1, for example, a relatively large electric power of 20 dBm or more is required.
  • the internal circuit configuration is the same as that of the rectifier circuit 203c (third rectifier circuit).
  • a first insulated transmission unit 210a is connected to the rectifier circuit 203a (first rectifier circuit), a first signal to be modulated is input, and the rectifier circuit 203a (first rectifier circuit) rectifies the first signal. It is input to the control circuit 107 as a signal.
  • a second signal to be modulated is input from the second insulated transmission unit 210b to the rectifier circuit 203b (second rectifier circuit), rectified in the rectifier circuit 203b (second rectifier circuit), and controlled as a second signal. It is input to the circuit 106.
  • the gate drive circuit 100 is composed of a first semiconductor switch 11, a second semiconductor switch 21, a third semiconductor switch 22, a capacitor C2, resistors R1 and R2, and control circuits 106 and 107.
  • the control circuit 106 supplies the first control signal S1 to the gate of the first semiconductor switch 11 in response to the second signal output from the rectifier circuit 203b, and charges the capacitor C1 with the electric charge of the power device 2.
  • the control circuit 107 supplies the second control signal S2 to the gate of the second semiconductor switch 21 and the gate of the third semiconductor switch 22 in response to the first signal output from the rectifier circuit 203a, and supplies the second control signal S2 to the power device 2 Extract the charge from the gate terminal of.
  • the gate drive circuit 100 selects whether or not to supply the electric charge charged in the capacitor C1, that is, the drive power to the gate terminal of the power device 2 according to the input signal, and also, the gate terminal of the power device 2. Select whether or not to discharge the charged charge.
  • the size of the second semiconductor switch 21 is smaller than that of the third semiconductor switch 22 to reduce the current. Further, the voltage of the second control signal S2 supplied from the control circuit 107 is reduced by the voltage division between the resistor R1 and the resistor R2, and the current value of the second semiconductor switch 21 is reduced.
  • the capacitor C1 is charged. Although it is charged, since the first semiconductor switch 11 is in the off state, no charge is supplied to the gate of the power device 2 and the power device 2 does not conduct.
  • the first signal is not input from the rectifier circuit 203a to the control circuit 107 and the second signal is input to the control circuit 106 and the first control signal S1 is supplied to the gate terminal of the first semiconductor switch 11.
  • the electric charge charged in the capacitor C1 is supplied to the gate terminal of the power device 2, the power device 2 conducts, and a current flows through the parasitic inductance L2. At this time, the current flowing through the parasitic inductance L2 increases in proportion to the time.
  • the gate of the power device 2 When the first signal is input to the control circuit 107 again from the rectifier circuit 203a and the second control signal S2 is supplied to the gate terminals of the second semiconductor switch 21 and the third semiconductor switch 22, the gate of the power device 2 The charge accumulated in the terminals is discharged to the reference terminal 101 and the capacitor C2 by the second semiconductor switch 21 and the third semiconductor switch 22. As a result, the power device 2 is in a non-conducting state, and no current flows through the parasitic inductance L2. At this time, since the current flowing through the second semiconductor switch 21 is throttled by the size of the second semiconductor switch 21 and the resistor R2, the initial stage of discharge is dominated by the capacitor C2. To do.
  • the capacitance value of the capacitor C2 is set so that the gate voltage of the power device 2 ends the mirror period. As a result, the gate voltage of the power device 2 does not drop to the threshold voltage Vth, so that it is easy to advance the discharge process at high speed by discharging with a large current during this period.
  • the discharge proceeds only by the second semiconductor switch 21. At this time, the discharge rate of the gate capacitance can be easily controlled by adjusting the resistance value of the resistor R2 so that ringing due to the surge does not occur.
  • the gate drive circuit 100 is a gate drive circuit 100 that drives the power device by controlling charging and discharging of the gate capacitance of the power device, and is a first control signal.
  • the first semiconductor switch 11 that charges the gate capacitance by conducting according to S1
  • the second semiconductor switch 21 that discharges the gate capacitance by conducting according to the second control signal S2, and the gate and ground wire of the power device.
  • the through rate control circuit 109 is connected to and controls the through rate at the time of discharge, and the through rate control circuit 109 has a capacitor C2 connected in series and a third semiconductor switch 22.
  • the third semiconductor switch 22 conducts in accordance with the second control signal S2.
  • the size of the transistor constituting the third semiconductor switch 22 may be larger than the size of the transistor constituting the second semiconductor switch 21.
  • the current flowing through the second semiconductor switch 21 can be throttled, and the slew rate due to the discharge of the second semiconductor switch 21 can be reduced, that is, the discharge can be slowed down.
  • the current flowing through the third semiconductor switch 22 can be relatively increased, and the slew rate due to the discharge of the third semiconductor switch 22 can be increased, that is, the discharge can be accelerated.
  • a first resistance element and a second resistance element connected in series for dividing the pressure of the second control signal S2 are provided, and the divided second control signal presses the second semiconductor switch 21.
  • the second control signal that is input to the gate of the transistor that constitutes the device and is not divided may be input to the gate of the transistor that constitutes the third semiconductor switch 22.
  • the conduction resistance of the second semiconductor switch 21 can be set according to the partial pressure value, and the current flowing through the second semiconductor switch 21 can be throttled. In other words, the slew rate due to the discharge of the second semiconductor switch 21 can be reduced, that is, the discharge can be slowed down according to the partial pressure value.
  • the capacitor C2 may use a variable capacitance value.
  • the amount of discharge from the gate capacitance by the third semiconductor switch 22 to the capacitor C2 can be easily controlled according to the capacitance value.
  • first terminal (external terminal 111 in FIG. 4) and a second terminal (external terminal 112 in FIG. 4) for connecting an external capacitor are provided, and the first terminal is connected to one end of the capacitor C2 and is a second terminal. May be connected to the other end of the capacitor C2.
  • the slew rate by the third semiconductor switch 22 can be easily controlled by the external capacitor.
  • one end of the second semiconductor switch 21 may be connected to the gate of the power device, and the other end of the second semiconductor switch 21 may be connected to the ground wire.
  • One end here corresponds to one of the source and drain of the second semiconductor switch 21, and the other end corresponds to the other of the source and drain of the second semiconductor switch 21.
  • the circuit configuration can be such that the slew rate control circuit 109 and the second semiconductor switch 21 are connected in parallel.
  • the third semiconductor switch 22 and the capacitor C2 can perform high-speed discharge, and the subsequent low-speed discharge can be performed by the second semiconductor switch 21.
  • one end of the third semiconductor switch 22 is connected to the gate of the power device, the other end of the third semiconductor switch 22 is connected to one end of the capacitor C2, and the other end of the capacitor C2 is connected to the ground wire.
  • the second semiconductor switch 21 may be connected between the other end of the third semiconductor switch 22 and the ground wire.
  • one end corresponds to one of the source and drain of the third semiconductor switch 22, and the other end corresponds to the other of the source and drain of the third semiconductor switch 22.
  • the period until the gate voltage of the power device drops from the high level to the plateau voltage at the time of discharging is the first period
  • the mirror period at which the gate voltage corresponds to the plateau voltage at the time of discharging is the second period
  • the gate voltage at the time of discharging is the third period.
  • the slew rate control circuit 109 makes the gradient of the gate voltage in the first period larger than the gradient of the gate voltage in the third period.
  • the gate voltage may be controlled so as to do so.
  • the third semiconductor switch 22 and the capacitor C2 perform high-speed discharge, and in the subsequent third period, the second semiconductor switch 21 performs low-speed discharge. be able to.
  • the insulated gate driver 1000 transmits the above-mentioned gate drive circuit 100, a modulation circuit 5 that modulates a high-frequency signal for power transmission by mounting a switch control signal, and a modulated high-frequency signal.
  • Insulated transmission elements 210a to 210c that are isolated and transmitted, rectifying circuits 203a to 203c that extract power and switch control signals by rectifying modulated high-frequency signals output from the insulated transmission elements, and rectifying circuits.
  • a power supply circuit (gate voltage source circuit 103 in FIG. 1) that supplies a power supply voltage to the first semiconductor switch based on the generated power, and a first control signal and a second control signal based on the switch control signal.
  • the control circuits 106 and 107 to be generated are provided.
  • the gate drive method according to the present embodiment is a gate drive method in the gate drive circuit 100 that drives the power device by charging and discharging the gate capacitance of the power device, and the gate drive circuit 100 is the first.
  • the first semiconductor switch 11 that charges the gate capacitor by conducting according to the control signal S1 of the above
  • the second semiconductor switch 21 that discharges the gate capacitor by conducting according to the second control signal S2, and the gate of the power device.
  • the through rate control circuit 109 is connected between the capacitor C2 and the ground wire to control the through rate at the time of discharge, and the through rate control circuit 109 includes a capacitor C2 connected in series and a third semiconductor switch 22.
  • the second semiconductor switch 21 and the third semiconductor switch 22 are made conductive in accordance with the second control signal S2, so that the gate capacitance is discharged from the ground wire and the gate capacitance is discharged to the capacitor C2. Discharge from the gate capacitance at a high slew rate, stop the discharge from the gate capacitance to the capacitor when the capacitor is fully charged, and then discharge from the gate capacitance to the ground wire at a slew rate smaller than the discharge from the gate capacitance to the capacitor C2. To continue.
  • the optimum slew rate control in the switching operation can be realized with a simple circuit configuration suitable for cost reduction.
  • a circuit breaker power device can be switched off as fast as possible at a speed below which surge does not occur. That is, the optimum slew rate adjustment is possible when the power device is switched to the off state.
  • the gate drive circuit according to the present disclosure can adjust the slew rate in the switching operation without providing a gate resistor, and is therefore useful for miniaturization of a power switching system, for example.
  • Modulation circuit 11 First semiconductor switch 21 Second semiconductor switch 22 Third semiconductor switch 100
  • Control circuit 109 Slew rate control circuit 111 External terminal (first terminal) 112 External terminal (second terminal) 210a-210c Insulated transmission unit (insulated transmission element) 203a-203c Rectifier circuit 1000 Insulated gate driver C2 Capacitor R1, R2 Resistor

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Abstract

パワーデバイスのゲート容量の充電および放電を制御することによりパワーデバイスを駆動するゲート駆動回路（１００）は、第１の制御信号（Ｓ１）に従って導通することによりゲート容量を充電する第１の半導体スイッチ（１１）と、第２の制御信号（Ｓ２）に従って導通することによりゲート容量を放電する第２の半導体スイッチ（２１）と、パワーデバイスのゲートと接地線との間に接続され、放電時のスルーレートを制御するスルーレート制御回路（１０９）と、を備え、スルーレート制御回路（１０９）は、直列に接続されたキャパシタ（Ｃ２）と第３の半導体スイッチ（２２）とを有し、第３の半導体スイッチ（２２）は、第２の制御信号（Ｓ２）に従って導通する。

Description

ゲート駆動回路、絶縁型ゲートドライバおよびゲート駆動方法
　本開示は、パワーデバイスを駆動するゲート駆動回路、絶縁型ゲートドライバおよびゲート駆動方法に関する。
　近年、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）を用いたパワーデバイスの開発が加速している。パワーデバイスの高性能化は、民生・産業用を問わずあらゆる製品の更なる電子化を推し進めると同時に、それらの小型化・高性能化をも可能とする。直流送電や核融合試験装置等への適用のために近年急速に注目を集める直流遮断器においても、パワーデバイスの導入による更なる高性能化が期待される。従来の機械接点のみを用いた遮断方式と比較し、機械接点とパワーデバイスを併用することで、より高速な遮断が可能となる。このようなパワーデバイスの制御には、ゲート駆動回路が必要となる。ゲート駆動回路は、パワーデバイスのゲート端子に制御信号を供給し、そのオン／オフの制御を行う回路である。
　特許文献１は、ゲート駆動回路の出力端子の電圧を検出してフィードバックすることにより、スイッチ回路のゲート電圧のスルーレートを調整する回路であって、しきい値電圧Ｖｔｈ付近のスルーレートを低く調整する回路を開示している。
　特許文献２では、パワーデバイスのゲート電圧を検出してゲート駆動回路内のタイミング制御部へフィードバックし、ゲート駆動回路へ入力された制御信号を適切な駆動信号へと変換して充放電を行う構成により、スルーレートを制御する回路を開示している。
　特許文献３では、ゲート駆動回路内のハーフブリッジ回路を構成するハイサイドスイッチおよびローサイドスイッチのそれぞれにおいて、ゲートにプルダウン抵抗を設け、プルダウン抵抗によって各スイッチの立ち上り時間および立ち下り時間を制御し、結果としてパワーデバイスの立ち上りおよび立ち下りのスルーレートを調整する回路を開示している。
国際公開第２０１７／０８５８８５号 特開２０１４－７５６９４号公報 国際公開第２０１９／０５４０５１号
　しかしながら、従来技術によれば、スルーレート制御を実現するには、ゲート抵抗や複雑な制御回路を備えるため、低コスト化に適した簡単な回路構成にすることが困難であるという問題がある。
　本開示は、かかる点に鑑みてなされたもので、ゲート抵抗や複雑な制御回路を設けずに、低コスト化に適した簡単な回路構成でスイッチング動作における最適なスルーレート制御を可能とするゲート駆動回路、絶縁型ゲートドライバおよびゲート駆動方法を提供することを目的とする。
　本開示の一態様に係るゲート駆動回路は、パワーデバイスのゲート容量を充電および放電することにより前記パワーデバイスを駆動するゲート駆動回路であって、第１の制御信号に従って導通することにより前記ゲート容量を充電する第１の半導体スイッチと、第２の制御信号に従って導通することにより前記ゲート容量を放電する第２の半導体スイッチと、前記パワーデバイスのゲートと接地線との間に接続され、前記放電時のスルーレートを制御するスルーレート制御回路と、を備え、前記スルーレート制御回路は、直列に接続されたキャパシタと第３の半導体スイッチとを有し、前記第３の半導体スイッチは、前記第２の制御信号に従って導通する。
　また、本開示の一態様に係る絶縁型ゲートドライバは、上記のゲート駆動回路と、電力伝送用の高周波信号にスイッチ制御信号を載せる変調を行う変調回路と、変調された高周波信号を直流的に絶縁して伝送する絶縁伝送素子と、前記絶縁伝送素子から出力される変調された高周波信号を整流することにより電力および前記スイッチ制御信号を取り出す整流回路と、整流回路により取り出された電力に基づいて、前記第１半導体スイッチに電源電圧を供給する電源回路と、前記スイッチ制御信号に基づいて前記第１制御信号および第２制御信号を生成する制御回路と、を備える。
　また、本開示の一態様に係るゲート駆動方法は、パワーデバイスのゲート容量を充電および放電することにより前記パワーデバイスを駆動するゲート駆動回路におけるゲート駆動方法であって、前記ゲート駆動回路は、第１の制御信号に従って導通することにより前記ゲート容量を充電する第１の半導体スイッチと、第２の制御信号に従って導通することにより前記ゲート容量を放電する第２の半導体スイッチと、前記パワーデバイスのゲートと接地線との間に接続され、前記放電時のスルーレートを制御するスルーレート制御回路と、を備え、前記スルーレート制御回路は、直列に接続されたキャパシタと第３の半導体スイッチとを有し、前記ゲート駆動方法は、前記第２の制御信号に従って前記第２の半導体スイッチおよび前記第３の半導体スイッチを導通させることにより、前記ゲート容量から前記接地線および前記ゲート容量から前記キャパシタに放電させ、前記ゲート容量から前記キャパシタへの放電が停止した後に、前記ゲート容量から前記キャパシタへの放電よりも小さいスルーレートで前記ゲート容量から前記接地線への放電を継続させる。
　本開示のゲート駆動回路、絶縁型ゲートドライバおよびゲート駆動方法によれば、低コスト化に適した簡単な回路構成でスイッチング動作における最適なスルーレート制御を実現することができる。
図１は、実施の形態１に係るゲート駆動回路を含むパワースイッチングシステムの構成例を示す図である。 図２Ａは、効果の比較検証用の第１の回路例を示す図である。 図２Ｂは、効果の比較検証用の第２の回路例を示す図である。 図２Ｃは、実施の形態１に係るゲート駆動回路の駆動波形の検証用回路図である。 図３の（ａ）～（ｃ）は、図２Ａ～図２Ｃのゲート駆動回路を用いてパワーデバイスを駆動した際の動作波形を示すタイムチャートである。 図４は、実施の形態１の第１の変形例に係るゲート駆動回路を含むパワースイッチングシステムの構成例を示す図である。 図５は、実施の形態１の第２の変形例に係るゲート駆動回路を含むパワースイッチングシステムの構成例を示す図である。 図６は、実施の形態１に係る絶縁型ゲートドライバの構成例を示す回路図である。
　（本開示の一態様を得るに至った経緯）
　本発明者は、「背景技術」の欄において記載した、ゲート駆動回路に関し、以下の問題が生じることを見出した。
　例えば、機械接点とパワーデバイスを併用した直流遮断器では、異常が発生した際、機械接点のアークを消弧するために、まず機械接点に並列に接続されたパワーデバイスをオン状態へと切り替える。この様にして転流経路を確保した後に機械接点をオフ状態へと切り替えるが、これによりパワーデバイスを流れる短絡電流が時間とともに増加するため、周辺の機器に影響を及ぼす可能性がある。
　したがってパワーデバイスを極力速くオフ状態へと切り替える必要があるが、一方でパワーデバイスを高速にオフ状態へ切替えると、デバイス両端の電圧や電流の時間当たりの変化量が大きくなり、配線の寄生インダクタンスに蓄積したエネルギーによってサージが発生する。これにより、パワーデバイスの定格電圧を超えるリンギングが発生してデバイス自体が破壊するリスクや、ノイズが発生して周辺の機器に影響を与える可能性がある。つまり、遮断器におけるパワーデバイスのオフ状態への切り替えは、サージが発生しない速度以下で可能な限り高速に成されることが理想である。
　特許文献１では、電圧検出とフィードバック制御をするため、複雑かつ高速応答可能な制御回路が必要であるという課題がある。
　特許文献２では、パワーデバイスのゲート電圧・電流の検出回路、およびタイミング制御部などが複雑であるため、回路が大規模となってしまう課題がある。
　また、特許文献３の構成で調整できるのは、パワーデバイスのゲートへの電荷の充放電速度、すなわち傾きを調整するのみである。つまり、代表的なスルーレートの制御方法であるゲート抵抗挿入の場合と同様の課題を残したままであり、最適なスルーレート制御とは言えない。
　従来、スルーレートを制御する簡単な回路構成として、ゲート駆動回路とパワーデバイスのゲート端子との間にゲート抵抗を直列に設けることが知られている。これにより、スイッチング速度（以下スルーレート）の調整、つまり電圧の変化量を遅くし、リンギング対策を行う。しかし、ゲート抵抗を設けることで次のような問題が発生する。
　まず、単純にスイッチング速度が遅くなる。パワーデバイスをオフ状態へ切り替えるには、ゲート容量に蓄積した電荷を放出する必要がある。電荷の放出に伴いゲート電圧が下降するが、この過程でサージが発生するゲート電圧はしきい値電圧Ｖｔｈ付近である。つまり、サージを回避するには、しきい値電圧Ｖｔｈ付近となった時のみゲート容量に蓄積した電荷の放出量を低下させ、パワーデバイス両端の電圧や電流の時間当たりの変化量を低くすればよい。しかしゲート抵抗を挿入した場合、放出の全過程において電荷の放出量を一律に制限してしまう。つまり、サージの抑制はできるが、一方でサージに無関係なゲート電圧領域での放電に長い時間を要する。
　また、ゲート抵抗を接続することでゲート駆動回路とパワーデバイス間の配線距離が物理的に長くなり、より大きな寄生インダクタンスが発生する。これにより、ゲート駆動信号にリンギング成分が付加され易くなり、パワーデバイスのスイッチング動作に問題を起こす可能性がある。
　そこで、本開示は、ゲート抵抗や複雑な制御回路を設けずに、低コスト化に適した簡単な回路構成でスイッチング動作における最適なスルーレート制御を可能とするゲート駆動回路、絶縁型ゲートドライバおよびゲート駆動方法を提供する。
　このような問題を解決するために、本開示の一態様に係るゲート駆動回路は、パワーデバイスのゲート容量を充電および放電することにより前記パワーデバイスを駆動するゲート駆動回路であって、第１の制御信号に従って導通することにより前記ゲート容量を充電する第１の半導体スイッチと、第２の制御信号に従って導通することにより前記ゲート容量を放電する第２の半導体スイッチと、前記パワーデバイスのゲートと接地線との間に接続され、前記放電時のスルーレートを制御するスルーレート制御回路と、を備え、前記スルーレート制御回路は、直列に接続されたキャパシタと第３の半導体スイッチとを有し、前記第３の半導体スイッチは、前記第２の制御信号に従って導通する。
　これによれば、簡単な回路構成でありながら、リンギングを抑制するスルーレートを容易に制御することができる。例えば、遮断器のパワーデバイスについて、サージが発生しない速度以下で可能な限り高速にオフ状態へと切り替えることができる。すなわち、パワーデバイスのオフ状態への切り替えにおいて、最適なスルーレート調整を可能とする。
　また、本開示の一態様に係る絶縁型ゲートドライバは、上記のゲート駆動回路と、電力伝送用の高周波信号にスイッチ制御信号を載せる変調を行う変調回路と、変調された高周波信号を直流的に絶縁して伝送する絶縁伝送素子と、前記絶縁伝送素子から出力される変調された高周波信号を整流することにより電力および前記スイッチ制御信号を取り出す整流回路と、整流回路により取り出された電力に基づいて、前記第１の半導体スイッチに電源電圧を供給する電源回路と、前記スイッチ制御信号に基づいて前記第１の制御信号および第２の制御信号を生成する制御回路と、を備える。
　また、本開示の一態様に係るゲート駆動方法は、パワーデバイスのゲート容量を充電および放電することにより前記パワーデバイスを駆動するゲート駆動回路におけるゲート駆動方法であって、前記ゲート駆動回路は、第１の制御信号に従って導通することにより前記ゲート容量を充電する第１の半導体スイッチと、第２の制御信号に従って導通することにより前記ゲート容量を放電する第２の半導体スイッチと、前記パワーデバイスのゲートと接地線との間に接続され、前記放電時のスルーレートを制御するスルーレート制御回路と、を備え、前記スルーレート制御回路は、直列に接続されたキャパシタと第３の半導体スイッチとを有し、前記ゲート駆動方法は、前記第２の制御信号に従って前記第２の半導体スイッチおよび前記第３の半導体スイッチを導通させることにより、前記ゲート容量から前記接地線および前記ゲート容量から前記キャパシタに放電させ、前記ゲート容量から前記キャパシタへの放電が停止した後に、前記ゲート容量から前記キャパシタへの放電よりも小さいスルーレートで前記ゲート容量から前記接地線への放電を継続させる。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態）
　［１．１　構成］
　図１は、実施の形態に係るゲート駆動回路１００を含むパワースイッチングシステムの構成例を示す図である。同図のパワースイッチングシステムは、パワーデバイス１、ゲート駆動回路１００、ゲート電圧源回路１０３およびキャパシタＣ１を備える。
　図１において、パワーデバイス１は、例えば数百Ｖの耐圧を持つ半導体スイッチング素子である。パワーデバイス１は、例えば、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ）やＳｉＣＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や窒化ガリウム（ＧａＮ）トランジスタであってもよい。
　ゲート電圧源回路１０３は、ゲート駆動回路１００の電源電圧Ｖｄｄ、つまりゲート電圧Ｖｇを生成するための電源電圧Ｖｄｄを供給する。
　キャパシタＣ１は、ゲート電圧源回路１０３から供給される電源電圧Ｖｄｄ保持用のキャパシタであり、電源電圧Ｖｄｄを平滑化および安定化する。
　ゲート駆動回路１００は、パワーデバイス１のゲート容量を充電および放電することによりパワーデバイス１を駆動する。言い換えれば、ゲート駆動回路１００は、入力信号に応じて、電源電圧Ｖｄｄからパワーデバイス１のゲートに電荷を供給するか否かを選択し、また、パワーデバイス１のゲート端子に充電された電荷を排出するか否かを選択することによって、パワーデバイス１のオンおよびオフを制御する。
　ゲート駆動回路１００は、第１の半導体スイッチ１１、第２の半導体スイッチ２１、抵抗Ｒ１、抵抗Ｒ２、制御回路１０６、制御回路１０７およびスルーレート制御回路１０９を備える。また、ゲート駆動回路１００は、基準端子１０１と、ゲート電圧Ｖｇを出力する出力端子１０２とを備える。出力端子１０２は、パワーデバイス１のゲートに接続される。基準端子１０１は、接地線およびパワーデバイス１のソースあるいはエミッタ端に接続される。
　また、ゲート駆動回路１００は、ゲート電圧源回路１０３に接続される端子１０４と基準端子１０１に接続される端子１０５を備え、端子１０４および１０５間に、ゲート電圧源を安定化するキャパシタＣ１が接続されている。このキャパシタＣ１は、チップ内に形成してもいいが、電圧の安定化やゲート電荷を充電するためのピーク電流を供給するためには大きな容量が必要となるため、外付け（つまり、回路を形成するチップの外部に備える構成）としても良い。
　第１の半導体スイッチ１１および第２の半導体スイッチ２１は、電源電圧Ｖｄｄと接地線との間に直列に接続されるハイサイドスイッチおよびローサイドスイッチであり、スイッチング動作によりパワーデバイス１のゲート駆動信号を生成する。
　第１の半導体スイッチ１１は、制御回路１０６からの第１の制御信号Ｓ１に従って導通することによりパワーデバイス１のゲート容量を充電する。例えば、第１の半導体スイッチ１１は、ｐＭＯＳトランジスタで構成される。このｐＭＯＳトランジスタのソースは電源電圧Ｖｄｄの配線に接続される。ｐＭＯＳトランジスタのドレインは第２の半導体スイッチ２１に接続される。ｐＭＯＳトランジスタのゲートは制御回路１０６に接続され、第１の制御信号Ｓ１を受ける。
　第２の半導体スイッチ２１は、制御回路１０７からの第２の制御信号Ｓ２に従って導通することによりパワーデバイス１のゲート容量を放電する。第２の半導体スイッチ２１は、例えば、ｎＭＯＳトランジスタで構成される。このｎＭＯＳトランジスタのドレインは第１の半導体スイッチ１１のドレインに接続される。ｎＭＯＳトランジスタのソースは接地線に接続される。ｎＭＯＳトランジスタのゲートは制御回路１０７に接続され、第２の制御信号Ｓ２を受ける。
　抵抗Ｒ１および抵抗Ｒ２は、直列に接続され、制御回路１０７から出力される第２の制御信号Ｓ２を分圧する。抵抗Ｒ１と抵抗Ｒ２との接続点から、分圧された第２の制御信号Ｓ２が第２の半導体スイッチ２１のゲートに供給される。第２の半導体スイッチ２１のオン抵抗の値は、分圧値に応じて設定することができる。また、抵抗Ｒ２を可変抵抗とすることにより、第２の半導体スイッチ２１のオン抵抗の値を制御することができる。第２の半導体スイッチ２１のオン抵抗の値は、パワーデバイス１のゲート駆動信号（例えばゲート電圧の立ち下り）のスルーレートの制御に用いられる。
　制御回路１０６は、第１の制御信号Ｓ１を第１の半導体スイッチ１１のゲートに供給する。
　制御回路１０７は、第２の制御信号Ｓ２を第２の半導体スイッチ２１のゲートに供給する。
　スルーレート制御回路１０９は、パワーデバイス１のゲートと接地線との間に接続され、放電時のスルーレートを制御する。そのため、スルーレート制御回路１０９は、直列に接続されたキャパシタＣ２と第３の半導体スイッチ２２とを有する。
　第３の半導体スイッチ２２は、第２の制御信号Ｓ２に従って導通する。すなわち、第３の半導体スイッチ２２は、第２の半導体スイッチ２１と同じタイミングで導通する。第３の半導体スイッチ２２は、第２の制御信号Ｓ２に従って導通することにより、パワーデバイス１のゲート容量からキャパシタＣ２に放電させる。第３の半導体スイッチ２２を介した電流によりキャパシタＣ２に電荷が蓄積され電位が上昇する。しかしながら、第３の半導体スイッチ２２は、基準端子１０１を基準にゲート電圧を制御するため、キャパシタＣ２の充電による電位変動には影響を受けない。このため、第３の半導体スイッチ２２とキャパシタＣ２の接続は、図１に示す順序が適切である。一方、キャパシタＣ２と第３の半導体スイッチ２２を図１の逆に接続した場合は、キャパシタＣ２への電荷の充電により電位が上昇し、第３の半導体スイッチ２２の制御は、キャパシタＣ２の上部電極の電位に合わせて制御することが必要となるため、制御がより難しくなる。
　これと同時に、第２の半導体スイッチ２１は、第２の制御信号Ｓ２に従って導通することにより、パワーデバイス１のゲート容量からキャパシタＣ２への放電停止後にも、パワーデバイス１のゲート容量からキャパシタＣ２への放電よりも小さいスルーレートでゲート容量の放電を継続させる。こうして、第３の半導体スイッチ２２および第２の半導体スイッチ２１による高速な放電と第２の半導体スイッチ２１のみによる低速な放電とを組み合わせてスルーレートを制御することができる。
　図１の構成例では、ゲート駆動回路１００とパワーデバイス１との間に、ゲート抵抗が設けられていない。すなわち、ゲート駆動回路１００の出力端子１０２は、パワーデバイス１のゲートと、ゲート抵抗を介さずに直接接続されている。
　図１の構成例では、第１の半導体スイッチ１１は、ノーマリーオフ型のｐＭＯＳＦＥＴによって構成されている。また、第２の半導体スイッチ２１は、ノーマリーオフ型のｎＭＯＳＦＥＴによって構成されている。第１の半導体スイッチ１１は、ドレインが出力端子１０２と接続され、ソースが端子１０４を介してキャパシタＣ１と接続されている。第２の半導体スイッチ２１は、ドレインが出力端子１０２と接続され、ソースが基準端子１０１と接続されている。ノーマリーオフ型のｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴは、それぞれ、ゲート電位がソース電位より低いおよび高いときにドレイン・ソース間が低抵抗になってドレイン・ソース間に電流を流すものであり、これをオフするためには、ｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴ共にゲート電位をソース電位と等しくする必要がある。
　また、出力端子１０２と基準端子１０１の間にスルーレート制御回路１０９が設けられている。スルーレート制御回路１０９は、キャパシタＣ２および第３の半導体スイッチ２２の直列接続回路である。キャパシタＣ２は一方の端子が出力端子１０２に接続され、他方が第３の半導体スイッチ２２のドレイン端に接続されている。また、第３の半導体スイッチ２２はノーマリーオフ型のｎ型ＭＯＳＦＥＴであり、ドレインがキャパシタＣ２の一方に接続され、ソースが基準端子１０１と接続されている。本開示では、キャパシタＣ２は、容量値を調整可能なように構成されている。ここでは具体的には、キャパシタＣ２は、電圧によって静電容量が変化するバリキャップやＭＯＳキャパシタといった可変容量を含むものとしている。なお、予め駆動するパワーデバイス１が決まっている場合は、可変容量にしなくとも容量値が固定のキャパシタを用いても良い。
　なお、第１の半導体スイッチ１１、第２の半導体スイッチ２１および第３の半導体スイッチ２２は、ノーマリーオン型ＭＯＳＦＥＴのトランジスタであってもよく、第１の半導体スイッチ１１はｎ型ＭＯＳＦＥＴであってもよい。また、ＭＯＳＦＥＴでなくとも、ＯＮとＯＦＦを切り替えることができるスイッチ機能を有するトランジスタであればよい。但し、ノーマリーオン型は、ゲート電圧を印加しなければトランジスタをＯＦＦすることはできず、第１の半導体スイッチ１１にｎ型ＭＯＳＦＥＴを用いた場合は、出力端子１０２の電位が変動するためｎ型ＭＯＳＦＥＴのゲート電圧を変動に追随して制御する必要があり、図１の構成が適している。
　また、第１の半導体スイッチ１１のゲートには、第１の制御信号Ｓ１を供給する制御回路１０６が設けられており、第２の半導体スイッチ２１および第３の半導体スイッチ２２には、第２の制御信号Ｓ２を供給する制御回路１０７が設けられている。ここで、制御回路１０７と第２の半導体スイッチ２１のゲート端子とは抵抗Ｒ１を介して接続されており、制御回路１０７と第３の半導体スイッチ２２のゲート端子とは直接接続されている。また、第２の半導体スイッチ２１のゲート端子と基準端子１０１との間には抵抗Ｒ２が接続されている。本開示では、抵抗Ｒ２は、抵抗値を調整可能なように可変抵抗で構成されている。なお、予め駆動するパワーデバイス１が決まっている場合は、可変抵抗にしなくとも抵抗値が固定の抵抗を用いてもよい。また、抵抗Ｒ１および抵抗Ｒ２の少なくとも１つが可変抵抗であってもよい。また、第２の半導体スイッチ２１のサイズが適切(オン抵抗や供給電流量が適切)であれば、抵抗Ｒ１および抵抗Ｒ２が無くともよい。
　［１．２　動作］
　次に、図１に示したゲート駆動回路１００の動作として、主に、パワーデバイス１のゲート容量の放電動作について、図３の（ｃ）を用いて説明する。図３の（ｃ）は、ゲート駆動回路１００の各種の動作波形を示すタイムチャートである。なお、図３の（ａ）および（ｂ）については後述する。図３では、第１の制御信号Ｓ１、第２の制御信号Ｓ２、パワーデバイス１のドレイン電流Ｉｄ、パワーデバイス１のゲート電圧Ｖｇ、パワーデバイス１のドレイン電圧Ｖｄの波形を示している。
　ゲート駆動回路１００によるパワーデバイス１のゲート容量を放電させる動作は、図３の（ｃ）の時刻ｔ１から時刻ｔ４に示される。ここでは、時刻ｔ１から時刻ｔ４の放電動作を主に説明する。
　時刻ｔ１の直前では、第１の制御信号Ｓ１をハイレベルにすると、つまり、制御回路１０６によって第１の半導体スイッチ１１のゲート電圧をソース電圧と等しくすると、第１の半導体スイッチ１１はオフ状態となる。
　時刻ｔ１から時刻ｔ２までの期間を第１の期間とすると、第１の期間では高速な放電が可能である。
　具体的には、時刻ｔ１において、パワーデバイス１のゲート容量の放電を開始させるために、第２の半導体スイッチ２１および第３の半導体スイッチ２２がオン状態となるよう、制御回路１０７から第２の制御信号Ｓ２を供給する。ここで、制御回路１０７から第２の半導体スイッチ２１および第３の半導体スイッチ２２へ供給する第２の制御信号Ｓ２は、タイミング、振幅、Ｄｕｔｙ、周期が全て同じでもよい。すなわち、２つの半導体スイッチを制御するために２種類の制御信号を用意しなくてよい。
　第２の半導体スイッチ２１および第３の半導体スイッチ２２がオン状態へ切り替わると、パワーデバイスのゲート容量に蓄えられた電荷が放電を開始する。この放電は、ゲート容量からキャパシタＣ２への電荷の移動と、第２の半導体スイッチ２１を介したゲート容量から基準端子１０１への電荷の排出、によって行われる。
　ここで、第２の半導体スイッチ２１を構成するトランジスタのサイズは、第３の半導体スイッチ２２を構成するトランジスタのサイズより小さいサイズにしてもよい。こうすれば、第３の半導体スイッチ２２を流れる電流を相対的に大きくすることができ、第３の半導体スイッチ２２の放電によるスルーレートを大きく、つまり放電を速くすることができる。逆に、第２の半導体スイッチ２１を流れる電流を絞ることができ、第２の半導体スイッチ２１の放電によるスルーレートを小さく、つまり放電を遅くすることができる。なお、トランジスタのサイズは、ここではゲート幅を意味する。
　また、抵抗Ｒ１の抵抗値を調整し、制御回路１０７から供給される第２の半導体スイッチ２１への第２の制御信号の電圧を低下させて、第２の半導体スイッチ２１のドレイン－ソース間を流れる電流を制限してもよい。これにより、第２の半導体スイッチ２１および第３の半導体スイッチ２２が同時にオンしたとき、パワーデバイス１のゲート容量に蓄えられた電荷の放電は、まずキャパシタＣ２への電荷の移動によるものが支配的となって高速に行われる。
　ここで、パワーデバイス１のゲート容量は、ゲート－ソース間容量Ｃｇｓとゲート－ドレイン間容量Ｃｇｄに分けて考えることができる。ゲート容量に蓄積した電荷は次の過程で放電される。
　まず、ゲート－ソース間容量Ｃｇｓの放電が生じ、いわゆるプラトー電圧Ｖｐまでゲート電圧が下降する。放電開始からゲート電圧がプラトー電圧Ｖｐまで低下する期間は、時刻ｔ１から時刻ｔ２までの第１の期間である。
　時刻ｔ２においてゲート電圧がプラトー電圧Ｖｐになるとゲート－ソース間容量Ｃｇｓの放電が止まり、ゲート－ドレイン間容量Ｃｇｄの放電が開始される。ゲート－ドレイン間容量Ｃｇｄの放電中はゲート電圧がプラトー電圧Ｖｐのまま一定値となり、放電が完了する時刻ｔ３まで変動しない。時刻ｔ２から時刻ｔ３の期間をミラー期間といい、第２の期間と呼ぶ。
　時刻ｔ３において、ゲート－ドレイン間容量Ｃｇｄの放電が完了すると、ゲート－ソース間容量Ｃｇｓの放電が再開してゲート電圧が下降を始める。ゲート電圧はプラトー電圧Ｖｐからしきい値電圧Ｖｔｈを経て基準電位へと下降し、時刻ｔ４において基準電位となったところでゲート－ソース間容量Ｃｇｓの放電が完了する。時刻ｔ３から時刻ｔ４までの期間を第３の期間と呼ぶ。
　キャパシタＣ２は、パワーデバイス１のゲート容量からの放電量を制御し、任意の段階まで放電過程を進行させること、を役割とする。キャパシタＣ２の容量値が小さいと、パワーデバイス１がミラー期間に移行しない（第１の期間のゲート－ソース間容量Ｃｇｓの放電が完了しない）、もしくは移行した後ゲート－ドレイン間容量Ｃｇｄからの放電が進行せずミラー期間を脱しない。反対に、キャパシタＣ２の容量値が大きいと、ゲート－ドレイン間容量Ｃｇｄの放電が完了し、ミラー期間を脱してゲート－ソース間容量Ｃｇｓの放電が始まる。
　キャパシタＣ２の容量値は、ゲート－ドレイン間容量Ｃｇｄの放電が完了する程度に設定する。これは、ゲート－ドレイン間容量Ｃｇｄの放電が完了するまではゲート電圧がＶｐのままで、サージが発生するしきい値電圧Ｖｔｈ付近にまで下がらないためである。したがってこの期間は大電流で高速に放電を行っても、サージによるリンギングは発生しない。
　キャパシタＣ２への電荷の移動が完了すると、第２の半導体スイッチ２１を介したパワーデバイス１のゲート容量から基準端子への電荷の排出のみによって放電が進行する。このとき、サージによるリンギングが発生しないよう、抵抗Ｒ２の抵抗値を調整してゲート容量の放電速度を制御する。
　これらの構成により、パワーデバイス１のゲート容量からの放電を、高速・低速の２段階に切り替えて行うことができる。すなわち、サージに無関係なゲート電圧領域では高速に放電を行い、サージに関係のあるしきい値電圧Ｖｔｈ付近では低速に放電を行う。
　なお、制御回路１０６と制御回路１０７は、図面上別々に記載しているが、同じ信号からそれぞれの第１の半導体スイッチ１１、第２の半導体スイッチ２１および第３の半導体スイッチ２２を制御する信号を生成してもよく、その場合は、制御回路１０６には、ｐ型ＭＯＳＦＥＴを制御することができるように別途、電圧のレベルを調整する回路などが必要となる。
　また、この際、第１の半導体スイッチ１１と第２の半導体スイッチ２１および第３の半導体スイッチ２２のオンおよびオフが切り替わるタイミングが重要であり、このタイミングはスイッチング動作のスルーレートにも影響する。例えば、第１の半導体スイッチ１１がオフするよりも早く第２の半導体スイッチ２１および第３の半導体スイッチ２２がオンになると、キャパシタＣ２はゲート電圧源回路１０３から電荷を供給され、充電を開始する。第２の半導体スイッチ２１は電流を制限しているため、放電能力よりもゲート電圧源回路１０３からの充電能力の方が高い。したがってキャパシタＣ２の充電が完了しても、パワーデバイス１のゲート電位はゲート電圧源回路１０３と等しいままである。それ以降に第１の半導体スイッチ１１がオフしても、放電の全過程を第２の半導体スイッチ２１のみによって行うこととなるため、極めて低速な放電となってしまう。これを避けるため、第１の半導体スイッチ１１と、第２の半導体スイッチ２１および第３の半導体スイッチ２２とは、同時にオンにならないように排他的に制御される。
　［１．３　効果の検証］
　本願の発明者は、ゲート駆動回路１００のスルーレート制御の効果を検証するため、図２Ａ～図２Ｃに示す３種類のゲート駆動回路を用いてパワースイッチングシステムの動作を確認した。
　図２Ａは、効果の比較検証用の第１の回路例を示す図である。図１のゲート駆動回路１００から、スルーレート制御回路１０９、抵抗Ｒ１および抵抗Ｒ２を削除した構成である。つまり、図２Ａの第１の回路例は、スルーレート制御の機能を有しない。
　図２Ｂは、効果の比較検証用の第２の回路例を示す図である。第２の回路例は、図２Ａの第１の回路例にゲート抵抗Ｒｇを追加した構成である。この回路では、放電時のみのスルーレート制御を行うために、ゲート駆動回路１００ｂに充電経路と放電経路とを分けている。充電用の出力端子を１０２Ｈ、放電用の出力端子を１０２Ｌとし、パワーデバイス１のゲート端子と放電用出力端子１０２Ｌとの間にゲート抵抗Ｒｇを挿入している。
　図２Ｃは、図１に示したゲート駆動回路１００を適用した構成である。
　これらのパワースイッチングシステムは遮断器を想定しており、電源電圧１１０と配線上の寄生インダクタンスＬ１を備える。
　図２Ａ～図２Ｃの各パワースイッチングシステムは次の様に動作する。なお、パワーデバイス１がオフ状態へ切り替わったタイミングは、ＶｄがＶｄｄの９０％に到達した時点としている。
　図３の（ａ）に図２Ａの動作波形を示す。図３の（ｂ）に図２Ｂの動作波形を示す。図３の（ｃ）に図２Ｃの動作波形を示す。図３の（ａ）～（ｃ）において、放電時にパワーデバイスのゲート電圧がハイレベルからプラトー電圧に低下するまでの期間を第１の期間と呼ぶ。放電時にパワーデバイスのゲート電圧がプラトー電圧に対応するミラー期間を第２の期間と呼ぶ。放電時にパワーデバイスのゲート電圧がミラー期間の終端からローレベルにまで低下する期間を第３の期間と呼ぶ。
　図２Ａの回路は大電流で放電を行うため、オフ状態への切り替わりが極めて速い。時刻ｔ１１から時刻ｔ１２の第１の期間、時刻ｔ１２から時刻ｔ１３の第２の期間、時刻ｔ１３から時刻ｔ１４の第３の期間は、いずれも極めて速い。しかし、ドレイン電圧Ｖｄやドレイン電流のＩｄの時間当たりの変化量が著しく大きいため、大きなリンギングが発生している。大きなリンギングは誤動作または故障の原因となり得る。
　図２Ｂの回路は、ゲート抵抗Ｒｇによって放電電流が制限されているため、図３の（ａ）のようなＶｄのリンギングが発生していない。しかし、放電能力が低いため、時刻ｔ２１から時刻ｔ２２の第１の期間、時刻ｔ２２から時刻ｔ２３の第２の期間、時刻ｔ２３から時刻ｔ２４の第３の期間は、いずれも長くなっている。ミラー期間を脱するまでに長い時間がかかっており、オフ状態への切り替わりが遅い。
　図２Ｃの回路は、図３の（ｃ）のように、時刻ｔ１から時刻ｔ３までの第１および第２の期間においてキャパシタＣ２によってしきい値電圧Ｖｔｈ付近まで高速に放電した後、時刻ｔ３から時刻ｔ４までの第３の期間において抵抗Ｒ１およびＲ２による分圧によって第２の半導体スイッチ２１の電流を制限して低速に放電を行っている。これにより、リンギングを抑制しながらパワーデバイス１を高速にオフ状態へ切り替えることができている。
　なお、ドレイン電流Ｉｄのピーク電流はＩ２＞Ｉ３＞Ｉ１の関係である。
　以上の様に、本実施の形態に係るゲート駆動回路１００では、キャパシタＣ２による高速放電と放電量の調整、および抵抗Ｒ１と抵抗Ｒ２の分圧を用いた第２の半導体スイッチ２１の電流を制限することによる低速放電を行うことで、最適なスルーレート制御が可能となる。また、キャパシタＣ２の容量値は、第３の半導体スイッチ２２を介した放電量を調整し、設定したゲート電圧で電流を停止する役割を果たすため、パワーデバイス１の端子電圧・電流を検出する回路、およびそれらのフィードバック信号により制御信号供給のタイミングを決定する制御回路、等を必要としない。すなわち、本構成により、複雑な回路を用いずに、最適なタイミングでスイッチング制御を行うことができる。
　［１．４　第１の変形例］
　図４は、実施の形態１の第１の変形例に係るゲート駆動回路を含むパワースイッチングシステムの構成例を示す図である。図４の構成では、容量値および抵抗値を調整可能とするための構成が図１と異なっている。すなわち、図４の構成では、キャパシタＣ２の両端に外付けキャパシタＣＡが並列接続可能となるよう、外部端子１１１および外部端子１１２が設けられている。この構成により、出力端子１０２と第３の半導体スイッチ２２のドレイン間に接続された容量は、キャパシタＣ２とキャパシタＣＡの合成容量値となり、外付けキャパシタＣＡの選択によって容量値を調整することができる。また、抵抗Ｒ２の両端に外付け抵抗ＲＡが並列接続可能となるよう、外部端子１１３、１１４が設けられている。この構成により、第２の半導体スイッチ２１のゲートと基準端子１０１間に接続された抵抗は、抵抗Ｒ２と抵抗ＲＡの合成抵抗値となり、外付け抵抗ＲＡの選択によって抵抗値を調整することができる。
　なお、キャパシタＣ２および抵抗Ｒ２を除去し、外付けキャパシタＣＡおよび外付け抵抗ＲＡのみによって容量値および抵抗値を調整する構成としてもよい。また、容量値や抵抗値を調整可能な構成とするため、どちらか一方のみ外付けキャパシタまたは外付け抵抗が接続可能となるような構成としてもよい。
　［１．５　第２の変形例］
　図５は、実施の形態１の第２の変形例に係るゲート駆動回路を含むパワースイッチングシステムの構成例を示す図である。図５の構成では、第２の半導体スイッチ２１の接続関係が図１と異なっている。すなわち、図５の構成では、出力端子１０２に第３の半導体スイッチ２２のドレイン端を接続し、第３の半導体スイッチ２２のソース端に第２の半導体スイッチ２１のドレイン端を接続している。
　また、第３の半導体スイッチ２２のソース端にはキャパシタＣ２の一端が接続されており、キャパシタＣ２のもう他方の端子には基準端子１０１が接続されている。第３の半導体スイッチ２２は第２の半導体スイッチ２１よりもサイズが大きくてもよい。また、抵抗Ｒ２の抵抗値の調整によって第２の半導体スイッチ２１の電流は更に小さくすることができる。
　この構成により、第１実施態様と同様のスルーレート制御を行うことができる。すなわち、第３の半導体スイッチ２２とキャパシタＣ２の経路で高速な放電を行い、その後の低速放電は第３の半導体スイッチ２２と第２の半導体スイッチ２１の経路によって進行する。
　［１．６　絶縁型ゲートドライバの構成及び動作特性］
　次に、ゲート駆動回路１００の適用例として絶縁型ゲートドライバの構成例について説明する。
　図６は、本実施の形態に係る絶縁型ゲートドライバ１０００の回路図を示す。絶縁型ゲートドライバ１０００は、直流電源２２０と、信号発生器３とを備える。また、絶縁型ゲートドライバ１０００は、高周波発振回路４と、変調回路５と、第１の絶縁伝送部２１０ａとその入出力のための端子２４０ａ、２５０ａ、第２の絶縁伝送部２１０ｂとその入出力のための端子２４０ｂ、２５０ｂ、および第３の絶縁伝送部２１０ｃとその入出力のための端子２４０ｃ、２５０ｃを備える。また、絶縁型ゲートドライバ１０００は、整流回路２０３ａ～２０３ｃと、キャパシタＣ１と、図１のゲート駆動回路１００と、出力端子１０２と、基準端子１０１とを備える。
　絶縁型ゲートドライバ１０００は、パワーデバイス２を駆動する回路である。
　パワーデバイス２は、ゲート端子（制御端子）が絶縁型ゲートドライバ１０００の出力端子１０２に接続され、ソース端子が基準端子１０１に接続される半導体スイッチング素子である。なお、パワーデバイス２は、図１のパワーデバイス１と同じでよい。
　パワーデバイス２と直列に配線の寄生インダクタンスＬ２が接続される。具体的には、寄生インダクタンスＬ２の一端がパワーデバイス２のドレイン端子に接続される。また、直流電源２３０の正の端子は、寄生インダクタンスＬ２の一端に接続され、直流電源２３０の負の端子は、パワーデバイス２のソース端子に接続されている。
　直流電源２２０は、高周波発振回路４および変調回路５のそれぞれが動作するための電力を供給する電源である。
　なお、図６に示す構成では、直流電源２２０は、絶縁型ゲートドライバ１０００の内部に設けられているが、絶縁型ゲートドライバ１０００の外部に設けられてもよい。
　信号発生器３は、パワーデバイス２を駆動するための入力信号（制御信号）を生成し、変調回路５に出力する。信号発生器３は、例えば、ロジックＩＣからなる。入力信号は、ハイレベルの信号とローレベルの信号からなる２値の信号である。
　なお、信号発生器３は、絶縁型ゲートドライバ１０００の内部に設けられているが、絶縁型ゲートドライバ１０００の外部に設けられてもよい。この場合、絶縁型ゲートドライバ１０００は、信号発生器３からの入力信号が入力される入力端子（図示せず）を別途有する。
　高周波発振回路４は、高周波信号を生成する。高周波発振回路４は、少なくとも２系統の出力を備え、変調回路５および第３の絶縁伝送部２１０ｃのそれぞれに生成した高周波信号を出力する。高周波信号の周波数として、例えば、低出力であれば免許不要で使用できるＩＳＭバンドである２．４ＧＨｚ及び５．８ＧＨｚを使用しているが、その他の周波数であってもよい。高周波発振回路４は、具体的には、コルピッツ発振器やハートレー発振器、その他、マイクロ波を発生させる発振器である。高周波発振回路４は、高周波信号の周波数が変動した場合を考慮し、周波数調整機構（図示せず）を有していることが望ましい。なお、高周波発振回路４が生成する高周波信号は、原則的には、所定の振幅および所定の周波数の信号である。なお、高周波発振回路４は、絶縁型ゲートドライバ１０００の内部に設けられているが、絶縁型ゲートドライバ１０００の外部に設けられてもよい。この場合、絶縁型ゲートドライバ１０００は、高周波信号が入力される入力端子を別途有する。
　変調回路５は、信号発生器３が出力する入力信号に応じて高周波信号を変調した第１の被変調信号を生成し、第１の絶縁伝送部２１０ａに出力する。変調回路５は、具体的には、上記の入力信号と高周波信号とを混合することによって第１の被変調信号を生成する。また、変調回路５は、信号発生器３が出力し、第１の被変調信号を生成した入力信号とは別の信号に応じて高周波信号を変調した第２の被変調信号を生成し、第２の絶縁伝送部２１０ｂに出力する。変調回路５は、具体的には、信号発生器３からの入力信号を反転させた信号と、高周波発振回路４からの高周波信号とを混合することによって第２の被変調信号を生成する。第１の被変調信号と第２の被変調信号とは相補的（コンプリメンタリ）な関係を保って出力されるが、駆動条件に応じて、これらの信号波形は調整されうる。
　変調回路５は、いわゆる、差動ミキサ（混合回路）である。差動ミキサは、高周波信号を低損失で変調可能であり、なおかつ複数の入出力端子を備えることができるため、絶縁型ゲートドライバ１０００にとって好適である。なお、変調回路５は、スイッチ回路であってもよい。変調回路としてスイッチ回路が用いられる場合、入力信号に応じて高周波信号を第１の絶縁伝送部２１０ａに出力するか第２の絶縁伝送部２１０ｂに出力するかを切り替えることによって、当該高周波信号を変調した第１の被変調信号および当該高周波信号を変調した第２の被変調信号を生成する。なお、この場合、入力信号は、例えば、コンプリメンタリな信号である。このような信号は、Ｓｉ－ＣＭＯＳや化合物半導体を用いて作製されたロジックＩＣによって構成された信号発生器３によって実現される。なお、入力信号は、例えば、デューティが一定でないＰＷＭ信号のようなものでも構わない。変調回路５としてスイッチ回路が用いられる場合、変調回路５の各出力端子間のアイソレーションが向上する。また、インダクタ等の整合回路が不要であることから、絶縁型ゲートドライバ１０００のサイズを小型にすることが可能となる。
　第１～第３の絶縁伝送部２１０ａ～２１０ｃのそれぞれは、電磁共鳴結合器であり、変調回路５から入力された高周波信号は、端子２４０ａから第１の絶縁伝送部２１０ａに入力され、絶縁して伝送された信号が端子２５０ａから出力される。電磁共鳴結合器は、電磁界共鳴共振結合器とも呼ばれる。なお、第１～第３の絶縁伝送部２１０ａ～２１０ｃのそれぞれは、直流的に絶縁して信号を伝送できればよく、例えば、トランスであってもよい。
　また、変調回路５から入力された高周波信号は、端子２４０ｂから第２の絶縁伝送部２１０ｂに入力され、絶縁して伝送された信号が端子２５０ｂから出力される。
　整流回路２０３ｃ（第３の整流回路）は、インダクタ２１１、キャパシタ２１２、ダイオード２１３および２１４から構成される。
　整流回路２０３ｃにおいて、インダクタ２１１の一端に第３の絶縁伝送部２１０ｃが接続され、高周波信号が入力される。この高周波信号は高周波発振回路４から第３の絶縁伝送部２１０ｃを介して伝送された高周波信号である。入力された高周波信号は整流回路２０３ｃで整流されて、ダイオード２１４のカソードから第３信号として出力される。出力された第３信号は、キャパシタＣ１を充電する。キャパシタＣ１は後述するゲート駆動回路１００の駆動電力を供給する電源として機能する。また、キャパシタＣ１を充電する高周波信号の電力として、例えば、２０ｄＢｍ以上の比較的大きな電力が必要とされる。
　一方、整流回路２０３ａ（第１の整流回路）、２０３ｂ（第２の整流回路）において、内部の回路構成は整流回路２０３ｃ（第３の整流回路）と同様である。整流回路２０３ａ（第１の整流回路）には第１の絶縁伝送部２１０ａが接続されて第１の被変調信号が入力され、整流回路２０３ａ（第１の整流回路）内で整流されて第１信号として制御回路１０７に入力される。整流回路２０３ｂ（第２の整流回路）には第２の絶縁伝送部２１０ｂから第２の被変調信号が入力され、整流回路２０３ｂ（第２の整流回路）内で整流されて第２信号として制御回路１０６に入力される。
　ゲート駆動回路１００は、第１の半導体スイッチ１１、第２の半導体スイッチ２１、第３の半導体スイッチ２２とキャパシタＣ２、抵抗Ｒ１、Ｒ２、および制御回路１０６、１０７から構成される。制御回路１０６は、整流回路２０３ｂから出力された第２信号に応じて、第１の半導体スイッチ１１のゲートに第１の制御信号Ｓ１を供給し、キャパシタＣ１に充電された電荷をパワーデバイス２のゲート端子（制御端子）に供給する。制御回路１０７は、整流回路２０３ａから出力された第１信号に応じて、第２の半導体スイッチ２１のゲートおよび第３の半導体スイッチ２２のゲートに第２の制御信号Ｓ２を供給し、パワーデバイス２のゲート端子の電荷を引き抜く。すなわち、ゲート駆動回路１００は、入力信号に応じて、キャパシタＣ１に充電された電荷、すなわち駆動電力をパワーデバイス２のゲート端子に供給するか否かを選択し、また、パワーデバイス２のゲート端子に充電された電荷を排出するか否かを選択する。
　第２の半導体スイッチ２１は第３の半導体スイッチ２２よりもサイズを小さくして電流を絞る。また、抵抗Ｒ１と抵抗Ｒ２との分圧によって制御回路１０７から供給される第２の制御信号Ｓ２の電圧を小さくし、第２の半導体スイッチ２１の電流値を絞る。
　制御回路１０７に整流回路２０３ａから第１信号が入力されて第２の半導体スイッチ２１および第３の半導体スイッチ２２のゲート端子に第２の制御信号Ｓ２が供給される状態では、キャパシタＣ１に電荷が充電されるが、第１の半導体スイッチ１１がオフ状態であるため、パワーデバイス２のゲートに電荷は供給されず、パワーデバイス２は導通しない。
　制御回路１０７に整流回路２０３ａから第１信号が入力されず、かつ制御回路１０６に第２信号が入力されて第１の半導体スイッチ１１のゲート端子に第１の制御信号Ｓ１が供給されると、キャパシタＣ１に充電された電荷がパワーデバイス２のゲート端子に供給され、パワーデバイス２は導通し寄生インダクタンスＬ２に電流が流れる。このとき、寄生インダクタンスＬ２に流れる電流は時間に比例して大きくなる。
　再び制御回路１０７に整流回路２０３ａから第１信号が入力されて第２の半導体スイッチ２１および第３の半導体スイッチ２２のゲート端子に第２の制御信号Ｓ２が供給されると、パワーデバイス２のゲート端子に蓄積した電荷は、第２の半導体スイッチ２１および第３の半導体スイッチ２２によって基準端子１０１とキャパシタＣ２に放電される。これにより、パワーデバイス２は非導通状態となり、寄生インダクタンスＬ２に電流が流れなくなる。このとき、第２の半導体スイッチ２１を流れる電流は、第２の半導体スイッチ２１のサイズと抵抗Ｒ２によって電流が絞られているため、放電の初期段階はキャパシタＣ２によるものが支配的となって進行する。
　キャパシタＣ２の容量値は、パワーデバイス２のゲート電圧がミラー期間を終える程度に設定する。これによりパワーデバイス２のゲート電圧はしきい値電圧Ｖｔｈまで下がらなくなるため、この期間に大電流で放電を行うことで放電過程を高速に進行させることが容易である。キャパシタＣ２への電荷の移動が完了すると、第２の半導体スイッチ２１のみによって放電が進行する。このとき、サージによるリンギングが発生しないよう、抵抗Ｒ２の抵抗値を調整してゲート容量の放電速度を容易に制御できる。
　これらの構成により、電力と信号を絶縁して伝送しながら、パワーデバイス２のゲート容量からの放電を、高速・低速の２段階に切り替えて行うことができる。すなわち、サージに無関係なゲート電圧領域では高速に放電を行い、サージに関係のあるしきい値電圧Ｖｔｈ付近では低速に放電を行う。
　以上説明してきたように、実施の形態に係るゲート駆動回路１００は、パワーデバイスのゲート容量の充電および放電を制御することによりパワーデバイスを駆動するゲート駆動回路１００であって、第１の制御信号Ｓ１に従って導通することによりゲート容量を充電する第１の半導体スイッチ１１と、第２の制御信号Ｓ２に従って導通することによりゲート容量を放電する第２の半導体スイッチ２１と、パワーデバイスのゲートと接地線との間に接続され、放電時のスルーレートを制御するスルーレート制御回路１０９と、を備え、スルーレート制御回路１０９は、直列に接続されたキャパシタＣ２と第３の半導体スイッチ２２とを有し、第３の半導体スイッチ２２は、第２の制御信号Ｓ２に従って導通する。
　これによれば、簡単な回路構成でありながら、リンギングを抑制し、かつスルーレートを容易に制御することができる。
　ここで、第３の半導体スイッチ２２を構成するトランジスタのサイズは、第２の半導体スイッチ２１を構成するトランジスタのサイズより大きくしてもよい。
　これによれば、第２の半導体スイッチ２１を流れる電流を絞ることができ，第２の半導体スイッチ２１の放電によるスルーレートを小さく、つまり放電を遅くすることできる。また、第３の半導体スイッチ２２を流れる電流を相対的に大きくすることができ、第３の半導体スイッチ２２の放電によるスルーレートを大きく、つまり放電を速くすることできる。
　ここで、第２の制御信号Ｓ２を分圧する、直列に接続された第１の抵抗素子および第２の抵抗素子を備え、分圧された第２の制御信号は、第２の半導体スイッチ２１を構成するトランジスタのゲートに入力され、分圧されていない第２の制御信号は、第３の半導体スイッチ２２を構成するトランジスタのゲートに入力される構成でもよい。
　これによれば、分圧値に応じて第２の半導体スイッチ２１の導通抵抗を設定でき、第２の半導体スイッチ２１流れる電流を絞ることができる。言い換えれば、分圧値に応じて第２の半導体スイッチ２１の放電によるスルーレートを小さく、つまり放電を遅くすることできる。
　ここで、キャパシタＣ２は、可変の容量値を用いてもよい。
　これによれば、第３の半導体スイッチ２２によるゲート容量からキャパシタＣ２への放電量を、容量値に応じて容易に制御することができる。
　ここで、外付けキャパシタ接続用の第１端子（図４では外部端子１１１）および第２端子（図４では外部端子１１２）を備え、第１端子はキャパシタＣ２の一端に接続され、第２端子はキャパシタＣ２の他端に接続されてもよい。
　これによれば、外付けキャパシタによって第３の半導体スイッチ２２によるスルーレートを容易に制御することができる。
　ここで、第２の半導体スイッチ２１の一端はパワーデバイスのゲートに接続され、第２の半導体スイッチ２１の他端は接地線に接続されてもよい。ここでいう一端は、第２の半導体スイッチ２１のソースおよびドレインの一方に相当し、他端は第２の半導体スイッチ２１のソースおよびドレインの他方に相当する。
　これによれば、スルーレート制御回路１０９と第２の半導体スイッチ２１とが並列接続された回路構成とすることができる。スルーレート制御において、第３の半導体スイッチ２２とキャパシタＣ２によって高速な放電を行い、その後の低速な放電を第２の半導体スイッチ２１によって行うことができる。
　ここで、第３の半導体スイッチ２２の一端は、パワーデバイスのゲートに接続され、第３の半導体スイッチ２２の他端は、キャパシタＣ２の一端に接続され、キャパシタＣ２の他端は接地線に接続され、第２の半導体スイッチ２１は、第３の半導体スイッチ２２の他端と接地線との間に接続されてもよい。ここでいう、一端は、第３の半導体スイッチ２２のソースおよびドレインの一方に相当し、他端は、第３の半導体スイッチ２２のソースおよびドレインの他方に相当する。
　この回路構成によっても、スルーレート制御において、第３の半導体スイッチ２２とキャパシタＣ２によって高速な放電を行い、その後の低速な放電を第２の半導体スイッチ２１によって行うことができる。
　ここで、放電時にパワーデバイスのゲート電圧がハイレベルからプラトー電圧に低下するまでの期間を第１の期間、放電時にゲート電圧がプラトー電圧に対応するミラー期間を第２の期間、放電時にゲート電圧がミラー期間の終端からローレベルにまで低下する期間を第３の期間とすると、スルーレート制御回路１０９は、第１の期間におけるゲート電圧の傾きを、第３の期間におけるゲート電圧の傾きより大きくするようにゲート電圧を制御してもよい。
　これによれば、スルーレート制御において、第１の期間では第３の半導体スイッチ２２とキャパシタＣ２によって高速な放電を行い、その後の第３の期間では第２の半導体スイッチ２１によって低速な放電を行うことができる。
　また、本実施の形態に係る絶縁型ゲートドライバ１０００は、上記のゲート駆動回路１００と、電力伝送用の高周波信号にスイッチ制御信号を載せる変調を行う変調回路５と、変調された高周波信号を直流的に絶縁して伝送する絶縁伝送素子２１０ａ～２１０ｃと、絶縁伝送素子から出力される変調された高周波信号を整流することにより電力およびスイッチ制御信号を取り出す整流回路２０３ａ～２０３ｃと、整流回路により取り出された電力に基づいて、第１の半導体スイッチに電源電圧を供給する電源回路（図１のゲート電圧源回路１０３）と、スイッチ制御信号に基づいて第１の制御信号および第２の制御信号を生成する制御回路１０６、１０７と、を備える。
　これによれば、簡単な回路構成でありながら、リンギングを抑制し、かつスルーレートを容易に制御することができる。
　また、本実施の形態に係るゲート駆動方法は、パワーデバイスのゲート容量を充電および放電することによりパワーデバイスを駆動するゲート駆動回路１００におけるゲート駆動方法であって、ゲート駆動回路１００は、第１の制御信号Ｓ１に従って導通することによりゲート容量を充電する第１の半導体スイッチ１１と、第２の制御信号Ｓ２に従って導通することによりゲート容量を放電する第２の半導体スイッチ２１と、パワーデバイスのゲートと接地線との間に,接続され、放電時のスルーレートを制御するスルーレート制御回路１０９と、を備え、スルーレート制御回路１０９は、直列に接続されたキャパシタＣ２と第３の半導体スイッチ２２とを有し、ゲート駆動方法は、第２の制御信号Ｓ２に従って第２の半導体スイッチ２１および第３の半導体スイッチ２２を導通させることにより、ゲート容量から接地線およびゲート容量からキャパシタＣ２に放電し、高いスルーレートでゲート容量から放電させ、キャパシタの充電完了によりゲート容量からキャパシタへの放電が停止した後に、ゲート容量からキャパシタＣ２への放電よりも小さいスルーレートでゲート容量から接地線への放電を継続させる。
　これによれば、簡単な回路構成で、リンギングを抑制し、かつスルーレートを容易に制御することができる。
　このように、本開示のゲート駆動回路、絶縁型ゲートドライバおよびゲート駆動方法によってよれば、低コスト化に適した簡単な回路構成でスイッチング動作における最適なスルーレート制御を実現することができる。例えば、遮断器のパワーデバイスについて、サージが発生しない速度以下で可能な限り高速にオフ状態へと切り替えることができる。すなわち、パワーデバイスのオフ状態への切り替えにおいて、最適なスルーレート調整を可能とする。
　本開示に係るゲート駆動回路は、ゲート抵抗を設けずに、スイッチング動作におけるスルーレートの調整が可能となるので、例えば、パワースイッチングシステムの小型化に有用である。
５　　変調回路
１１　　第１の半導体スイッチ
２１　　第２の半導体スイッチ
２２　　第３の半導体スイッチ
１００　　ゲート駆動回路
１０６、１０７　　制御回路
１０９　　スルーレート制御回路
１１１　　外部端子（第１端子）
１１２　　外部端子（第２端子）
２１０ａ～２１０ｃ　　絶縁伝送部（絶縁伝送素子）
２０３ａ～２０３ｃ　　整流回路
１０００　　絶縁型ゲートドライバ
Ｃ２　　キャパシタ
Ｒ１、Ｒ２　　抵抗

Claims (10)

  1. 　パワーデバイスのゲート容量の充電および放電を制御することにより前記パワーデバイスを駆動するゲート駆動回路であって、
    　第１の制御信号に従って導通することにより前記ゲート容量を充電する第１の半導体スイッチと、
    　第２の制御信号に従って導通することにより前記ゲート容量を放電する第２の半導体スイッチと、
    　前記パワーデバイスのゲートと接地線との間に接続され、前記ゲート容量の放電時のスルーレートを制御するスルーレート制御回路と、を備え、
    　前記スルーレート制御回路は、直列に接続されたキャパシタと第３の半導体スイッチとを有し、
    　前記第３の半導体スイッチは、前記第２の制御信号に従って導通する
    ゲート駆動回路。
  2. 　前記第３の半導体スイッチを構成するトランジスタのサイズは、前記第２の半導体スイッチを構成するトランジスタのサイズより大きい
    請求項１に記載のゲート駆動回路。
  3. 　前記第２の制御信号を分圧する、直列に接続された第１の抵抗素子および第２の抵抗素子を備え、
    　分圧された前記第２の制御信号は、前記第２の半導体スイッチを構成するトランジスタのゲートに入力され、
    　分圧されていない前記第２の制御信号は、前記第３の半導体スイッチを構成するトランジスタのゲートに入力される
    請求項１または２に記載のゲート駆動回路。
  4. 　前記キャパシタは、可変の容量値を有する
    請求項１から３の何れか１項に記載のゲート駆動回路。
  5. 　外付けキャパシタ接続用の第１端子および第２端子を備え、
    　前記第１端子は前記キャパシタの一端に接続され、
    　前記第２端子は前記キャパシタの他端に接続される
    請求項１から３の何れか１項に記載のゲート駆動回路。
  6. 　前記第２の半導体スイッチの一端は前記パワーデバイスのゲートに接続され、
    　前記第２の半導体スイッチの他端は接地線に接続される
    請求項１から５の何れか１項に記載のゲート駆動回路。
  7. 　前記第３の半導体スイッチの一端は、前記パワーデバイスのゲートに接続され、
    　前記第３の半導体スイッチの他端は、前記キャパシタの一端に接続され、
    　前記キャパシタの他端は接地線に接続され、
    　前記第２の半導体スイッチは、前記第３の半導体スイッチの前記他端と前記接地線との間に接続される
    請求項１から５の何れか１項に記載のゲート駆動回路。
  8. 　前記放電時に前記パワーデバイスのゲート電圧がハイレベルからプラトー電圧に低下するまでの期間を第１の期間、前記放電時に前記ゲート電圧が前記プラトー電圧に対応するミラー期間を第２の期間、前記放電時に前記ゲート電圧が前記ミラー期間の終端からローレベルにまで低下する期間を第３の期間とすると、
    　前記スルーレート制御回路は、第１の期間における前記ゲート電圧の傾きを、前記第３の期間における前記ゲート電圧の傾きより大きくするように前記ゲート電圧を制御する
    請求項１から７の何れか１項に記載のゲート駆動回路。
  9. 　請求項１から８の何れか１項に記載のゲート駆動回路と、
    　電力伝送用の高周波信号にスイッチ制御信号を載せる変調を行う変調回路と、
    　変調された高周波信号を直流的に絶縁して伝送する絶縁伝送素子と、
    　前記絶縁伝送素子から出力される変調された高周波信号を整流することにより電力および前記スイッチ制御信号を取り出す整流回路と、
    　整流回路により取り出された電力に基づいて、前記第１の半導体スイッチに電源電圧を供給する電源回路と、
    　前記スイッチ制御信号に基づいて前記第１の制御信号および第２の制御信号を生成する制御回路と、を備える
    絶縁型ゲートドライバ。
  10. 　パワーデバイスのゲート容量を充電および放電することにより前記パワーデバイスを駆動するゲート駆動回路におけるゲート駆動方法であって、
    　前記ゲート駆動回路は、
    　第１の制御信号に従って導通することにより前記ゲート容量を充電する第１の半導体スイッチと、
    　第２の制御信号に従って導通することにより前記ゲート容量を放電する第２の半導体スイッチと、
    　前記パワーデバイスのゲートと接地線との間に,接続され、前記ゲート容量の放電時のスルーレートを制御するスルーレート制御回路と、を備え、
    　前記スルーレート制御回路は、直列に接続されたキャパシタと第３の半導体スイッチとを有し、
    　前記ゲート駆動方法は、
    　前記第２の制御信号に従って前記第２の半導体スイッチおよび前記第３の半導体スイッチを導通させることにより、前記ゲート容量から前記接地線および前記ゲート容量から前記キャパシタに放電させ、
    　前記ゲート容量から前記キャパシタへの放電が停止した後に前記ゲート容量から前記キャパシタへの放電よりも小さいスルーレートで前記ゲート容量から前記接地線への放電を継続させる
    ゲート駆動方法。
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