JP5401774B2 - 半導体素子のゲート駆動回路 - Google Patents

Description

この発明は、パワー半導体素子のゲート駆動回路、特に、半導体素子のターンオフ時に発生するノイズを低減し、かつノイズとトレードオフの関係にあるスイッチング損失を低減することができる半導体素子のゲート駆動回路に関する。

近年、EMI（Electromagnetic Interference）規制が厳しくなる中、インバータなどの様々な産業分野で、ノイズの低減が技術課題となっている。特に、これら機器の主要部品である半導体素子、およびこれらを搭載したモジュールが、スイッチングすることにより発生するノイズの低減について、然るべき対策が必要とされている。その対策には、ノイズ発生ループに対する処置として、コンデンサやフェライトコアなどの部品や、これらを組み合わせて作成した各種フィルタを追加する方法や、放射ノイズに関しては、その発生ループの面積を削減する方法などがあり、用途や対策装置の状況に応じて様々な対策が採られている。

また、発生源となるスイッチング波形の改善によるノイズ対策も行なわれている。例えば、IGBT（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）にゲート駆動回路を内蔵しモジュール化したIPM(Intelligence Power Module)では、内蔵したゲート駆動回路でノイズ対策を行なうことにより、フェライトコアなどの外部の部品を追加することなく、モジュール単体で低ノイズ化を実現できるため、付加価値を高める上からも非常に有効である。このような理由から、IPMでは例えば非特許文献１に示すような対策が行なわれ、実用化されている。

すなわち、ゲート駆動回路に対し、IGBTのコレクタ電流によって２段階に切り換える機能を付加することにより、FWD（flywheel diode：帰還ダイオード）のターンオフdV/dtが大きくなる低電流領域でゲート電圧の立ち上がりを緩めて、ソフトスイッチングさせることができる。このようにノイズ低減を志向した駆動回路を搭載したIPMは、すでに製品化されている。

一方、ゲート駆動回路における対策として、例えば特許文献１，２に示すような方法が開示されている。すなわち、半導体素子のターンオフ損失を低減する効果を狙って、ドライブ回路内の抵抗に並列にコンデンサを設け、ターンオフスイッチングの直後からコンデンサが充電完了するまでの間は、ゲート抵抗を用いるよりも速い時定数で当該半導体素子のゲート・エミッタ間容量を放電させることにより、ターンオフミラー時間を短縮し、損失を低減する方法である。

三菱電機技報，Vol.77，No.9・2003，pp.567-570 特許第３６６６８４３号明細書 米国特許第６３３３６６５号明細書

上記非特許文献１に記載のIPMのドライブ回路対策は、ノイズを低減するには有用な手段の１つである。しかし、FWDのターンオフ電圧変化率dV/dtが大きくなる低電流領域でゲート抵抗を大きく設定するため、対策期間中はトレードオフの関係にあるスイッチング損失を大きく犠牲にして、低ノイズ化を実現していることが難点となる。

また、ゲート抵抗の切り替えはモジュール内で自動的に行なわれるため、ユーザはいつ電流値が切り替えられたのか分からない。その上、ユーザ自身が切り替えの有無や電流値をコントロールできないという問題がある。具体的には、例えばインバータに本IPMを搭載した場合には、運転中に様々な電流値によるスイッチングが行なわれるが、電流値によりゲート抵抗が自動的に切り替ってしまうため、デッドタイムの管理や、モジュールの損失管理が困難になるという点である。

一方、ターンオフスイッチングによる損失を低減するために、特許文献２，３ではゲート抵抗に並列にコンデンサを設ける対策が施されており、ターンオフスピードを早くすることにより、ターンオフ時のスイッチング損失は改善される。しかし、コンデンサを並列に接続する本対策のみでは、ターンオフ時のスイッチング損失だけが低減され、トレードオフの関係にあるノイズはむしろ増えることが問題となる。

このように、スイッチング損失とノイズはトレードオフの関係にあるため、両者を低減しトレードオフ特性を改善するためには、スイッチング波形におけるどの部分がノイズとの相関性が強く、発生原因となっているかを把握した上で、発生原因でない部位は高速化することが重要である。そこで、ターンオフスイッチング時のスイッチング波形と、ノイズとの関連性を調査した。IGBTにより直流電圧をターンオフした場合のスイッチング波形と、ノイズの指標となるサーチコイル波形を同期して評価した結果を、図３に示す。

図３の符号３１はIGBTのコレクタ・エミッタ間電圧Vce、３２はコレクタ電流Ic、３３はサーチコイル波形、３４は直流電圧レベルVdcを示す。
図３より、ターンオフ初期には、サーチコイル波形３３の振動は殆ど見られず、コレクタ・エミッタ間電圧Vce３１が直流電圧Vdc３４に達した"＊"のタイミングと同期して、急激にサーチコイル波形３３が振動することが分かる。

従って、Vce３１がVdc３４に達した以降のスイッチング波形の挙動が重要であり、Vce＞Vdcにおける電圧変化率dV/dtはノイズとの依存性が大きい。逆に、図３の"＊"のタイミング以前のスイッチング波形の挙動は、ノイズとの関連性は低い。このことから、"＊"以前は高速化してターンオフスイッチングの損失を減らし、"＊"以降はできるだけ遅くしてノイズを抑制することが望まれることになる。

以上のような観点から、この発明の課題は、ターンオフスイッチング時に発生するノイズおよび損失のトレードオフ特性を改善することにある。

上記課題を解決するため、請求項１の発明では、半導体素子のゲートに少なくとも正の電圧を供給してオン・オフ制御する半導体素子のゲート駆動回路において、
直流電源間に第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを直列に接続し、前記半導体素子のゲート端子を前記第１ＭＯＳＦＥＴの負電位側端子および前記第２ＭＯＳＦＥＴの正電位側端子に接続し、半導体素子のエミッタ端子を第２ＭＯＳＦＥＴの負電位側端子に接続するとともに、第２ＭＯＳＦＥＴと並列に、コンデンサと第３ＭＯＳＦＥＴとの直列回路および第４ＭＯＳＦＥＴを接続し、
前記第２ＭＯＳＦＥＴのオン抵抗を、第３、第４ＭＯＳＦＥＴのオン抵抗よりも大きくし、
半導体素子をターンオフさせるときは、第１ＭＯＳＦＥＴをオフさせた状態で前記第２ＭＯＳＦＥＴと同時もしくは前記第２ＭＯＳＦＥＴより先に前記第３ＭＯＳＦＥＴをオンさせることを特徴とする。

請求項２の発明の発明は、上記請求項１の発明においては、前記第４ＭＯＳＦＥＴは、前記半導体素子がオフ状態へ移行したとき、（例えば、前記半導体素子のゲート・エミッタ間電圧がしきい値以下になったとき）、オンさせることを特徴する子のである。

さらに、請求項３の発明は、半導体素子のゲートに少なくとも正の電圧を供給してオン・オフ制御する半導体素子のゲート駆動回路において、
直流電源間に第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを直列に接続し、前記半導体素子のゲート端子を前記第１ＭＯＳＦＥＴの負電位側端子および前記第２ＭＯＳＦＥＴの正電位側端子に接続し、半導体素子のエミッタ端子を第２ＭＯＳＦＥＴの負電位側端子に接続するとともに、第２ＭＯＳＦＥＴと並列に、コンデンサと第３ＭＯＳＦＥＴとの直列回路および第４ＭＯＳＦＥＴを接続し、
前記第４ＭＯＳＦＥＴのオン抵抗を、第２，第３ＭＯＳＦＥＴのオン抵抗よりも小さくし、
半導体素子をターンオフさせるときは、第１ＭＯＳＦＥＴをオフさせた状態で前記第２ＭＯＳＦＥＴと同時もしくは前記第２ＭＯＳＦＥＴより先に前記第３ＭＯＳＦＥＴをオンし、前記半導体素子がオフへ移行したとき、前記第４ＭＯＳＦＥＴをオンさせることを特徴とするものである。

さらに、また、請求項４の発明は、請求項２の発明においては、前記第４ＭＯＳＦＥＴのオン抵抗を、第２，第３ＭＯＳＦＥＴのオン抵抗よりも小さくすることを特徴とするものである。

この発明によれば、ターンオフ時の初期にはターンオフスピードを早くするようにしたので、ターンオフ損失を低減することができる。また、ターンオフスピードを早めるための手段が簡単な回路で済むことから、大きなメリットとなる。さらに、この発明をIPMのようにゲート駆動回路込みの製品として適用する場合は、ノイズ発生源となるスイッチング波形自体を改善できるため、フィルタなどのコストの掛かる外付け部品の追加を不要にすることができる。

図１はこの発明の実施の形態を示す回路図である。
対象とする半導体素子はIGBT１であり、その駆動回路が符号２０で示されている。この駆動回路２０は、第１MOSFETとしてのPチャネル MOSFET２１と、第２MOSFETとしてのNチャネル MOSFET２２と、第３MOSFETとしてのNチャネル MOSFET２３と、第４MOSFETとしてのNチャネル MOSFET２４と、MOSFET２３に直列に接続されたコンデンサ２５と、MOSFET２４の制御回路２６などから構成される。制御回路２６は、IGBT１のターンオフ保持用の制御回路である。また、Vccは、IGBT１のゲート端子に、ゲート電圧を印加するための直流電源であり、第１MOSFET２１と第２MOSFET２２との直列回路の両端に接続されている。

すなわち、IGBT１のゲート端子には第１MOSFETの負電位側端子（ソース端子）、および第２MOSFETの正電位側端子（ドレイン端子）が接続される。また、IGBT１のエミッタ端子には第２，第３および第４MOSFET２２〜２４の負電位側端子（ソース端子）が、それぞれ接続されて構成される。第１〜第３MOSFET２１〜２３の各ゲートには、図示のような駆動信号が供給される。

図１の回路において、IGBT１をターンオンさせるときは第１MOSFET２１のみをオンさせ、直流電源Vccの電圧をIGBT１のゲートに印加する。IGBT１をターンオフさせるときは第１MOSFET２１はオフとして、第２，第３MOSFET２２，２３をオンさせる。これにより、ターンオン時の動作は従来と変わらないが、ターンオフ時の初期にはコンデンサ２５によって、IGBT１のゲート・エミッタ間に溜まった電荷を急速に引き抜くことで高速化を図り、損失を低減することができる。そして、IGBTのターンオフ動作中のノイズの影響が大きい期間では、オン抵抗を大きく設定した第２MOSFET２２を通してIGBT１のゲート・エミッタ間に溜まった電荷を引き抜くことで低速化を図り、ノイズを抑制することができる。

つまり、IGBT1のターンオフ時の初期に、IGBT１のゲート・エミッタ間に溜まった電荷をコンデンサ２５に流せばよい。例えば、第３MOSFET２３の方が第２MOSFET２２よりも早くオンすれば良く、そのためには第２MOSFET２２のゲートに遅延回路を設けて駆動信号を遅延させたり、第2MOSFET２２のゲート抵抗を大きくして第2MOSFET22のターンオン時間を長くするとよい。あるいは、第２MOSFET２２のオン抵抗を第３MOSFET２３より大きくしておけばよく、そのためには、第2MOSFET２２のチャネル長を第3MOSFET２３よりも大きくするとよい。このように、第2、第3MOSFET（２２，２３）のオンのタイミングやオン抵抗はMOSFETデバイスの面積を変えたり、微細化することで可能である。このように、ノイズと損失の両者を抑制するためには、第２MOSFET２２のオン抵抗は、第３，第４MOSFET２３，２４のオン抵抗より大きいことが好ましい。

なお、第３MOSFET２３は、ゲート・エミッタ間の配線インダクタンスLと、図１の回路に設けられているコンデンサ２５の容量ＣとによるLＣ共振を抑制する、ダンピング用として用いられる。また、第４MOSFET２４は、IGBT１がオフ状態に移行したときにオンするものである。IGBT１のオフ状態は、例えば、制御回路２６にてIGBT１のゲート電圧をそのしきい値V_IGBT-gthと比較し、IGBT１のゲート電圧がしきい値以下になったことをもって、IGBT１のオフ状態と判断するとよい。他にも、IGBT１のコレクタ−エミッタ間電流や、コレクタ−エミッタ間電圧の検出によってもIGBT１のオフ状態を検出可能である。

そして、IGBT１がオフ状態に移行したことを検出すると、第４MOSFET２４をオンする。
第４MOSFETがオンすることで、IGBT１のオフ状態を保持し安定電位を確保するものである。このため、第４MOSFET２４のオン抵抗はできるだけ小さい方が望ましく、第２，第３MOSFET２２，２３のオン抵抗より小さいことが要求される。この第４MOSFET２４は短絡を目的とするもので、特にMOSFETである必要はなく、バイポーラトランジスタでも良く、場合によっては機械的スイッチを用いても良い。

また、第３MOSFET２３のオン抵抗により上記LＣ共振を十分に抑制し、オフ保持をしなくても誤動作が生ぜずに電位が安定していれば、オフ保持用の第４MOSFET２４は省略することができる。上記コンデンサ２５の容量は、IGBT１のゲート・エミッタ間の接合容量に対し、同等以上であれば効果が高いことが経験的に判っているが、その範囲の容量でなくても一定の効果は得られるので、容量に対する数値的な規定は特には必要ない。

図１は、ゲート駆動回路に逆バイアスを用いず、第１MOSFET２１と第２MOSFET２２を直列に接続した両端にVccを設けた場合である。これに対し、図２はIGBT１のゲート電位を基準とした場合に正負の電圧を供給できるように、＋Vccと−Vccを個別に設けた場合の回路構成図である。すなわち、図１も図２も基本的な動作は同様なので、この発明は正負電源の有無に関わらず適用することができる。

この発明との比較例として、一般的なゲート駆動回路を図５，図６に示す。
図５は、ゲートの電位を基準とした場合に正の電源のみで、ゲートへ逆バイアスを供給しない場合の例である。これに対し、図６はゲートの電位を基準とした場合に正負の電源を備え、ゲートへ逆バイアスを供給できる場合の例である。なお、図５，図６とも、図１または図２に示すコンデンサ２５と第３MOSFET２３を有していない点を除けば、図１または図２と同じなので説明は省略する。

この発明のゲート駆動回路と、図５，図６に示す一般的なゲート駆動回路を用いた場合の、ターンオフスイッチング時の実測波形例を図４に示す。ここでは、逆バイアスあり（±１５Ｖ）の波形例を示す。この発明のゲート駆動回路を用いた場合のVce波形を符号４１、Ic波形を４３、一般的なゲート駆動回路を用いた場合のVce波形を符号４２、Ic波形を４４にそれぞれ示す。この発明のゲート駆動回路を用いた場合は、一般的なゲート駆動回路を用いた場合に比べ、直流電圧Vdcに達する前の領域でのスピードを早く（Vceの電圧変化率dV/dtを大きく）しつつ、Vce＞ Vdcの領域におけるdV/dtは従来方式とほぼ同程度に抑えられていることが分かる。

以上のことから、コンデンサ２５の容量、第２MOSFET２２および第３MOSFET２３のオン抵抗の選び方によって、ノイズを重点的に抑制するか、または損失を抑制するかを或る程度調整可能なことが分かる。表１に、条件１〜３に選んだ場合の実測結果を例示している。図４の例は、表１の条件３と対応している。
すなわち、この発明のゲート駆動回路を用いることで、従来に比べてトレードオフ特性を改善できる。また、正負電源の有無により動作原理は変わらないが、負の電源がある場合の方が、トレードオフ特性の改善効果はやや高いということができる。

ゲート駆動回路を主としてMOSFETで構成したが、これは集積化を容易にし、回路規模を小さく（部品点数を少なく）するためである。また、図１の回路の変形例として、MOSFET２２のソースを、コンデンサ２５とMOSFET２３との接続点に接続するようにしても良い。

この発明の実施の形態を示す構成図 図１で逆バイアスが供給可能な例を示す回路図 一般的なゲート駆動回路を用いた場合のターンオフ動作説明図 この発明によるゲート駆動回路を用いた場合のターンオフ動作説明図 図１に対応する一般的な回路を示す回路図 図２に対応する一般的な回路を示す回路図

１…IGBT（絶縁ゲートバイポーラトランジスタ）、２０…ゲート駆動回路、２１，２２，２３，２４…MOSFET（金属酸化膜型電界効果トランジスタ）、２５…コンデンサ、２６…ターンオフ保持用制御回路、Vcc,+ Vcc,−Vcc…直流電源。

Claims (4)

1. 半導体素子のゲートに少なくとも正の電圧を供給してオン・オフ制御する半導体素子のゲート駆動回路において、
   直流電源間に第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを直列に接続し、前記半導体素子のゲート端子を前記第１ＭＯＳＦＥＴの負電位側端子および前記第２ＭＯＳＦＥＴの正電位側端子に接続し、半導体素子のエミッタ端子を第２ＭＯＳＦＥＴの負電位側端子に接続するとともに、第２ＭＯＳＦＥＴと並列に、コンデンサと第３ＭＯＳＦＥＴとの直列回路および第４ＭＯＳＦＥＴを接続し、
   前記第２ＭＯＳＦＥＴのオン抵抗を、第３、第４ＭＯＳＦＥＴのオン抵抗よりも大きくし、
   半導体素子をターンオフさせるときは、第１ＭＯＳＦＥＴをオフさせた状態で前記第２ＭＯＳＦＥＴと同時もしくは前記第２ＭＯＳＦＥＴより先に前記第３ＭＯＳＦＥＴをオンさせることを特徴とする半導体素子のゲート駆動回路。
2. 前記第４ＭＯＳＦＥＴは、前記半導体素子がオフ状態へ移行したとき、オンさせることを特徴とする請求項１に記載の半導体素子のゲート駆動回路。
3. 半導体素子のゲートに少なくとも正の電圧を供給してオン・オフ制御する半導体素子のゲート駆動回路において、
   直流電源間に第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを直列に接続し、前記半導体素子のゲート端子を前記第１ＭＯＳＦＥＴの負電位側端子および前記第２ＭＯＳＦＥＴの正電位側端子に接続し、半導体素子のエミッタ端子を第２ＭＯＳＦＥＴの負電位側端子に接続するとともに、第２ＭＯＳＦＥＴと並列に、コンデンサと第３ＭＯＳＦＥＴとの直列回路および第４ＭＯＳＦＥＴを接続し、
   前記第４ＭＯＳＦＥＴのオン抵抗を、第２，第３ＭＯＳＦＥＴのオン抵抗よりも小さくし、
   半導体素子をターンオフさせるときは、第１ＭＯＳＦＥＴをオフさせた状態で前記第２ＭＯＳＦＥＴと同時もしくは前記第２ＭＯＳＦＥＴより先に前記第３ＭＯＳＦＥＴをオンし、前記半導体素子がオフへ移行したとき、前記第４ＭＯＳＦＥＴをオンさせることを特徴とする半導体素子のゲート駆動回路。
4. 前記第４ＭＯＳＦＥＴのオン抵抗を、第２，第３ＭＯＳＦＥＴのオン抵抗よりも小さくすることを特徴とする請求項２に記載の半導体素子のゲート駆動回路。

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