JP2008066929A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、簡単な回路構成で電圧駆動型素子のターンオン時のスイッチング動作に伴って発生するノイズを低減し、且つ効率の高いスイッチング動作を駆動制御することが可能な半導体装置を提供することを目的とする。
【解決手段】半導体装置は、電圧駆動型素子のゲート端子にターンオンのための駆動信号を出力する駆動回路が、少なくとも２つのスイッチング素子の並列回路を有して構成され、制御回路が、ターンオン時のゲート電圧がミラー電圧に到達したとき並列回路のスイッチング素子を切り換えて、電圧駆動型素子の駆動能力を低くするよう構成されている。
【選択図】図１

Description

本発明は、電圧駆動型素子を有する半導体装置に関し、特に電圧駆動型素子を駆動制御する駆動回路及び制御回路を改良した半導体装置に関する。

半導体装置においては、電流駆動型素子に比べて駆動電力が小さく、駆動回路を簡素化でき、高周波動作に適した電圧駆動型素子が用いられており、特に電圧駆動型素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲート型バイポーラトランジスタ）は、駆動電力が小さく、駆動回路が簡単に構成できるため電源回路やインバータ回路等の分野において広く用いられている。また、電圧駆動型素子としてのＩＧＢＴを他の電子部品とともに１つのパッケージに組み込んで構成されたＩＰＭ（Intelligent Power Module）が各種提供されている。

ゲート端子に印加する電圧により電流を制御できる電圧駆動型の駆動素子としてのＩＧＢＴにおいては、例えば、特開２００２−３３３４７６号公報等に開示されているプッシュプル回路が一般的に用いられている。

従来の半導体装置のプッシュプル回路では、ＩＧＢＴの電源と接地との間に２つのスイッチング素子を直列に接続し、これらのスイッチング素子の接続点をＩＧＢＴのゲート端子に接続して構成されている。このような構成において、電源側のスイッチング素子をオン状態、接地側のスイッチング素子をオフ状態とすることにより、ＩＧＢＴをオン状態とし、電源側のスイッチング素子をオフ状態、接地側のスイッチング素子をオン状態とすることにより、ＩＧＢＴをオフ状態としている。

上記のように構成された従来の半導体装置において、電圧駆動型素子であるＩＧＢＴのスイッチング動作、特にオフ状態からオン状態へのスイッチング動作に伴って発生するノイズが問題となっている。このようなスイッチング動作に伴って発生するノイズを低減することを目的として構成された半導体装置が各種提案されている（特許文献１及び特許文献２参照）。さらに、半導体装置においては、駆動素子のスイッチング動作におけるエネルギー損失の少ない回路構成を目的として構成された半導体装置が各種提案されている（特許文献３及び４参照）。
特開２００４−２５３５８２号公報 特開平１１−０９７９９４号公報 特開２００４−２８２８０６号公報 特開２００４−２６６３６８号公報

特許文献１に開示された半導体装置においては、ＩＧＢＴのコレクタ電圧を検出して所定時間経過後に２つの駆動回路を切り換えて、駆動条件を変更するよう構成されていた。しかし、特許文献１の半導体装置においては、ＩＧＢＴのコレクタ電圧を検出して駆動制御する構成であるため部品点数が多く回路が複雑になるという問題がある。

特許文献２の半導体装置においては、４つのスイッチング素子とその駆動回路を設けてＩＧＢＴのターンオン時間とターンオフ時間を短くしつつスイッチング動作に伴うノイズを抑制できる回路構成が示されている。特許文献２の半導体装置においては、４つのスイッチング素子のための駆動回路が必要であるため回路構成が複雑になるという問題がある。

特許文献３の半導体装置においては、２つのスイッチング素子の直列回路に抵抗を設けて、２つのスイッチング素子が同時にオン状態となるときの貫通電流を制限し、その貫通電流により３つ目のスイッチング素子を制御して、ＩＧＢＴのゲートに対して大電流により充電するよう構成されている。このように構成された特許文献３の半導体装置は、２つのスイッチング素子が同時にオン状態となるよう構成されているため、そのとき生じる貫通電流によりエネルギー損失が大きくなるとともに、貫通電流に対応可能なスイッチング素子等の選定が必要であり、回路構成が大きく制約されるという問題があった。

特許文献４の半導体装置においては、ＩＧＢＴのゲート電圧の時間的変化率を検出し、その検出結果に基づいて当該ＩＧＢＴを駆動するよう構成されている。特許文献４の半導体装置には、ゲート電圧の変化率を検出する変化率検出回路、出力波形を整形する波形整形回路、タイマー回路等の検出回路を設けてＩＧＢＴのための制御回路と駆動回路の制御信号を出力するよう構成されている。したがって、引用文献４の半導体装置は回路構成が複雑であり、部品点数が多いという問題がある。

本発明は、上記のような従来における問題を解決し、簡単な回路構成で電圧駆動型素子のスイッチング動作、特にオフ状態からオン状態へのターンオン時のスイッチング動作に伴って発生するノイズを低減し、且つ効率の高いスイッチング動作を駆動制御することが可能な半導体装置を提供することを目的とする。

上記の課題を解決し目的を達成するために、本発明の半導体装置は、複数のスイッチング素子を有し、電圧駆動型素子のゲート端子にターンオンのための駆動信号を出力する駆動回路と、
前記駆動回路の各スイッチング素子に制御信号を出力する制御回路と、を具備し、
前記駆動回路は、少なくとも２つのスイッチング素子の並列回路を有して構成され、
前記制御回路は、ターンオン時のゲート電圧がミラー電圧に到達したとき前記並列回路のスイッチング素子を切り換えて、前記電圧駆動型素子の駆動能力を低くするよう構成されている。このように構成された本発明の半導体装置は、簡単な回路構成で電圧駆動型素子のスイッチング動作、特にオフ状態からオン状態へのターンオン時のスイッチング動作に伴って発生するノイズを低減し、効率の高いスイッチング動作を行うことができる。

本発明によれば、簡単な回路構成で電圧駆動型素子の高周波のスイッチング動作、特にオフ状態からオン状態へのスイッチング動作に伴って発生するノイズを低減し、且つ効率の高いスイッチング動作を行うことが可能な半導体装置を提供できるという優れた効果を有する。

以下、本発明に係る半導体装置の好適な実施の形態を添付の図面を用いて説明する。なお、各実施の形態において同じ機能構成を有するものには同じ符号を付して説明する。本発明は以下に説明する実施の形態の構成だけに限定されるものではなく、同じ機能を奏するものにより構成した半導体装置も含むものである。

実施の形態１．
図１は、電圧駆動型素子であるＩＧＢＴを用いた、本発明に係る実施の形態１の半導体装置の構成を示す回路図である。図１に示すように、電源ＶＢとＩＧＢＴ１のコレクタ端子Ｃとの間には負荷２０が接続されており、ＩＧＢＴ１のエミッタ端子Ｅは接地されている。ＩＧＢＴ１のゲート端子Ｇには駆動信号が入力され、その駆動信号に応じて当該ＩＧＢＴ１はオンオフ動作し、負荷２０が駆動される。負荷２０の両端には転流ダイオード２１が接続されており、負荷２０に蓄積したエネルギーを回生している。

ＩＧＢＴ１のゲート端子Ｇには駆動回路２Ａが接続されている。駆動回路２Ａは３つのスイッチング素子４，５，６と１つのダイオード７を有して構成されている。駆動回路２Ａの各スイッチング素子４，５，６に対する制御信号は、制御回路３Ａから入力される。制御回路３Ａには、入力端子２２に入力されたオンオフ信号と、駆動素子であるＩＧＢＴ１のゲート端子に入力される駆動信号とが入力され、各スイッチング素子４，５，６に対する制御信号を生成し、出力する。制御回路３Ａは、入力端子２２に入力されたオンオフ信号が入力される第１のインバータ８と、ＩＧＢＴ１のゲート端子に入力される駆動信号が入力される第２のインバータ９と、第１のインバータ８と第２のインバータ９の出力が反転して入力される負論理ＡＮＤ回路１０と、第１のインバータ８と負論理ＡＮＤ回路１０からの出力が反転して入力される負論理ＮＡＮＤ回路１１とを有して構成されている。第１のインバータ８の出力は第２のスイッチング素子６のゲート端子Ｇに入力される。第１のスイッチング素子４のゲート端子Ｇには、負論理ＡＮＤ回路１０の出力が入力される。また、負論理ＮＡＮＤ回路１１の出力は、補助スイッチング素子５のゲート端子Ｇに入力される。

制御回路３Ａからの制御信号が入力される駆動回路２Ａにおいて、第１のスイッチング素子４がＮチャンネルＭＯＳＦＥＴであり、第２のスイッチング素子６がＮチャンネルＭＯＳＦＥＴであり、第１のスイッチング素子４のソース端子Ｓと第２のスイッチング素子６のドレイン端子Ｄが接続され、直列接続されている。第１のスイッチング素子４のソース端子Ｓと第２のスイッチング素子６のドレイン端子Ｄとの接続点は、ＩＧＢＴ１のゲート端子Ｇに接続されている。第１のスイッチング素子４と並列にダイオード７と補助スイッチング素子５が設けられている。即ち、第１のスイッチング素子４のドレイン端子Ｄとソース端子Ｓとの間にダイオード７及び補助スイッチング素子５が設けられている。補助スイッチング素子５は、ＰチャンネルＭＯＳＦＥＴであり、ソース端子Ｓが電源Ｖｃｃに接続されており、ドレイン端子ＤがＩＧＢＴ１のゲート端子Ｇに接続されている。第１のスイッチング素子４のオン抵抗は、補助スイッチング素子５のオン抵抗より大きい値に設定されている。

以上のように、実施の形態１の半導体装置においては、第１のスイッチング素子（Ｎ−ＭＯＳＦＥＴ）４のゲート端子Ｇには制御回路３Ａの負論理ＡＮＤ回路１０の出力が入力され、第２のスイッチング素子（Ｎ−ＭＯＳＦＥＴ）６のゲート端子Ｇには第１のインバータ８の出力が入力される。また、補助スイッチング素子（Ｐ−ＭＯＳＦＥＴ）５のゲート端子Ｇには制御回路３Ａの負論理ＮＡＮＤ回路１１の出力が入力されるよう構成されている。

上記のように構成された実施の形態１の半導体装置におけるターンオン時の動作について説明する。
入力端子２２にＩＧＢＴ１に対するオン信号、すなわちここではＨｉｇｈレベルの信号が入力されると、そのオン信号が第１のインバータ８、負論理ＡＮＤ回路１０、及び入力反転側ＮＡＮＤ回路１１を介してＬｏｗレベルの制御信号が補助スイッチング素子５のゲート端子Ｇに入力される。この時点では第１のスイッチング素子４のゲート端子ＧにはＬｏｗレベルの信号が入力されているため、第１のスイッチング素子４はオフ状態であり補助スイッチング素子５のみがオン状態となる。この結果、入力端子２２にオン信号が入力された初期の段階では、オン抵抗の小さな補助スイッチング素子５のオン状態によりＩＧＢＴ１のゲート容量に対して充電動作が行われる。

入力端子２２にオン信号が入力されて上記のように補助スイッチング素子５がオン状態となり、ＩＧＢＴ１のゲート容量が充電されていくと、ＩＧＢＴ１のゲート電圧（ミラー電圧）が一定となるミラー期間に入る。このようにゲート電圧がミラー電圧に達すると、第２のインバータ９にＨｉｇｈレベルの信号が入力され、負論理ＡＮＤ回路１０から第１のスイッチング素子４のゲート端子ＧにＨｉｇｈレベルの制御信号が入力される。同時に、負論理ＮＡＮＤ回路１１から補助スイッチング素子５のゲート端子ＧにＨｉｇｈレベルの信号が入力され、補助スイッチング素子５はオフ状態となる。すなわち、ターンオン動作中において、ゲート電圧がミラー電圧以上のとき、オン抵抗の小さな補助スイッチング素子５からオン抵抗の大きな第１のスイッチング素子４に切り替わって、第１のスイッチング素子４のオン状態によりＩＧＢＴ１のゲート容量に対して充電動作するよう構成されている。

図２は実施の形態１の半導体装置における各部の動作を示すタイミング図である。図２において、（ａ）は入力端子２２に入力されるオン信号であり、（ｂ）は補助スイッチング素子５のゲート端子Ｇに入力されるゲート電圧であり、（ｃ）は第１のスイッチング素子４のゲート端子に入力されるゲート電圧であり、（ｄ）はＩＧＢＴ１のゲート電圧であり、（ｅ）はＩＧＢＴ１のコレクタ電流Ｉｃとコレクタ電圧Ｖｃｅである。
図２に示すように、実施の形態１の半導体装置においては、ＩＧＢＴ１のゲート電圧がミラー電圧に到達するまではＰチャンネルＭＯＳＦＥＴの補助スイッチング素子５がオン状態であり、ミラー電圧となるミラー期間において補助スイッチング素子５からＮチャンネルＭＯＳＦＥＴである第１のスイッチング素子４に切り替わるよう構成されている。

上記のように実施の形態１の半導体装置においては、ターンオン初期段階において、オン抵抗の小さな補助スイッチング素子５により充電して駆動能力を高め、その後にオン抵抗の大きな第１のスイッチング素子４により充電されるように構成されている。このため、ＩＧＢＴ１のターンオン時の電流立ち上がり時間が短縮されることになり、その直後のゲート電圧がミラー電圧となるミラー期間において切り替わり、駆動能力を低めてノイズの発生が低く抑えられ、誤動作や素子の破壊等の発生が抑えられている。

図３は実施の形態１の半導体装置の変形例を示す回路図である。図３に示す変形例には、第２のインバータがなく比較回路３０が設けられている。比較回路３０の反転入力端子（−）はＩＧＢＴのゲート端子と接続されており、非反転入力端子（＋）には電源電圧Ｖｃｃを抵抗分割した電圧信号（Ｖｔｈ）が入力されるよう構成されている。ここで電源電圧を抵抗分割した電圧は、閾値を示す電圧であり、ミラー電圧に対応する電圧に設定されている。このように構成された半導体装置においては、ゲート電圧がミラー電圧以上の時、オン抵抗の小さな補助スイッチング素子５から、オン抵抗の大きな第１のスイッチング素子４に切り替わる構成となる。したがって、図３に示した半導体装置においては、ミラー電圧で確実に所望のスイッチング素子に切り替わる構成となり、駆動効率が高く、ノイズの発生が抑制されたデバイスとなる。

以上のように、実施の形態１の半導体装置においては、ミラー電圧以下では能力の大きなＰチャンネルＭＯＳＦＥＴによりＩＧＢＴを駆動し、ミラー電圧以上ではＮチャンネルＭＯＳＦＥＴにより駆動するよう構成されているため、ターンオン立ち上がりの速度を落とすことなく、リカバリー電流を抑えてノイズの低減を図っている。また、図３に示した実施の形態１の半導体装置においては、ノイズ低減の効果をさらに高めるため、ターンオン後半の駆動においてＮチャンネルＭＯＳＦＥＴを使用しており、このＮチャンネルＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）分だけＩＧＢＴのゲート端子Ｇに印加される電圧を低くしている。

実施の形態２．
図４は電圧駆動型の駆動素子であるＩＧＢＴを用いた実施の形態２の半導体装置の構成を示す回路図である。実施の形態２において、前述の実施の形態１と同じ機能、構成を有するものには同じ符号を付してその説明は省略する。実施の形態２の半導体装置において、実施の形態１の半導体装置と異なる点は、制御回路の構成である。したがって、以下の実施の形態２の説明において、制御回路に符号３Ｂを付してその構成及び動作について説明する。

実施の形態２における制御回路３Ｂは、実施の形態１の制御回路３Ａと同様に、入力端子２２に入力されたオンオフ信号と、電圧駆動型素子であるＩＧＢＴ１のゲート端子に入力される駆動信号とが入力され、各スイッチング素子４，５，６に対する制御信号を生成し、出力する。
制御回路３Ｂは、入力端子２２に入力されたオンオフ信号が入力されるインバータ１２と、ＩＧＢＴ１のゲート端子に入力される駆動信号とインバータ１２の出力のそれぞれが反転して入力される負論理ＮＡＮＤ回路１３とを有して構成されている。インバータ１２の出力は第２のスイッチング素子６のゲート端子Ｇに入力される。第１のスイッチング素子４のゲート端子Ｇには、入力端子２２に入力されたオンオフ信号がそのまま入力される。また、負論理ＮＡＮＤ回路１３の出力は、補助スイッチング素子５のゲート端子Ｇに入力される。

制御回路３Ｂからの制御信号が入力される駆動回路２Ａは、実施の形態１の駆動回路２Ａと同じ構成であり、第１のスイッチング素子４がＮチャンネルＭＯＳＦＥＴであり、第２のスイッチング素子６がＮチャンネルＭＯＳＦＥＴであり、補助スイッチング素子５がＰチャンネルＭＯＳＦＥＴである。

以上のように、実施の形態２の半導体装置においては、第１のスイッチング素子（Ｎ−ＭＯＳＦＥＴ）４のゲート端子Ｇには入力端子２２のオンオフ信号が入力され、第２のスイッチング素子（Ｎ−ＭＯＳＦＥＴ）６のゲート端子Ｇにはインバータ１２の出力が入力される。また、補助スイッチング素子（Ｐ−ＭＯＳＦＥＴ）５のゲート端子Ｇには制御回路３Ｂの負論理ＮＡＮＤ回路１３の出力が入力されるよう構成されている。

上記のように構成された実施の形態２の半導体装置におけるターンオン時の動作について説明する。
入力端子２２にＩＧＢＴ１に対するオン信号、すなわちＨｉｇｈレベルの信号が入力されると、そのオン信号が第１のスイッチング素子４のゲート端子Ｇに入力され、第１のスイッチング素子４はオン状態となる。同時に、インバータ１２及び入力反転側ＮＡＮＤ回路１３を介してＬｏｗレベルの制御信号が補助スイッチング素子５のゲート端子Ｇに入力される。したがって、ターンオン動作の初期段階において、第１のスイッチング素子４と補助スイッチング素子５は同時にオン状態となる。この結果、オン信号が入力された初期段階において、第１のスイッチング素子４と補助スイッチング素子５の並列回路によりＩＧＢＴ１のゲート容量が充電される。

オン信号が入力されて上記のようにＩＧＢＴ１のゲート容量が充電されていくと、ＩＧＢＴ１のゲート電圧が一定（ミラー電圧）となるミラー期間に入る。このようにゲート電圧がミラー電圧に達すると、負論理ＮＡＮＤ回路１３にＨｉｇｈレベルの信号が入力され、負論理ＮＡＮＤ回路１３から補助スイッチング素子５のゲート端子ＧにＨｉｇｈレベルの信号が入力される。この結果、補助スイッチング素子５はオフ状態となる。すなわち、ターンオン動作中において、ゲート電圧がミラー電圧以上のとき、第１のスイッチング素子４と補助スイッチング素子５の並列回路によりＩＧＢＴ１のゲート容量を充電する構成から、第１のスイッチング素子４の単独回路によりＩＧＢＴ１のゲート容量を充電する構成となる。

上記のように実施の形態２の半導体装置においては、ターンオン初期段階において、第１のスイッチング素子４と補助スイッチング素子５の並列回路により充電して駆動能力を高め、その後に第１のスイッチング素子４のみの回路により充電するよう構成されている。このため、ＩＧＢＴ１のターンオン時の電流立ち上がり時間が短縮されることになり、その直後のゲート電圧がミラー電圧となるミラー期間において切り替わり、駆動能力を低下させてノイズの発生が低く抑えられ、誤動作や素子の破壊等の発生が抑えられている。

図５は実施の形態２の半導体装置の変形例を示す回路図である。図５に示す変形例には、比較回路３０が設けられている。その比較回路３０の非反転入力端子（＋）はＩＧＢＴのゲート端子と接続されており、反転入力端子（−）には電源電圧Ｖｃｃを抵抗分割した電圧信号（Ｖｔｈ）が入力されるよう構成されている。ここで電源電圧を抵抗分割した電圧は、閾値を示す電圧であり、ミラー電圧に対応する電圧に設定されている。このように構成された半導体装置においては、ゲート電圧がミラー電圧以上の時、オン抵抗の小さな第１のスイッチング素子４と補助スイッチング素子５との並列回路から、オン抵抗の大きな第１のスイッチング素子４のみに切り替わる構成となる。したがって、図５に示した半導体装置においては、ミラー電圧で確実に所望のスイッチング素子に切り替わる構成となり駆動効率が高く、ノイズの発生が抑制されたデバイスとなる。

以上のように、実施の形態２の半導体装置においては、ミラー電圧以下では能力の大きなＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとの並列回路によりＩＧＢＴを駆動し、ミラー電圧以上ではＮチャンネルＭＯＳＦＥＴのみにより駆動するよう構成されているため、ターンオン立ち上がりの速度を落とすことなく、リカバリー電流を抑えてノイズの低減を図っている。また、図５に示した実施の形態２の半導体装置においては、ノイズ低減の効果をさらに高めるため、ターンオン後半の駆動においてＮチャンネルＭＯＳＦＥＴを使用しており、このＮチャンネルＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）分だけＩＧＢＴのゲート端子Ｇに印加される電圧を低くしている。

図６の（ａ）と（ｂ）は実施の形態２の半導体装置をＩＰＭ(Intelligent Power Module)に搭載した場合の例を示すブロック図である。図６の（ａ）は、実施の形態２の半導体装置を有したハイサイドＩＧＢＴ(High-side IGBT)を駆動する高耐圧集積回路（ＨＶＩＣ）を示すブロック図である。図６の（ｂ）は、実施の形態２の半導体装置を有したローサイドＩＧＢＴ(Low-side IGBT)を駆動する低耐圧集積回路（ＬＶＩＣ）を示すブロック図である。
なお、図６の（ａ）と（ｂ）に示したＩＰＭの構成は、前述の実施の形態１の半導体装置を用いても構成することが可能であり、駆動効率が高く、ノイズの発生が抑制されたＩＰＭを構築することが可能である。

実施の形態３．
図７は電圧駆動型の駆動素子であるＩＧＢＴを用いた実施の形態３の半導体装置の構成を示す回路図である。実施の形態３において、前述の実施の形態１と同じ機能、構成を有するものには同じ符号を付してその説明は省略する。実施の形態３の半導体装置において、実施の形態１の半導体装置と異なる点は、駆動回路及び制御回路の構成である。したがって、以下の実施の形態３の説明において、駆動回路に符号２Ｂを付し、制御回路に符号３Ｃを付してそれぞれの構成及び動作について説明する。

ＩＧＢＴ１のゲート端子Ｇには駆動回路２Ｂが接続されている。駆動回路２Ｂは３つのスイッチング素子１４，１５，１６と１つのダイオード１７を有して構成されている。駆動回路２Ｂの各スイッチング素子１４，１５，１６に対する制御信号は、制御回路３Ｃから送出される。
実施の形態３における制御回路３Ｃは、実施の形態２の制御回路３Ｂと同様に、入力端子２２に入力されたオンオフ信号と、駆動素子であるＩＧＢＴ１のゲート端子に入力される駆動信号とが入力され、各スイッチング素子１４，１５，１６に対する制御信号を生成し、出力する。

制御回路３Ｃは、入力端子２２に入力されたオンオフ信号が入力されるインバータ１８と、ＩＧＢＴ１のゲート端子に入力される駆動信号とインバータ１８の出力のそれぞれが反転して入力される負論理ＡＮＤ回路１９とを有して構成されている。インバータ１８の出力は第２のスイッチング素子１６のゲート端子Ｇに入力される。第１のスイッチング素子１４のゲート端子Ｇには、入力端子２２に入力されたオンオフ信号がそのまま入力される。また、負論理ＡＮＤ回路１９の出力は、補助スイッチング素子１５のゲート端子Ｇに入力される。

制御回路３Ｃからの制御信号が入力される駆動回路２Ｂにおいて、第１のスイッチング素子１４がＮチャンネルＭＯＳＦＥＴであり、第２のスイッチング素子１６がＮチャンネルＭＯＳＦＥＴであり、第１のスイッチング素子１４のソース端子Ｓと第２のスイッチング素子１６のドレイン端子Ｄが接続され、直列接続されている。第１のスイッチング素子１４のソース端子Ｓと第２のスイッチング素子１６のドレイン端子Ｄとの接続点は、ＩＧＢＴ１のゲート端子Ｇに接続されている。第１のスイッチング素子１４と並列にダイオード１７と補助スイッチング素子１５が設けられている。即ち、第１のスイッチング素子１４のドレイン端子Ｄとソース端子Ｓとの間にダイオード１７及び補助スイッチング素子１５が設けられている。補助スイッチング素子１５は、ＮチャンネルＭＯＳＦＥＴであり、ドレイン端子Ｄが電源Ｖｃｃに接続されており、ソース端子ＳがＩＧＢＴ１のゲート端子Ｇに接続されている。

以上のように、実施の形態３の半導体装置においては、第１のスイッチング素子（Ｎ−ＭＯＳＦＥＴ）１４のゲート端子Ｇには入力端子２２のオンオフ信号が入力され、第２のスイッチング素子（Ｎ−ＭＯＳＦＥＴ）１６のゲート端子Ｇにはインバータ１８の出力が入力される。また、補助スイッチング素子（Ｎ−ＭＯＳＦＥＴ）１５のゲート端子Ｇには制御回路３Ｃの負論理ＡＮＤ回路１９の出力が入力されるよう構成されている。

上記のように構成された実施の形態３の半導体装置におけるターンオン時の動作について説明する。
入力端子２２にＩＧＢＴ１に対するオン信号、すなわちＨｉｇｈレベルの信号が入力されると、そのオン信号が第１のスイッチング素子１４のゲート端子Ｇに入力され、第１のスイッチング素子１４はオン状態となる。同時に、インバータ１８及び入力反転側ＡＮＤ回路１９を介してＨｉｇｈレベルの制御信号が補助スイッチング素子１５のゲート端子Ｇに入力される。したがって、ターンオン動作の初期段階において、第１のスイッチング素子（Ｎ−ＭＯＳＦＥＴ）１４と補助スイッチング素子（Ｎ−ＭＯＳＦＥＴ）１５は同時にオン状態となる。この結果、入力端子２２にオン信号が入力された初期段階において、第１のスイッチング素子１４と補助スイッチング素子１５の並列回路によりＩＧＢＴ１のゲート容量が充電される。

入力端子２２にオン信号が入力されて上記のようにＩＧＢＴ１のゲート容量が充電されていくと、ＩＧＢＴ１のゲート電圧が一定（ミラー電圧）となるミラー期間に入る。このようにゲート電圧がミラー電圧に達すると、負論理ＡＮＤ回路１９にＨｉｇｈレベルの信号が入力され、負論理ＡＮＤ回路１９から補助スイッチング素子１５のゲート端子ＧにＬｏｗレベルの信号が入力される。この結果、補助スイッチング素子１５はオフ状態となる。すなわち、ターンオン動作中において、ゲート電圧がミラー電圧以上のとき、第１のスイッチング素子１４と補助スイッチング素子１５の並列回路によりＩＧＢＴ１のゲート容量を充電する構成から、第１のスイッチング素子１４の単独回路によりＩＧＢＴ１のゲート容量を充電する構成となる。

上記のように実施の形態３の半導体装置は、ターンオン初期段階において、第１のスイッチング素子１４と補助スイッチング素子１５の並列回路により充電して駆動能力を高め、その後に第１のスイッチング素子１４のみの回路により充電するよう構成されている。このため、ＩＧＢＴ１のターンオン時の電流立ち上がり時間が短縮されることになり、その直後のゲート電圧がミラー電圧となるミラー期間において切り替わり、駆動能力を低下させてノイズの発生が低く抑えられ、誤動作や素子の破壊等の発生が抑えられている。

図８は実施の形態３の半導体装置の変形例を示す回路図である。図８に示す変形例には、比較回路３０が設けられている。この比較回路３０の非反転入力端子（＋）はＩＧＢＴのゲート端子と接続されており、反転入力端子（−）には電源電圧Ｖｃｃを抵抗分割した電圧信号（Ｖｔｈ）が入力されるよう構成されている。ここで電源電圧を抵抗分割した電圧は、閾値を示す電圧であり、ミラー電圧に対応する電圧に設定されている。このように構成された半導体装置においては、ゲート電圧がミラー電圧以上の時、オン抵抗の小さな第１のスイッチング素子１４と補助スイッチング素子１５との並列回路から、オン抵抗の大きな第１のスイッチング素子１４のみに切り替わる構成となる。したがって、図８に示した半導体装置においては、ミラー電圧で確実に所望のスイッチング素子に切り替わる構成となり駆動効率が高く、ノイズの発生が抑制されたデバイスとなる。

以上のように、実施の形態３の半導体装置においては、ミラー電圧以下では２つのＮチャンネルＭＯＳＦＥＴの並列回路によりＩＧＢＴを駆動し、ミラー電圧以上では１つのＮチャンネルＭＯＳＦＥＴのみにより駆動するよう構成されているため、ターンオン立ち上がりの速度を落とすことなく、リカバリー電流を抑えてノイズの低減を図っている。また、図８に示した実施の形態３の半導体装置においては、ノイズ低減の効果をさらに高めるため、ターンオン後半の駆動においてＮチャンネルＭＯＳＦＥＴを使用しており、このＮチャンネルＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）分だけＩＧＢＴのゲート端子Ｇに印加される電圧を低くしている。

また、実施の形態３の半導体装置においては、前述の図６の（ａ）と（ｂ）に示したＩＰＭと同様に構成することが可能であり、駆動効率が高く、ノイズの発生が抑制されたＩＰＭを構築することができる。

図９は、前述の実施の形態に示した半導体装置を電気機器のインバータ等に使用されるパワー半導体モジュールとして用いたＤＩＰ−ＩＰＭ(Dual-In-Line Package Intelligent Power Module:制御素子を内蔵したインテリジェントパワー半導体モジュール）の一例を示す回路図である。図９に示すように、３つの高耐圧集積回路（ＨＶＩＣ）と１つの低耐圧集積回路（ＬＶＩＣ）が設けられている。

本発明は、電圧駆動型素子を用いた半導体装置において、信頼性の高い駆動回路を簡単な構成により構築できるため、各種装置に用いられる汎用性の高い半導体装置となる。

本発明に係る実施の形態１の半導体装置の構成を示す回路図である。 実施の形態１の半導体装置における各部の動作を示すタイミング図である。 実施の形態１の半導体装置の変形例を示す回路図である。 本発明に係る実施の形態２の半導体装置の構成を示す回路図である。 実施の形態２の半導体装置の変形例を示す回路図である。 （ａ）と（ｂ）は実施の形態２の半導体装置をＩＰＭに搭載した場合の例を示すブロック図である。 本発明に係る実施の形態３の半導体装置の構成を示す回路図である。 実施の形態３の半導体装置の変形例を示す回路図である。 本発明の半導体装置を用いたＤＩＰ−ＩＰＭの一例を示す回路図である。

符号の説明

１ ＩＧＢＴ、２Ａ、２Ｂ 駆動回路、３Ａ、３Ｂ、３Ｃ 制御回路、４ 第１のスイッチング素子、５ 補助スイッチング素子、６ 第２のスイッチング素子、７ ダイオード、８ 第１のインバータ、９ 第２のインバータ、１０ 負論理ＡＮＤ回路、１１ 負論理ＮＡＮＤ回路、１２ インバータ、１３ 負論理ＮＡＮＤ回路、１４ 第１のスイッチング素子、１５ 補助スイッチング素子、１６ 第２のスイッチング素子、１７ ダイオード、１８インバータ、１９ 負論理ＡＮＤ回路、２０ 負荷、２１ 転流ダイオード、２２ 入力端子、３０ 比較回路

Claims (5)

1. 複数のスイッチング素子を有し、電圧駆動型素子のゲート端子にターンオンのための駆動信号を出力する駆動回路と、
   前記駆動回路の各スイッチング素子に制御信号を出力する制御回路と、を具備し、
   前記駆動回路は、少なくとも２つのスイッチング素子の並列回路を有して構成され、
   前記制御回路は、ターンオン時のゲート電圧がミラー電圧に到達したとき前記並列回路のスイッチング素子を切り換えて、前記電圧駆動型素子の駆動能力を低くするよう構成された半導体装置。
2. 複数のスイッチング素子を有し、電圧駆動型素子のゲート端子にターンオンのための駆動信号を出力する駆動回路、及び
   前記駆動回路の各スイッチング素子に制御信号を出力する制御回路、を具備する半導体装置において、
   前記スイッチング素子はＭＯＳＦＥＴにより構成され、前記駆動回路はＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとの並列回路を有しており、
   前記制御回路は、ターンオン時のゲート電圧がミラー電圧未満で前記駆動回路のＮチャンネルＭＯＳＦＥＴをオフ状態とし、ＰチャンネルＭＯＳＦＥＴをオン状態として、当該ＰチャンネルＭＯＳＦＥＴにより前記電圧駆動型素子のゲート端子に電圧を印加し、ターンオン時のゲート電圧がミラー電圧以上では前記駆動回路のＰチャンネルＭＯＳＦＥＴをオフ状態とし、ＮチャンネルＭＯＳＦＥＴをオン状態として、当該ＮチャンネルＭＯＳＦＥＴにより前記電圧駆動型素子のゲート端子に電圧を印加するよう構成された半導体装置。
3. 複数のスイッチング素子を有し、電圧駆動型素子のゲート端子にターンオンのための駆動信号を出力する駆動回路、及び
   前記駆動回路の各スイッチング素子に制御信号を出力する制御回路、を具備する半導体装置において、
   前記スイッチング素子はＭＯＳＦＥＴにより構成され、前記駆動回路はＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとの並列回路を有しており、
   前記制御回路は、ターンオン時のゲート電圧がミラー電圧未満で前記駆動回路のＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとをオン状態として前記電圧駆動型素子のゲート端子に電圧を印加し、ターンオン時のゲート電圧がミラー電圧以上では前記駆動回路のＰチャンネルＭＯＳＦＥＴをオフ状態とし、ＮチャンネルＭＯＳＦＥＴをオン状態として、当該ＮチャンネルＭＯＳＦＥＴのみにより前記電圧駆動型素子のゲート端子に電圧を印加するよう構成された半導体装置。
4. 複数のスイッチング素子を有し、電圧駆動型素子のゲート端子にターンオンのための駆動信号を出力する駆動回路、及び
   前記駆動回路の各スイッチング素子に制御信号を出力する制御回路、を具備する半導体装置において、
   前記スイッチング素子はＭＯＳＦＥＴにより構成され、前記駆動回路は第１のＮチャンネルＭＯＳＦＥＴと第２のＮチャンネルＭＯＳＦＥＴとの並列回路を有しており、
   前記制御回路は、ターンオン時のゲート電圧がミラー電圧未満で前記駆動回路の第１のＮチャンネルＭＯＳＦＥＴと第２のＮチャンネルＭＯＳＦＥＴとをオン状態として前記電圧駆動型素子のゲート端子に電圧を印加し、ターンオン時のゲート電圧がミラー電圧以上では前記第２のＮチャンネルＭＯＳＦＥＴをオフ状態とし、第１のＮチャンネルＭＯＳＦＥＴをオン状態として、当該第１のＮチャンネルＭＯＳＦＥＴのみにより前記電圧駆動型素子のゲート端子に電圧を印加するよう構成された半導体装置。
5. 電圧駆動型素子がＩＧＢＴである請求項１乃至４のいずれか一項に記載の半導体装置。

Images