JPWO2016207956A1 - 駆動回路、半導体装置 - Google Patents

Abstract

第１電圧と第２電圧を生成する１つの定電圧回路と、該第１電圧及び該第２電圧が入力されゲート駆動信号が入力される第１第２出力回路と、該第１出力回路の出力につながる第１端子と、該第２出力回路の出力につながる第２端子と、を備え、該第１出力回路は、該ゲート駆動信号の立ち上がりの際に該第１端子に該第１電圧を印加し、その後該ゲート駆動信号の電圧を高めて該第１端子に印加し、該ゲート駆動信号の立ち下がりの際に該第１端子に該第２電圧を印加し、該第２出力回路は、該ゲート駆動信号の立ち上がりの際に該第２端子に該第１電圧を印加し、その後該ゲート駆動信号の電圧を高めて該第２端子に印加し、該ゲート駆動信号の立ち下がりの際に該第２端子に該第２電圧を印加する。

Description

この発明は、複数の半導体スイッチング素子を制御する駆動回路、及びその駆動回路を備えた半導体装置に関する。

特許文献１には、半導体スイッチング素子のミラー電圧を検知し、ゲート電圧を制御することが開示されている。上記技術では、半導体スイッチング素子のターンオン時にはゲート電圧を増強してターンオン動作を速め、ターンオフ時にはミラー時間を調整することで半導体スイッチング素子の並列接続を容易にする。

特許文献２には、半導体スイッチング素子が劣化することを防止する方法として、半導体スイッチング素子に流れる過電流を抑制する方法が開示されている。具体的には半導体スイッチング素子のゲート電圧を制限することにより、半導体スイッチング素子に流れ得る短絡電流を抑制する。

日本特開平１１−２６２２４３号公報 日本特開２００９−７１９５６号公報

出力電流を増大させるために、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの複数の半導体スイッチング素子を並列接続することがある。このとき、並列接続された複数の半導体スイッチング素子は、一斉にターンオンし、一斉にターンオフすることが好ましい。しかしながら、複数の半導体スイッチング素子のＶｔｈがばらついていたり、複数の半導体スイッチング素子に異なるタイミングでゲート駆動信号が供給されたりすることがある。

ある半導体スイッチング素子が他の半導体スイッチング素子と比べて早くターンオンすると、その「ある半導体スイッチング素子」に電流が集中する。また、ある半導体スイッチング素子が他の半導体スイッチング素子に比べて遅くターンオフすると、その「ある半導体スイッチング素子」に電流が集中する。このような電流の不均衡は、出力電流が大容量になるほど顕著となり、半導体スイッチング素子へのダメージが大きくなる。

特許文献１では、半導体スイッチング素子毎にゲート電圧を検知する回路及び制御する回路が必要となるため、並列接続する半導体スイッチング素子の数が増加すると、制御が複雑化する問題があった。また、並列接続された半導体スイッチング素子のゲート配線を共通としていることから、ゲート発振の問題もある。

特許文献２に開示される駆動回路を、並列接続された半導体スイッチング素子毎に設けると、複数の半導体スイッチング素子に供給されるゲート駆動信号のタイミングがばらつく問題があった。

このように、複数の並列接続された半導体スイッチング素子のスイッチングのタイミングがばらつくことにより特定の半導体スイッチング素子に電流が集中する問題については、これまで十分な検討がなされていなかった。

本発明は上述の問題を解決するためになされたものであり、並列に接続された複数の半導体スイッチング素子のスイッチング時に特定の半導体スイッチング素子に大電流が流れることを抑制できる駆動回路及び半導体装置を提供することを目的とする。

本願の発明にかかる駆動回路は、第１電圧と第２電圧を生成する１つの定電圧回路と、該定電圧回路に接続され、該第１電圧及び該第２電圧が入力され、ゲート駆動信号が入力される第１出力回路と、該定電圧回路に接続され、該第１電圧及び該第２電圧が入力され、該ゲート駆動信号が入力される第２出力回路と、該第１出力回路の出力につながる第１端子と、該第２出力回路の出力につながる第２端子と、を備え、該第１出力回路は、該ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ該第１端子に該第１電圧を印加し、該第１期間の経過後には該ゲート駆動信号の電圧を高めて該第１端子に印加し、該ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ該第１端子に該第２電圧を印加し、該第２出力回路は、該ゲート駆動信号の立ち上がりの際に該第１期間だけ該第２端子に該第１電圧を印加し、該第１期間の経過後には該ゲート駆動信号の電圧を高めて該第２端子に印加し、該ゲート駆動信号の立ち下がりの際に該第２期間だけ該第２端子に該第２電圧を印加することを特徴とする。

本願の発明にかかる半導体装置は、第１電圧と第２電圧を生成する１つの定電圧回路と、該定電圧回路に接続され、該第１電圧及び該第２電圧が入力され、ゲート駆動信号が入力される複数の出力回路と、該複数の出力回路の出力につながる複数の端子と、該複数の端子に接続され、並列に接続された複数の半導体スイッチング素子と、を備え、該複数の出力回路は、該ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ該複数の端子に該第１電圧を印加し、該第１期間の経過後には該ゲート駆動信号の電圧を高めて該複数の端子に印加し、該ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ該複数の端子に該第２電圧を印加することを特徴とする。
本願の発明に係る他の駆動回路は、第１電圧と第２電圧を生成する第１定電圧回路と、第３電圧と第４電圧を生成する第２定電圧回路と、該第１定電圧回路に接続され、該第１電圧及び該第２電圧が入力され、ゲート駆動信号が入力される第１出力回路と、該第２定電圧回路に接続され、該第３電圧及び該第４電圧が入力され、該ゲート駆動信号が入力される第２出力回路と、該第１出力回路の出力につながる第１端子と、該第２出力回路の出力につながる第２端子と、を備え、該第１出力回路は、該ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ該第１端子に該第１電圧を印加し、該第１期間の経過後には該ゲート駆動信号の電圧を高めて該第１端子に印加し、該ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ該第１端子に該第２電圧を印加し、該第２出力回路は、該ゲート駆動信号の立ち上がりの際に該第１期間だけ該第２端子に該第３電圧を印加し、該第１期間の経過後には該ゲート駆動信号の電圧を高めて該第２端子に印加し、該ゲート駆動信号の立ち下がりの際に該第２期間だけ該第２端子に該第４電圧を印加し、該第１定電圧回路、該第２定電圧回路、該第１出力回路及び該第２出力回路を１つのＩＣとしたことを特徴とする。
本願の発明に係る他の駆動回路は、第１電圧と第２電圧を生成する第１定電圧回路と、該第１電圧と該第２電圧と同じ電圧を生成する第２定電圧回路と、該第１定電圧回路に接続され、該第１電圧及び該第２電圧が入力され、ゲート駆動信号が入力される複数の第１出力回路と、該第２定電圧回路に接続され、該第１電圧及び該第２電圧が入力され、ゲート駆動信号が入力される複数の第２出力回路と、該複数の第１出力回路の出力と該複数の第２出力回路の出力につながる複数の端子と、を備え、該複数の第１出力回路と該複数の第２出力回路は、該ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ該複数の端子に該第１電圧を印加し、該第１期間の経過後には該ゲート駆動信号の電圧を高めて該複数の端子に印加し、該ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ該複数の端子に該第２電圧を印加し、該第１定電圧回路、該第２定電圧回路、該複数の第１出力回路及び該複数の第２出力回路を１つのＩＣとしたことを特徴とする。

本発明のその他の特徴は以下に明らかにする。

この発明によれば、並列接続された複数の半導体スイッチング素子のスイッチング時に、１つの定電圧回路で生成した電圧を印加するので、特定の半導体スイッチング素子に大電流が流れることを抑制できる。

実施の形態１に係る駆動回路のブロック図である。 第１出力回路の一例を示す回路図である。 波形図である。 実施の形態２に係る定電圧回路の回路図である。 実施の形態３に係る駆動回路のブロック図である。 実施の形態４に係る駆動回路のブロック図である。 実施の形態５に係る半導体装置の回路図である。 実施の形態６に係る駆動回路のブロック図である。 実施の形態７に係る駆動回路のブロック図である。

本発明の実施の形態に係る駆動回路と半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る駆動回路１０のブロック図である。駆動回路１０は１つのＩＣ（集積回路）で形成されている。駆動回路１０は、外部からゲート駆動信号を受ける入力端子１２と、外部へゲート駆動信号を出力する第１第２端子２４、２６とを備えている。第１端子２４には第１半導体スイッチング素子のゲートが接続され、第２端子２６には第１半導体スイッチング素子に並列接続された第２半導体スイッチング素子のゲートが接続される。第１第２半導体スイッチング素子は特に限定されないが例えばＩＧＢＴである。駆動回路１０は並列接続された複数の半導体スイッチング素子を制御するものである。

入力端子１２には信号伝達回路１４が接続されている。信号伝達回路１４は入力端子１２から入力された信号に同期して、ゲート駆動信号（Preout）を生成する。信号伝達回路１４は、少なくとも、フィルタ回路、ディレイ回路、又はレベルシフト回路のいずれか１つを備える。フィルタ回路は入力された信号に含まれるノイズを除去する回路である。ディレイ回路は、上下アームの半導体スイッチング素子が交互にオンオフを繰り返す場合において、上下アームの半導体スイッチング素子が同時にオンして電源を短絡することを防止するために設けられるデットタイム（オフ期間）を設定する回路である。レベルシフト回路は、制御対象の半導体スイッチング素子が高電圧で駆動するタイプの素子である場合に、ゲート駆動信号の信号レベルを高める回路である。信号伝達回路１４は、任意の回路で構成される。

駆動回路１０は、第１電圧ＶＥｐと第２電圧ＶＥｎを生成する１つの定電圧回路１６を備えている。定電圧回路１６は駆動回路の外に設けてもよい。定電圧回路１６を駆動回路１０の中に設ける場合も駆動回路１０の外に設ける場合も定電圧回路は１つである。定電圧回路１６は、第１電圧ＶＥｐと第２電圧ＶＥｎを外部に出力するものであればよく、その構成は任意である。

駆動回路１０は、第１出力回路２０及び第２出力回路２２を備えている。第１出力回路２０は、信号伝達回路１４及び定電圧回路１６に接続され、ゲート駆動信号、第１電圧、第２電圧を受ける。第２出力回路２２は、信号伝達回路１４及び定電圧回路１６に接続され、ゲート駆動信号、第１電圧、第２電圧を受ける。第１出力回路２０の出力に第１端子２４がつながっている。第１出力回路２０の出力は第１端子２４に印加される。第２出力回路２２の出力に第２端子２６がつながっている。第２出力回路２２の出力は第２端子２６に印加される。

第１出力回路２０と第２出力回路２２は、ゲート駆動信号Preoutに同期して、出力信号を出力する。具体的には、ゲート駆動信号Preoutの立ち上りに同期して第１、第２端子２４、２６の信号ＯＵＴａ、ＯＵＴｂが立ち上り、ゲート駆動信号Preoutの立ち下がりに同期して第１、第２端子２４、２６の信号ＯＵＴａ、ＯＵＴｂが立ち下がる。

第１出力回路２０は、第１制限回路２０ａ、第１遅延回路２０ｂ、及び第１駆動回路２０ｃを備えている。第２出力回路２２は、第２制限回路２２ａ、第２遅延回路２２ｂ、及び第２駆動回路２２ｃを備えている。

第１制限回路２０ａと第２制限回路２２ａは、ゲート駆動信号Preoutを受け、ゲート駆動信号Preoutに同期して出力信号の電圧値を制限する回路である。具体的には、ゲート駆動信号Preoutの立ち上り時において出力信号ＯＵＴａ、ＯＵＴｂの上昇を第１電圧ＶＥｐに制限し、ゲート駆動信号Preoutの立ち下がり時において、出力信号ＯＵＴａ、ＯＵＴｂの低下を第２電圧ＶＥｎに制限する。

第１遅延回路２０ｂと第２遅延回路２２ｂは、ゲート駆動信号Preoutを遅延させる回路である。第１遅延回路２０ｂと第２遅延回路２２ｂによるゲート駆動信号の遅延時間は、複数の半導体スイッチング素子に同一タイミングでゲート駆動信号が供給された際のスイッチングのタイミングのばらつきに対し、十分に長いものとする。つまり、複数の半導体スイッチング素子の特性ばらつきに起因して生じるスイッチングの時間差よりも長い時間を遅延時間とする。

第１駆動回路２０ｃと第２駆動回路２２ｃは、定常時（非スイッチング時）における出力信号ＯＵＴａ、ＯＵＴｂの電圧値を制御する回路である。第１駆動回路２０ｃは、第１遅延回路２０ｂにより遅延したゲート駆動信号Preoutにより駆動される。第２駆動回路２２ｃは、第２遅延回路２２ｂにより遅延したゲート駆動信号Preoutにより駆動される。

このように、第１出力回路２０と第２出力回路２２は、信号伝達回路１４から入力されたゲート駆動信号を出力する。信号伝達回路１４、定電圧回路１６、第１出力回路２０、及び第２出力回路２２は、１つのＩＣとして形成されている。

図２は、第１出力回路２０の一例を示す回路図である。第１出力回路２０には、第１電圧ＶＥｐ、ゲート駆動信号Preout、第２電圧ＶＥｎが入力される。第１制限回路２０ａはソースフォロワ回路である。つまり、第１制限回路２０ａは、ソースフォロワ接続されたＮＭＯＳ３６とＰＭＯＳ３８を備えている。ＮＭＯＳ３６とＰＭＯＳ３８は、それぞれ、インバータ３２、３４の出力により制御される。

インバータ３２、３４はインバータ３０を経由したゲート駆動信号Preoutに同期して、ＮＭＯＳ３６とＰＭＯＳ３８のゲートに電圧を印加する。インバータ３２の電源電圧は第１電圧ＶＥｐである。インバータ３２は、ゲート駆動信号Preout=H(High)のとき、ＮＭＯＳ３６のゲート電圧を第１電圧ＶＥｐとする。他方、インバータ３４の基準電位は第２電圧ＶＥｎである。インバータ３４は、ゲート駆動信号Preout=L(Low)のとき、ＰＭＯＳ３８のゲート電圧を第２電圧ＶＥｎとする。そのため、第１制限回路２０ａの出力は、ゲート駆動信号Preoutに同期し、ＮＭＯＳ３６とＰＭＯＳ３８のゲート電圧値に対応した電圧値に制限される。

第１電圧ＶＥｐと第２電圧ＶＥｎは、並列接続された複数の半導体スイッチング素子の何れかに集中した電流値がその半導体スイッチング素子の破壊耐量以下となるように設定される。

図２において、第１駆動回路２０ｃは直列接続されたＰＭＯＳ５０とＮＭＯＳ５２を備えている。ＰＭＯＳ５０及びＮＭＯＳ５２は、第１遅延回路２０ｂにより遅延されたゲート駆動信号Preoutにより制御される。

図２において、第１遅延回路２０ｂはディレイ回路４０、４２を備えている。ディレイ回路４０、４２は入力される信号の立ち上り時のみ信号を遅延させる。例えば、ゲート駆動信号Preoutの立ち上り時は、ゲート駆動信号はディレイ回路４０により遅延される。遅延させられたゲート駆動信号はディレイ回路４０の後段のＮＯＴ回路（インバータ）によって反転し、ＰＭＯＳ５０に入力される。

他方、ゲート駆動信号Preoutの立ち下がり時は、ＮＯＴ回路によって反転した信号がディレイ回路４２により遅延される。遅延されたゲート駆動信号はＮＭＯＳ５２に入力される。

ゲート駆動信号Preoutの立ち上り時には、まず、第１制限回路２０ａにより第１端子２４に第１電圧ＶＥｐが印加され、一定の遅延時間経過後ＰＭＯＳ５０がオンする。他方、ゲート駆動信号Preoutの立ち下り時には、まず第１制限回路２０ａにより第１端子２４に第２電圧ＶＥｎが印加され、一定の遅延時間経過後ＮＭＯＳ５２がオンする。つまり、ディレイ回路４０、４２によりゲート駆動信号Preoutが遅延している期間において、第１端子２４の電圧値を第１電圧ＶＥｐ又は第２電圧ＶＥｎに制限することができる。

なお、第２出力回路２２については、第１出力回路２０と同じ回路構成とすることができるので説明を省略する。

続いて、駆動回路１０の動作について、図３の波形図を参照しつつ説明する。図３において、ゲート駆動信号Preoutの立ち上がりにより、第１期間Ｔａが開始する。図３では時刻ｔ１からｔ２までの期間が第１期間Ｔａである。第１期間Ｔａにおいては、第１制限回路２０ａにより、第１端子２４に第１電圧ＶＥｐが印加される。また、第２制限回路２２ａにより、第２端子２６に第１電圧ＶＥｐが印加される。

第１期間Ｔａは第１遅延回路２０ｂと第２遅延回路２２ｂによってゲート駆動信号が遅延される期間に等しい。時刻ｔ２で第１期間が終わると時刻ｔ２からｔ３まで続く定常期間が始まる。定常期間では、第１遅延回路２０ｂによって遅延されたゲート駆動信号が第１駆動回路２０ｃで増幅されて第１端子２４に印加される。第１駆動回路２０ｃは、第１期間Ｔａの後から第２期間の開始（時刻ｔ３）までの間（定常期間）、第１遅延回路２０ｂの出力を増幅して第１端子２４に印加する。

定常期間において、第２遅延回路２２ｂによって遅延されたゲート駆動信号が第２駆動回路２２ｃで増幅されて第２端子２６に印加される。第２駆動回路２２ｃでは、第２遅延回路２２ｂの出力が増幅され、増幅された信号が第２端子２６に印加される。

その後、時刻ｔ３において、ゲート駆動信号Preoutが立ち下がる。時刻ｔ３から時刻ｔ４までの期間は第２期間Ｔｂである。第１制限回路２０ａは、第２期間Ｔｂ中、第１端子２４に第２電圧ＶＥｎを印加する。第２制限回路２２ａは、第２期間Ｔｂに第２端子２６に第２電圧ＶＥｎを印加する。なお、第２期間Ｔｂは第１遅延回路２０ｂと第２遅延回路２２ｂによってゲート駆動信号が遅延される期間に等しい。

本発明によれば、ゲート駆動信号Preoutの立ち上がり時に第１第２端子２４、２６に印加される電圧を第１電圧ＶＥｐに制限し、ゲート駆動信号Preoutの立ち下がり時に第１第２端子２４、２６に印加される電圧が第２電圧ＶＥｎより低下しないようにする。これにより、並列接続された複数の半導体スイッチング素子のスイッチング時のゲート電圧を制限することができ、特定の半導体スイッチング素子に大電流が流れることを抑制できる。

具体的には、複数の半導体スイッチング素子のターンオン時においては相対的に早くターンオンする半導体スイッチング素子に電流が集中する為、その半導体スイッチング素子のゲート電圧の上昇を制限することでその半導体スイッチング素子に大電流が流れることを抑制できる。

複数の半導体スイッチング素子のターンオフ時においては相対的に遅くターンオフする半導体スイッチング素子に電流が集中する為、相対的に早くターンオフする半導体スイッチング素子のゲート電圧の低下を制限することで、特定の半導体スイッチング素子に大電流が流れることを抑制できる。

本発明の効果について、並列接続された２つの半導体スイッチング素子がターンオフする場合を想定し具体的に説明する。ターンオフ時において、Ｖｔｈのばらつきなどにより、並列接続された何れかの半導体スイッチング素子(例えば第１半導体スイッチング素子)が先行してターンオフすると、第１半導体スイッチング素子に流れていた電流は依然オン状態である他の半導体スイッチング素子(第２半導体スイッチング素子)に流れ込む。つまり、第２半導体スイッチング素子にはオン状態時（定常期間）に流れていた電流が集中することになる。このとき、第２半導体スイッチング素子に流れる電流が破壊耐量以上となると、第２半導体スイッチング素子が劣化又は破壊することがある。

ところが、本発明の実施の形態１に係る駆動回路によれば、先行してターンオフする第１半導体スイッチング素子のゲート電圧の低下を第２電圧ＶＥｎに制限することにより、第２半導体スイッチング素子に流れ込む電流値を制限することができる。第２電圧ＶＥｎは、第２半導体スイッチング素子に流れ込む電流値が破壊耐量以下となるように設定される。

ところで、第１遅延回路２０ｂと第２遅延回路２２ｂで設定する遅延時間は、複数の半導体スイッチング素子のスイッチングのばらつき（スイッチング時間差）に対して十分に長くする必要がある。しかし、この遅延時間を長くすると所望の制御が実現できない。本発明の実施の形態１では、遅延時間を短くするために、複数の出力回路（第１出力回路２０と第２出力回路２２）を１つの駆動回路１０内に集積した。そして、１つの信号伝達回路１４から、複数の出力回路にゲート駆動信号Preoutを供給するので、第１遅延回路２０ｂと第２遅延回路２２ｂに入力されるゲート駆動信号には伝達遅延差がほとんどない。よって、駆動回路１０から複数の半導体スイッチング素子に対しほぼ同時にゲート駆動信号を供給できるので、複数の半導体スイッチング素子の動作ばらつきを抑止しつつ、遅延回路（第１遅延回路２０ｂ、第２遅延回路２２ｂ）で設定する遅延時間を短縮することができる。

本発明の実施の形態１では、１つの定電圧回路１６から複数の出力回路に第１電圧と第２電圧を供給した。そのため、複数の出力回路は共通の第１電圧と第２電圧を用いることとなり、複数の半導体スイッチング素子の動作ばらつきを抑制できる。

本発明の実施の形態１に係る駆動回路１０はその特徴を失わない範囲で様々な変形が可能である。例えば、信号伝達回路１４は省略してもよい。また、第１出力回路２０は、ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ第１端子２４に第１電圧ＶＥｐを印加し、第１期間の経過後にはゲート駆動信号の電圧を高めて第１端子２４に印加し、ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ第１端子２４に第２電圧ＶＥｎを印加するものである。この機能を有する限り、上記の第１出力回路２０とは別の構成を有する第１出力回路を用いてもよい。

第２出力回路２２は、ゲート駆動信号の立ち上がりの際に第１期間だけ第２端子２６に第１電圧ＶＥｐを印加し、第１期間の経過後にはゲート駆動信号の電圧を高めて第２端子２６に印加し、ゲート駆動信号の立ち下がりの際に第２期間だけ第２端子２６に第２電圧ＶＥｎを印加するものである。この機能を有する限り、上記の第２出力回路２２とは別の構成を有する第２出力回路を用いてもよい。

実施の形態１では、駆動回路１０が２つの出力回路を有し、駆動回路１０に２つの半導体スイッチング素子が接続されることとしたが、駆動回路１０が有する出力回路の数、及び並列接続される半導体スイッチング素子の数は任意である。例えば、１つの駆動回路で３つの半導体スイッチング素子を制御する場合には、２つの半導体スイッチング素子を制御する場合と比較して、第１電圧ＶＥｐを低くし、第２電圧ＶＥｎを高くする。多数の半導体スイッチング素子を制御する場合は１つの半導体スイッチング素子に集中する電流が大きくなるおそれがあるが、こうすることで、特定の半導体スイッチング素子に大電流が流れることを抑制できる。

これらの変形は以下の実施の形態に係る駆動回路と半導体装置に適宜応用できる。なお、以下の実施の形態については、実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。

実施の形態２．
実施の形態２に係る駆動回路は定電圧回路の構成に特徴がある。図４は、実施の形態２に係る定電圧回路１６の回路図である。定電圧回路１６は、抵抗１０１、１０２、１０３、１０４、１０５、１０６と、可変抵抗部１１０、１１２と、ＭＯＳ１１４、１１６を備えている。可変抵抗部１１０は抵抗１０１と抵抗１０２の間に複数のヒューズを備えている。可変抵抗部１１２は抵抗１０３と抵抗１０４の間に複数のヒューズを備えている。ヒューズにレーザを照射するか否かを選択することで、可変抵抗部１１０、１１２の抵抗値を自在に変更することができる。可変抵抗部１１０、１１２の抵抗値を所望の値とし、ＭＯＳ１１４、１１６のゲート入力電圧を制御することで、第１電圧ＶＥｐと第２電圧ＶＥｎを制御（調節）することができる。

ＭＯＳ１１４、１１６は、ドレイン端子がそれぞれＧＮＤ、ＶＣＣに接続され、ソース端子が端子（ＶＥｐ、ＶＥｎで表されている）に接続されているソースフォロア構成となっている。ＭＯＳ１１４、１１６のソース端子に接続されている抵抗１０５、１０６はＭＯＳ１１４、１１６のソース端子がハイインピーダンスになるのを防止する為に挿入されるものであり、ハイインピーダンスになる懸念がない場合には省略することも可能である。抵抗１０１、１０２の何れか一方は定電流源とすることが可能である。また、抵抗１０３、１０４の何れか一方を定電流源とすることもできる。

このように、ヒューズを用いて定電圧回路１６を構成することにより、第１電圧ＶＥｐと第２電圧ＶＥｎを調整することができる。これにより、半導体スイッチング素子のＶｔｈのばらつきを考慮して、複数の半導体スイッチング素子に最適な第１電圧ＶＥｐと第２電圧ＶＥｎを設定することができる。

定電圧回路は、溶断の前後で第１電圧ＶＥｐ又は第２電圧ＶＥｎを変化させるヒューズを備える限り、適宜その構成を変更することができる。

実施の形態３．
実施の形態３に係る駆動回路は保護回路を設けたことに特徴がある。図５は、本発明の実施の形態３に係る駆動回路のブロック図である。この駆動回路には、信号伝達回路１４に接続された１つの保護回路２００が設けられている。保護回路２００は、第１駆動回路２０ｃ又は第２駆動回路２２ｃの電源電圧（ＶＣＣ）が予め定められた値よりも低下したときに、ゲート駆動信号Preoutを遮断することで、第１駆動回路２０ｃと第２駆動回路２２ｃの出力をストップさせるものである。

このように、１つの保護回路２００で複数の駆動回路の保護動作を担うことで、複数の駆動回路に均一の保護をかけることができる。具体的には、保護回路２００により複数の駆動回路の出力を一斉にストップすることができるので、複数の半導体スイッチング素子のターンオフのタイミングを揃えることができる。さらに、信号伝達回路１４、定電圧回路１６、第１出力回路２０、第２出力回路２２、及び保護回路２００を１つのＩＣとすることで、保護回路を駆動回路の外部に設けた場合よりも装置構成を簡素にできる。なお、１つの保護回路を第１駆動回路２０ｃと第２駆動回路２２ｃに接続してそれらの出力をストップさせてもよいし、別の方法でそれらの出力をストップさせてもよい。

実施の形態４．
図６は、実施の形態４に係る駆動回路のブロック図である。この駆動回路は、駆動回路の温度を測定する温度検出回路２０２を備えている。温度検出回路２０２は周知の方法で駆動回路１０の温度を測定する。温度検出回路２０２は定電圧回路１６に接続されている。定電圧回路１６は、温度検出回路２０２で測定した温度の情報を得て、駆動回路１０の温度が予め定められた温度より高くなった場合、第１電圧ＶＥｐを低くし、第２電圧ＶＥｎを高くする。このように温度情報と出力電圧（第１電圧と第２電圧）を連動させるのは、例えば増幅器を利用する周知の方法により実現可能である。

半導体装置における主要な発熱源は半導体スイッチング素子であるので、駆動回路１０の温度が高ければ半導体スイッチング素子の温度も高いと予測される。そのため、駆動回路１０の温度が予め定められた温度より高い場合、半導体スイッチング素子の温度も相当高いと考えられ、そのような高温の複数の半導体スイッチング素子の１つに電流が集中するとその半導体スイッチング素子の劣化が進む。そこで、上記のように、第１電圧ＶＥｐを低くし、第２電圧ＶＥｎを高くすることで、複数の半導体スイッチング素子の１つに集中する電流値を小さくすることができる。

温度検出回路を駆動回路に設けた場合、温度検出回路で駆動回路の温度を測定し間接的に半導体スイッチング素子の温度を検出することになる。直接的に半導体スイッチング素子の温度を測定したい場合は、温度検出回路を半導体スイッチング素子の上又は近傍に設けてもよい。

実施の形態５．
図７は、実施の形態５に係る半導体装置３００の回路図である。半導体装置３００は、駆動回路３０４、３０６が形成された駆動モジュール３０２を備えている。駆動回路３０４、３０６は基本的には実施の形態１で説明した図１の駆動回路１０と同じ構成を有しているが、出力回路と出力用の端子を３つ有している点で図１の駆動回路１０と異なっている。

駆動回路３０４は、入力端子ＨＩＮからゲート駆動信号の入力を受け、第１端子ＨＯ１、第２端子ＨＯ２、及び第３端子ＨＯ３にゲート駆動信号を出力する。駆動回路３０６は、入力端子ＬＩＮからゲート駆動信号の入力を受け、第１端子ＬＯ１、第２端子ＬＯ２、及び第３端子ＬＯ３にゲート駆動信号を出力する。

駆動回路３０４と駆動回路３０６のどちらについても、１つの定電圧回路が３つの出力回路に第１電圧と第２電圧を供給する。また、１つの信号伝達回路が３つの出力回路にゲート駆動信号を供給する。

第１端子ＨＯ１に半導体スイッチング素子３１０のゲートが接続され、第２端子ＨＯ２に半導体スイッチング素子３１２のゲートが接続され、第３端子ＨＯ３に半導体スイッチング素子３１４のゲートが接続されている。半導体スイッチング素子３１０、３１２、３１４は並列接続されている。半導体スイッチング素子３１０、３１２、３１４は高電位側の半導体スイッチング素子である。

第１端子ＬＯ１に半導体スイッチング素子３２０のゲートが接続され、第２端子ＬＯ２に半導体スイッチング素子３２２のゲートが接続され、第３端子ＬＯ３に半導体スイッチング素子３２４のゲートが接続されている。半導体スイッチング素子３２０、３２２、３２４は並列接続されている。半導体スイッチング素子３２０、３２２、３２４は低電位側の半導体スイッチング素子である。

複数の出力回路（駆動回路３０４、３０６に３つずつ設けられている）は、ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ複数の端子（第１端子ＨＯ１、ＬＯ１、第２端子ＨＯ２、ＬＯ２、第３端子ＨＯ３、ＬＯ３）に第１電圧ＶＥｐを印加する。そして複数の出力回路は、第１期間の経過後にはゲート駆動信号の電圧を高めて複数の端子に印加する。複数の出力回路は、ゲート駆動信号の立ち下がりの際には、予め定められた第２期間だけ複数の端子に第２電圧ＶＥｎを印加する。

ゲート駆動信号の立ち上がりの際には、並列駆動する半導体スイッチング素子３１０、３１２、３１４のゲート電圧が第１電圧ＶＥｐ以下に抑制されるので、いずれか１つの素子に過大な電流が流れることはない。また、ゲート駆動信号の立ち下がりの際には並列駆動する半導体スイッチング素子３１０、３１２、３１４のゲート電圧が第２電圧ＶＥｎ以上に制限されるので、いずれか１つの素子に過大な電流が流れることはない。半導体スイッチング素子３２０、３２２、３２４についても同様の効果を得ることができる。

したがって、本実施の形態によればスイッチングの（タイミングの）ばらつきにより特定の半導体スイッチング素子に大電流が流れることを抑制できる。また、各半導体スイッチング素子を個別のゲート駆動信号により制御する為、ゲート発振の懸念もなく、しかも、半導体スイッチング素子のゲート電圧の検出が不要である為制御も容易である。

並列接続される半導体スイッチング素子として、ＳＯＡ(安全動作領域)が設定されているものを用いてもよい。その場合、半導体スイッチング素子に流れ得る最大の電流値がＳＯＡ内におさまるように第１電圧ＶＥｐと第２電圧ＶＥｎを設定することで、より安定した大容量の半導体装置を実現することができる。

第１電圧ＶＥｐは、ゲート駆動信号の立ち上がり時に複数の半導体スイッチング素子のうち最初にターンオンした素子に定格電流以下の電流が流れる値に設定されることが好ましい。また、第２電圧ＶＥｎは、ゲート駆動信号の立ち下がり時に複数の半導体スイッチング素子のうち最後にターンオフした素子に定格電流以下の電流が流れる値に設定されることが好ましい。

１つの駆動回路で制御される半導体スイッチング素子の数は複数であれば特に限定されない。制御対象となる半導体スイッチング素子の数と同数の、出力回路と、端子を設ける。駆動モジュール３０２に２つの駆動回路を別々に設けるのではなく、これらの２つの駆動回路を１つのＩＣ（集積回路）としてもよい。また、１つの端子から駆動回路３０４、３０６にゲート駆動信号を入力させてもよい。駆動回路の出力用の端子と半導体スイッチング素子のゲートとの間にゲート抵抗を設けてもよい。

半導体スイッチング素子としてＩＧＢＴを図示したが、他のタイプのスイッチング素子を用いてもよい。電源ＶＢについては、図７に示すように半導体装置３００の外部から供給するのではなく、半導体装置の内部で生成してもよい。このような電源生成には、例えばブートストラップダイオードを含むブートストラップ回路を用いるものなど、周知の技術を利用することができる。

図７に示す構成を２つ備えることでブリッジ回路を形成することができ、３つ備えることで３相交流インバータを形成することができる。駆動回路３０４、３０６としては、ここまでの実施の形態で説明した駆動回路のいずれかを用いることができる。

実施の形態６．
実施の形態１〜５では、１つの駆動回路に１つの定電圧回路を設けた。しかし、１つの駆動回路の中に複数の定電圧回路を設けることが適切な場合があるので、そのような場合について実施の形態６、７で説明する。図８は、実施の形態６に係る駆動回路のブロック図である。この駆動回路１０は、第１電圧ＶＥｐ１と第２電圧ＶＥｎ１を生成する第１定電圧回路１６Ａと、第３電圧ＶＥｐ２と第４電圧ＶＥｎ２を生成する第２定電圧回路１６Ｂを備えている。第１電圧ＶＥｐ１と第３電圧ＶＥｐ２は異なり、第２電圧ＶＥｎ１と第４電圧ＶＥｎ２は異なる。

第１出力回路２０は第１定電圧回路１６Ａに接続され、第１電圧ＶＥｐ１及び第２電圧ＶＥｎ１が入力され、ゲート駆動信号が入力される。第２出力回路２２は第２定電圧回路１６Ｂに接続され、第３電圧ＶＥｐ２及び第４電圧ＶＥｎ２が入力され、ゲート駆動信号が入力される。

第１出力回路２０は、ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ第１端子２４に第１電圧ＶＥｐ１を印加し、第１期間の経過後にはゲート駆動信号の電圧を高めて第１端子２４に印加し、ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ第１端子２４に第２電圧ＶＥｎ１を印加する。

第２出力回路２２は、ゲート駆動信号の立ち上がりの際に第１期間だけ第２端子２６に第３電圧ＶＥｐ２を印加し、第１期間の経過後にはゲート駆動信号の電圧を高めて第２端子２６に印加し、ゲート駆動信号の立ち下がりの際に第２期間だけ第２端子２６に第４電圧ＶＥｎ２を印加する。第１定電圧回路１６Ａ、第２定電圧回路１６Ｂ、第１出力回路２０及び第２出力回路２２は１つのＩＣに設けられている。

例えば、第１端子２４にＩＧＢＴのゲートを接続し、第２端子２６に前述のＩＧＢＴと並列接続されたＭＯＳＦＥＴのゲートを接続する場合がある。ＩＧＢＴとＭＯＳＦＥＴでは電気特性が異なるので、ＩＧＢＴとＭＯＳＦＥＴに別々に第１期間（図３のｔ１からｔ２までの期間）における上限電圧と第２期間（図３のｔ３からｔ４までの期間）における下限電圧を設定することが好ましい。

そこで、本発明の実施の形態６では、第１定電圧回路１６Ａと第２定電圧回路１６Ｂを設けたので、第１期間と第２期間においてＩＧＢＴとＭＯＳＦＥＴに別々の電圧を印加することができる。しかも、第１定電圧回路１６Ａ、第２定電圧回路１６Ｂ、第１出力回路２０及び第２出力回路２２は１つのＩＣに設けられているので、複数の半導体スイッチング素子のスイッチングタイミングのずれ（不均衡）を抑制できる。

このように複数の定電圧回路を設けるのは、異なる種類の半導体スイッチング素子を１つの駆動回路で駆動する場合に有効である。当然ながら、複数の半導体スイッチング素子はＩＧＢＴとＭＯＳＦＥＴに限定されず、周知の半導体スイッチング素子を適宜利用することができる。

実施の形態７．
図９は、実施の形態７に係る駆動回路のブロック図である。この駆動回路１０は、並列接続された１０個の半導体スイッチング素子を制御するものである。そのために、１０個の出力回路を備える。具体的には５個の第１出力回路２１０と５個の第２出力回路２１２を備える。第１定電圧回路１６Ａは第１電圧ＶＥｐと第２電圧ＶＥｎを５個の第１出力回路２１０に供給する。第２定電圧回路１６Ｂも第１電圧ＶＥｐと第２電圧ＶＥｎを５個の第２出力回路２１２に供給する。第１定電圧回路１６Ａが生成する第１電圧と第２定電圧回路１６Ｂが生成する第１電圧は等しく、第１定電圧回路１６Ａが生成する第２電圧と第２定電圧回路１６Ｂが生成する第２電圧は等しい。

５個の第１出力回路２１０には、それぞれ、第１定電圧回路１６Ａが接続され、第１電圧及び第２電圧が入力され、ゲート駆動信号が入力される。５個の第２出力回路２１２には、それぞれ、第２定電圧回路１６Ｂが接続され、第１電圧及び第２電圧が入力され、ゲート駆動信号が入力される。合計１０個の出力回路の出力はそれぞれ端子２１４に接続されている。

１０個の出力回路は、それぞれ、図１の第１出力回路２０と同等の構成を有している。第１出力回路２１０と第２出力回路２１２は、ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ複数の端子に第１電圧ＶＥｐを印加し、第１期間の経過後にはゲート駆動信号の電圧を高めて複数の端子に印加し、ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ複数の端子に第２電圧ＶＥｎを印加する。第１定電圧回路１６Ａ、第２定電圧回路１６Ｂ、複数の第１出力回路２１０及び複数の第２出力回路２１２は１つのＩＣとした。

多数（例えば１０個）の並列接続された半導体スイッチング素子を１つの駆動回路で制御する場合、出力回路も多数（例えば１０個）必要となる。この場合に１つの定電圧回路で１０個の出力回路に第１電圧と第２電圧を供給しようとすると、電圧を供給する配線が長くなってしまい、複数の出力回路に供給される定電圧値にばらつきが生じる場合がある。

この場合、本実施の形態のように定電圧回路を複数個用意することで、複数の出力回路に供給される電圧値を略均等にすることができる。この際、複数の定電圧回路の定電圧値を均一にすることが重要となる。複数の定電圧回路の定電圧値を均一にするためには、例えば、定電圧回路として図４の回路を用いることが有効である。

第１定電圧回路１６Ａ、第２定電圧回路１６Ｂ、複数の第１出力回路２１０及び複数の第２出力回路２１２は１つのＩＣとしたので、複数の出力回路の制御ばらつきを抑制できる。

出力回路の数は１０個に限定されない。仮に出力回路の数が４つ程度だったとしても、複数の出力回路に対して供給する定電圧値を均一化する必要が生じた場合には、定電圧回路を複数設けるべきである。なお、ここまでの実施の形態で説明した駆動回路の特徴を適宜に組み合わせて、本発明の効果を高めても良い。

１０ 駆動回路、 １２ 入力端子、 １４ 信号伝達回路、 １６ 定電圧回路、 ２０ 第１出力回路、 ２０ａ 第１制限回路、 ２０ｂ 第１遅延回路、 ２０ｃ 第１駆動回路、 ２２ 第２出力回路、 ２２ａ 第２制限回路、 ２２ｂ 第２遅延回路、 ２２ｃ 第２駆動回路、 ２４ 第１端子、 ２６ 第２端子、 ２００ 保護回路、 ２０２ 温度検出回路

Claims (13)

1. 第１電圧と第２電圧を生成する１つの定電圧回路と、
   前記定電圧回路に接続され、前記第１電圧及び前記第２電圧が入力され、ゲート駆動信号が入力される第１出力回路と、
   前記定電圧回路に接続され、前記第１電圧及び前記第２電圧が入力され、前記ゲート駆動信号が入力される第２出力回路と、
   前記第１出力回路の出力につながる第１端子と、
   前記第２出力回路の出力につながる第２端子と、を備え、
   前記第１出力回路は、前記ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ前記第１端子に前記第１電圧を印加し、前記第１期間の経過後には前記ゲート駆動信号の電圧を高めて前記第１端子に印加し、前記ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ前記第１端子に前記第２電圧を印加し、
   前記第２出力回路は、前記ゲート駆動信号の立ち上がりの際に前記第１期間だけ前記第２端子に前記第１電圧を印加し、前記第１期間の経過後には前記ゲート駆動信号の電圧を高めて前記第２端子に印加し、前記ゲート駆動信号の立ち下がりの際に前記第２期間だけ前記第２端子に前記第２電圧を印加することを特徴とする駆動回路。
2. 前記第１出力回路は、
   前記第１期間に前記第１端子に前記第１電圧を印加し、前記第２期間に前記第１端子に前記第２電圧を印加する第１制限回路と、
   前記ゲート駆動信号を遅延させて出力する第１遅延回路と、
   前記第１期間の後から前記第２期間の開始までの間、前記第１遅延回路の出力を増幅して前記第１端子に印加する第１駆動回路と、を備え、
   前記第２出力回路は、
   前記第１期間に前記第２端子に前記第１電圧を印加し、前記第２期間に前記第２端子に前記第２電圧を印加する第２制限回路と、
   前記ゲート駆動信号を遅延させて出力する第２遅延回路と、
   前記第１期間の後から前記第２期間の開始までの間、前記第２遅延回路の出力を増幅して前記第２端子に印加する第２駆動回路と、を備えたことを特徴とする請求項１に記載の駆動回路。
3. 少なくとも、フィルタ回路、ディレイ回路、又はレベルシフト回路のいずれか１つを備え、前記第１出力回路と前記第２出力回路に前記ゲート駆動信号を出力する１つの信号伝達回路を備えたことを特徴とする請求項２に記載の駆動回路。
4. 前記定電圧回路、前記第１出力回路、前記第２出力回路及び前記信号伝達回路を１つのＩＣとしたことを特徴とする請求項３に記載の駆動回路。
5. 前記第１制限回路と前記第２制限回路はソースフォロワ回路であることを特徴とする請求項２に記載の駆動回路。
6. 前記定電圧回路は、溶断の前後で前記第１電圧又は前記第２電圧を変化させるヒューズを備えることを特徴とする請求項１〜５のいずれか１項に記載の駆動回路。
7. 前記第１駆動回路又は前記第２駆動回路の電源電圧が予め定められた値よりも低下したときに前記第１駆動回路と前記第２駆動回路の出力をストップさせる１つの保護回路を備え、
   前記定電圧回路、前記第１出力回路、前記第２出力回路、前記信号伝達回路及び前記保護回路を１つのＩＣとしたことを特徴とする請求項３に記載の駆動回路。
8. 前記駆動回路の温度を測定する温度検出回路を備え、
   前記定電圧回路は、前記温度検出回路で測定した温度の情報を得て、前記駆動回路の温度が予め定められた温度より高くなった場合、前記第１電圧を低くし、前記第２電圧を高くすることを特徴とする請求項１〜７のいずれか１項に記載の駆動回路。
9. 第１電圧と第２電圧を生成する１つの定電圧回路と、
   前記定電圧回路に接続され、前記第１電圧及び前記第２電圧が入力され、ゲート駆動信号が入力される複数の出力回路と、
   前記複数の出力回路の出力につながる複数の端子と、
   前記複数の端子に接続され、並列に接続された複数の半導体スイッチング素子と、を備え、
   前記複数の出力回路は、前記ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ前記複数の端子に前記第１電圧を印加し、前記第１期間の経過後には前記ゲート駆動信号の電圧を高めて前記複数の端子に印加し、前記ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ前記複数の端子に前記第２電圧を印加することを特徴とする半導体装置。
10. 前記第１電圧は、前記ゲート駆動信号の立ち上がり時に前記複数の半導体スイッチング素子のうち最初にターンオンした素子に定格電流以下の電流が流れる値に設定され、
    前記第２電圧は、前記ゲート駆動信号の立ち下がり時に前記複数の半導体スイッチング素子のうち最後にターンオフした素子に定格電流以下の電流が流れる値に設定されたことを特徴とする請求項９に記載の半導体装置。
11. 前記複数の半導体スイッチング素子の温度を測定する温度検出回路を備え、
    前記定電圧回路は、前記温度検出回路で測定した温度の情報を得て、前記複数の半導体スイッチング素子の温度が予め定められた温度より高くなった場合、前記第１電圧を低くし、前記第２電圧を高くすることを特徴とする請求項９に記載の半導体装置。
12. 第１電圧と第２電圧を生成する第１定電圧回路と、
    第３電圧と第４電圧を生成する第２定電圧回路と、
    前記第１定電圧回路に接続され、前記第１電圧及び前記第２電圧が入力され、ゲート駆動信号が入力される第１出力回路と、
    前記第２定電圧回路に接続され、前記第３電圧及び前記第４電圧が入力され、前記ゲート駆動信号が入力される第２出力回路と、
    前記第１出力回路の出力につながる第１端子と、
    前記第２出力回路の出力につながる第２端子と、を備え、
    前記第１出力回路は、前記ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ前記第１端子に前記第１電圧を印加し、前記第１期間の経過後には前記ゲート駆動信号の電圧を高めて前記第１端子に印加し、前記ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ前記第１端子に前記第２電圧を印加し、
    前記第２出力回路は、前記ゲート駆動信号の立ち上がりの際に前記第１期間だけ前記第２端子に前記第３電圧を印加し、前記第１期間の経過後には前記ゲート駆動信号の電圧を高めて前記第２端子に印加し、前記ゲート駆動信号の立ち下がりの際に前記第２期間だけ前記第２端子に前記第４電圧を印加し、
    前記第１定電圧回路、前記第２定電圧回路、前記第１出力回路及び前記第２出力回路を１つのＩＣとしたことを特徴とする駆動回路。
13. 第１電圧と第２電圧を生成する第１定電圧回路と、
    前記第１電圧と前記第２電圧と同じ電圧を生成する第２定電圧回路と、
    前記第１定電圧回路に接続され、前記第１電圧及び前記第２電圧が入力され、ゲート駆動信号が入力される複数の第１出力回路と、
    前記第２定電圧回路に接続され、前記第１電圧及び前記第２電圧が入力され、ゲート駆動信号が入力される複数の第２出力回路と、
    前記複数の第１出力回路の出力と前記複数の第２出力回路の出力につながる複数の端子と、を備え、
    前記複数の第１出力回路と前記複数の第２出力回路は、前記ゲート駆動信号の立ち上がりの際に予め定められた第１期間だけ前記複数の端子に前記第１電圧を印加し、前記第１期間の経過後には前記ゲート駆動信号の電圧を高めて前記複数の端子に印加し、前記ゲート駆動信号の立ち下がりの際に予め定められた第２期間だけ前記複数の端子に前記第２電圧を印加し、
    前記第１定電圧回路、前記第２定電圧回路、前記複数の第１出力回路及び前記複数の第２出力回路を１つのＩＣとしたことを特徴とする駆動回路。

Images