JP2013168905A - パワーデバイス制御回路およびパワーデバイス回路 - Google Patents

Abstract

【課題】本発明は、ＥＭＩノイズの抑制と、スイッチング損失の抑制の両立を、低コストで実現するパワーデバイス制御回路の提供を目的とする。
【解決手段】本発明に係るパワーデバイス制御回路２００は、パワーデバイス１００のゲート端子１００ａにゲート駆動信号を入力するパワーデバイス制御回路であって、パワーデバイス１００を制御するためのパワーデバイス制御信号１ａを受ける制御信号入力回路２と、制御信号入力回路２に接続された駆動系統制御回路４と、駆動系統制御回路４から、駆動回路制御信号１ｃを受けてパワーデバイス１００を駆動する、複数の駆動系統５ａ、５ｂ、５ｃを有する駆動回路５と、所定の信号、即ちパワーデバイス制御信号１ａが入力されてから一定時間後に、駆動回路制御信号１ｃによって駆動系統５ｂを切り替えることにより、駆動系統制御回路４のパワーデバイス１００を駆動する駆動能力を変化させるタイマ回路３とを備える。
【選択図】図１

Description

本発明は、パワーデバイス制御回路に関し、特に、パワーデバイスのゲート端子にゲート駆動信号を入力するパワーデバイス制御回路に関する。

ＩＧＢＴ等のパワーデバイスを駆動する場合、パワーデバイス制御回路により、パワーデバイスのゲート信号を制御することによって、パワーデバイスのスイッチングを行う。

パワーデバイスをターンオンする際に、オフ状態からオン状態への遷移に要するターンオン時間が発生する。このターンオン時間は、ゲート−エミッタ間およびゲート−コレクタ間の容量に電荷が蓄積されるのに要する時間であり、前記容量の充電にともなってゲート電圧が上昇し、閾値電圧に達することで、パワーデバイスがオン状態となる。

ゲート−エミッタ間電圧が上昇する際に、ゲート−エミッタ間電圧が一定となる期間が存在する。これは、ゲート−コレクタ間容量が充電される期間であり、ミラー期間と呼ばれる。このミラー期間後に、再びゲート−エミッタ間電圧は上昇を開始して、閾値電圧に達する。

スイッチング損失によるエネルギーロスを考慮すると、ターンオン時間はできるだけ短いほうが好ましい。ターンオン時間を短縮するためには、上述したミラー期間の短縮が必要であり、ゲートに印加する電流電圧を大きくすることによって、ミラー期間を短縮してパワーデバイスをオンすることが可能である。

しかし、スイッチング時にゲートに印加する電流電圧を大きくすると、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズが大きくなってしまい、周囲のデバイス等に悪影響を及ぼす恐れがある。

以上のように、スイッチング損失を抑制することと、ＥＭＩノイズを抑制することを両立させるのは困難であり、ＥＭＩノイズ低減のために、スイッチング損失を犠牲にして制御を行っていた。

この問題を解決するために、スイッチング時にパワーデバイスのゲート電圧をモニタし、ゲート−エミッタ間電圧の変化率に応じてゲート抵抗を切り替えることで、ＥＭＩノイズ低減とスイッチング損失低減の両立を図る技術が知られている（特許文献１参照）。特許文献１によると、ミラー期間中に、ゲート抵抗を、ターンオン開始時の抵抗値よりも低い抵抗値に切り替える制御を行う。こうすることで、ターンオン初期時には小さい電流をゲートに入力することで、ＥＭＩ等のノイズを低減し、ノイズの発生の少ないミラー期間に達してから大きいゲート電流に切り替えることで、スイッチング時間の短縮とノイズ低減を両立している。

なお、本明細書において以下では、ゲート−エミッタ間電圧のことを、単にゲート電圧と呼ぶ。

特開２００７−１６６６５５号公報

上述した特許文献１の技術では、ゲート電圧をモニタするための回路や、この回路をサージ電圧等から保護するための回路が必要であるため、制御回路の規模が大きくなるとともに、コストも上昇する問題がある。

また、ゲート電圧をモニタし、制御回路にフィードバックする制御を行うため、フィードバックに一定の時間を要し、高速スイッチングに対応できない問題がある。

本発明は以上のような問題を解決するためになされたものであり、スイッチング損失を抑制することと、ＥＭＩノイズを抑制することを両立して、高速スイッチングが可能な、低コストのパワーデバイス制御回路を提供することを目的とする。

本発明に係るパワーデバイス制御回路は、パワーデバイスのゲート端子にゲート駆動信号を入力するパワーデバイス制御回路であって、パワーデバイスを制御するためのパワーデバイス制御信号を受ける制御信号入力回路と、制御信号入力回路に接続された駆動系統制御回路と、駆動系統制御回路から、駆動回路制御信号を受けて前記パワーデバイスを駆動する、複数の駆動系統を有する駆動回路と、所定の信号が入力されてから一定時間後に、駆動回路制御信号によって駆動系統を切り替えることにより、駆動系統制御回路のパワーデバイスを駆動する駆動能力を変化させるタイマ回路とを備える。

本発明に係るパワーデバイス制御回路によれば、パワーデバイスをターンオンする際に、ターンオン開始時は、低い駆動能力で駆動を行い、ミラー期間到達後は、駆動回路制御信号によって駆動系統を切り替えることにより、より高い駆動能力で駆動を行うような制御を行うことで、スイッチング損失を犠牲にすることなく、ＥＭＩノイズを抑制することが可能である。

また、タイマ回路を利用して駆動能力を変化させるため、ゲート電圧をモニタする必要がなく、比較的小規模の回路構成が可能である。また、フィードバック制御を用いないため高速スイッチングに対応可能である。

実施の形態１に係るパワーデバイス制御回路のブロック図である。 実施の形態１に係るパワーデバイス制御回路の動作を示す図である。 実施の形態１に係るパワーデバイス制御回路の回路図である。 実施の形態２に係るパワーデバイス制御回路のブロック図である。 実施の形態２に係るパワーデバイス制御回路の動作を示す図である。 実施の形態３に係るパワーデバイス制御回路のブロック図である。 実施の形態４に係るパワーデバイス制御回路の回路図である。

＜実施の形態１＞
＜回路構成＞
図１に本実施の形態におけるパワーデバイス制御回路のブロック図を示す。パワーデバイス制御回路２００に、制御対象であるパワーデバイス１００のゲート端子１００ａが接続されている。パワーデバイス１００は、例えば、還流ダイオードが接続されたＩＧＢＴである。

外部からのパワーデバイス制御信号１ａを受ける制御信号入力回路２が、駆動系統制御回路４に接続される。また、タイマ回路２は、パワーデバイス制御信号１ａを受けて、ゲート電圧がミラー電圧に達するまでの時間分のカウントを行い、タイマ信号１ｂを駆動系統制御回路に入力する。

駆動回路５は駆動系統制御回路４に接続され、駆動系統制御回路４から駆動回路制御信号１ｃを受け取る。駆動回路５の出力は、パワーデバイス１００のゲート端子１００ａに入力される。

駆動回路５は、複数の駆動系統、即ち第１駆動系統５ａ、第２駆動系統５ｂ、・・・、第ｎ駆動系統５ｃを備える。これら駆動系統は、駆動回路制御信号１ｃに応じて切り替えられる。

図２に本実施の形態におけるパワーデバイス制御回路の回路例を示す。駆動系統制御回路４は、制御信号入力回路２の出力を受けて駆動する、ＭＯＳＦＥＴ４ａ，４ｂを縦に接続したエミッタフォロアプッシュプル回路と、タイマ回路３からタイマ信号１ｂを受けて駆動するＭＯＳＦＥＴ４ｃから構成される。なお、ＭＯＳＦＥＴ４ａ，４ｂ，４ｃは他の種類のトランジスタでもよい。

駆動回路５は、第１駆動系統５ａと、第２駆動系統５ｂから構成され、第１駆動系統５ａは、プッシュプル回路の出力、即ちＭＯＳＦＥＴ４ａのエミッタおよびＭＯＳＦＥＴ４ｂのコレクタに接続され、第２駆動系統５ｂは、ＭＯＳＦＥＴ４ｃのエミッタに接続される。また、第１駆動系統５ａと第２駆動系統５ｂはそれぞれ、駆動素子として、抵抗素子を備える。

タイマ回路３は、抵抗素子とコンデンサから成る時定数回路である。時定数回路の抵抗値とコンデンサ容量を調整することにより、タイマカウント時間が、ゲート電圧がミラー電圧に到達するまでの時間と等しくなるように設定されている。

＜動作＞
図３に、本実施の形態におけるパワーデバイス制御回路２００の動作シーケンスを示す。まず、タイマ回路３がなく、パワーデバイス１００を第１駆動系統５ａのみで駆動する場合を考える。この場合のゲート電圧の変化を図３（ｃ）に破線で示す。

制御信号入力回路２にパワーデバイス制御信号１ａが入力されると（図３（ａ））、制御信号入力回路は、駆動系統制御回路４に備わる、ＭＯＳＦＥＴ４ａをオンする。すると、第１駆動系統５ａを介して、パワーデバイス１００のゲート端子１００ａにバイアス電圧が供給され、パワーデバイス１００のゲート−エミッタ間容量が充電されることで、ゲート電圧が上昇する。その後、ゲート電圧はしばらくの間一定となる。この期間は、パワーデバイス１００のゲート−コレクタ間容量が充電される期間であり、ミラー期間と呼ばれる。ミラー期間を経て、ゲート電圧は再び上昇し、パワーデバイスがオン状態となる。このように、ミラー期間があることによりスイッチングが遅れ、スイッチング損失となっていた。

そこで、本実施の形態では、タイマ回路３を用いて、制御系統を切り替えて駆動を行う。まず、制御信号入力回路２にパワーデバイス制御信号１ａが入力され（図３（ａ））、それと同時にタイマ回路３にも、パワーデバイス制御信号１ａが入力され、タイマ信号、即ち、時定数回路のコンデンサの電圧が上昇を始める（図３（ｂ））。パワーデバイス制御信号１ａを受け取った制御信号入力回路２は、駆動系統制御回路４に備わるＭＯＳＦＥＴ４ａをオンして、第１駆動系統５ａを有効にする。これによって、パワーデバイス１００のゲート端子１００ａには、第１駆動系統５ａによる駆動能力で電圧が印加され、ゲート電圧が上昇を開始する（図３（ｃ））。ゲート電圧がミラー電圧に達すると同時に、タイマ設定時間を経過したタイマ回路３即ち時定数回路において、コンデンサの充電が完了して、ＭＯＳＦＥＴ４ｃがオンとなり、第２駆動系統５ｂが有効となる。

従って、駆動系統切り替え後は、第１駆動系統５ａおよび第２駆動系統５ｂによって、パワーデバイスのゲート−エミッタ間により大きな電圧を印加して高い駆動能力で駆動を行う。高い駆動能力に切り替えて駆動を行うことにより、ゲート−コレクタ間容量およびゲート−エミッタ間容量の充電を素早く行うことができ、ミラー期間が短縮される。

また、本実施の形態の変形例として、タイマ回路３は、マイコン等のデジタル信号で動作する回路であってもよい。

＜効果＞
本実施の形態におけるパワーデバイス制御回路２００は、パワーデバイス１００のゲート端子１００ａにゲート駆動信号を入力するパワーデバイス制御回路であって、パワーデバイス１００を制御するためのパワーデバイス制御信号１ａを受ける制御信号入力回路２と、制御信号入力回路２に接続された駆動系統制御回路４と、駆動系統制御回路４から、駆動回路制御信号１ｃを受けてパワーデバイス１００を駆動する、複数の駆動系統５ａ、５ｂ、５ｃを有する駆動回路５と、所定の信号、即ちパワーデバイス制御信号１ａが入力されてから一定時間後に、駆動回路制御信号１ｃによって駆動系統５ｂを切り替えることにより、駆動系統制御回路４のパワーデバイス１００を駆動する駆動能力を変化させるタイマ回路３とを備える。

従って、ターンオン開始時は、第１駆動系統５ａにより低い駆動能力で駆動を行うことで、ＥＭＩノイズの発生を抑制し、ミラー期間到達後は、駆動回路制御信号１ｃによって駆動系統を切り替えることにより、第１駆動系統５ａと第２駆動系統５ｂを合わせた高い駆動能力により駆動を行うことで、ミラー期間を短縮して、スイッチング損失を抑制することが可能である。また、本実施の形態におけるパワーデバイス制御回路２００は、特許文献１のように、ゲート電圧をモニタするフィードバック制御を行わないので、高速スイッチングに対応可能である。また、特許文献１のように、ゲート電圧をモニタするためのモニタ回路や、それをサージ電圧等から保護するための保護回路を必要としないので、コスト低減が可能である。さらに、ゲート電圧がミラー電圧に達するまでの時間は、パワーデバイス制御回路２００の特性により決定されるので、この時間をタイマ回路３のタイマカウント時間とすることで、高精度な制御が可能である。

また、本実施の形態におけるパワーデバイス制御回路２００に備わるタイマ回路３に入力される所定の信号は、パワーデバイス制御信号１ａである。従って、パワーデバイス制御信号１ａがパワーデバイス制御回路２００に入力されるとともに、カウントを始めることが可能である。

また、本実施の形態におけるパワーデバイス制御回路２００に備わるタイマ回路３は、時定数回路であることを特徴とする。従って、図２のように、抵抗素子とコンデンサで構成可能であるので、少ない回路素子で形成することが可能であり、回路規模を小さくすることができる。

また、本実施の形態のパワーデバイス制御回路２００に備わる各駆動系統は、定電圧を出力することを特徴とする。従って、各駆動系統は、抵抗素子のみでパワーデバイス１００を駆動可能である。よって、回路規模を小さくできるとともに、コスト低減が可能である。さらに、部品数を低減できるため、製品の不良率を低減することができる。

また、本実施の形態におけるパワーデバイス制御回路２００において、各駆動系統は、同一または同種の駆動素子をそれぞれ備えることを特徴とする。従って、各駆動系統に備わる駆動素子を同一または同種とすることで、駆動素子１つの特性を把握することで、他の駆動素子の特性も把握することができる。また、駆動系統が、並列に接続された駆動素子を備える場合でも、その特性を把握することができる。また、駆動素子の特性のばらつきも把握しやすくなる。

また、本実施の形態におけるパワーデバイス制御回路２００において、駆動系統の個数は２であることを特徴とする。従って、駆動系統を切り替えて、駆動能力を変化させるためには、駆動系統の個数は２が最小である。よって、本実施の形態の回路構成は、駆動回路５の構成として、最小の構成であるので、回路規模を小さくできるとともに、コストの低減が可能である。さらに、部品数低減により、製品の不良率を低減することができる。

また、本実施の形態におけるパワーデバイス制御回路２００の変形例として、タイマ回路３を、デジタル信号で動作する回路としてもよい。従って、タイマ回路をマイコン等の回路とすることで、高精度な時間制御か可能となり、また、時定数回路と比べて、時間設定も容易となる。また、パワーデバイス制御回路２００をＩＣに内蔵した場合でも、時間設定が可能である。

＜実施の形態２＞
本実施の形態におけるパワーデバイス制御回路のブロック図を図４に示す。実施の形態１では、タイマ回路３への入力信号として、パワーデバイス制御信号１ａが入力されていたが、本実施の形態では、駆動回路制御信号１ｃが入力される点が異なる。その他の回路構成は実施の形態１と同じであるので、説明を省略する。

図４のタイマ回路３は、実施の形態１と同じく時定数回路であり、駆動回路制御信号１ｃが入力されてから、ゲート電圧がミラー電圧に達するまでの時間がタイマカウント時間となるように、予め設定されている。

図５に、本実施の形態におけるパワーデバイス制御回路の動作シーケンスを示す。実施の形態１（図３）では、パワーデバイス制御信号１ａが制御信号入力回路２に入力されるのと同時に、タイマ回路３がカウントを開始したが、本実施の形態では、それよりも遅いタイミング、即ち駆動回路制御信号１ｃが駆動回路５に入力されるタイミングで、タイマ回路３がカウントを開始する。その他の動作は、図３と同じであるので、説明を省略する。

＜効果＞
本実施の形態におけるパワーデバイス制御回路２００に備わるタイマ回路３に入力される所定の信号は、駆動回路制御信号１ｃである。従って、実施の形態１と比べると、タイマ回路３のタイマカウント時間が短いので、時定数回路を構成するコンデンサのコンデンサ容量を小さくすることができるため、回路の小型化、低コスト化が可能である。また、カウント時間が短くなることで、カウント時間のばらつきが小さくなり、高精度な制御が可能である。

＜実施の形態３＞
図６に本実施の形態におけるパワーデバイス制御回路のブロック図を示す。実施の形態１および実施の形態２と異なり、タイマ回路が２個備わっている。第１タイマ回路６と第２タイマ回路７でタイマカウント時間をずらして設定しておくことで、タイマ信号１ｄ，１ｅが駆動系統制御回路４に入力される時間差が生じ、この時間差を利用して、段階的に駆動系統５ａ，５ｂ，５ｃを切り替えることが可能となる。

本実施の形態におけるパワーデバイス制御回路２００において、タイマ回路は、複数備わることを特徴とする。従って、駆動系統を複数回切り替えることが可能となり、実施の形態１および実施の形態２よりも滑らかに駆動能力を変化させることができるので、より理想的なゲート電圧制御が可能となる。

＜実施の形態４＞
本実施の形態のパワーデバイス制御回路の回路図を図７に示す。実施の形態１においては、駆動回路５の各駆動系統に抵抗素子を接続することで、定電圧出力となっていたが、本実施の形態においては、第１駆動系統５ａおよび第２駆動系統５ｂが定電流を出力する点が、実施の形態１と異なる。

図７においては、第１駆動系統５ａおよび第２駆動系統５ｂには、駆動素子が接続されず、単なる接続線となっており、ＭＯＳＦＥＴ４ａ、４ｃの出力電流をそのまま出力して定電流出力としているが、例えば、各駆動系統にＭＯＳＦＥＴ等のトランジスタをさらに接続して、電流増幅を行い定電流出力としてもよい。

実施の形態１と同様に、ターンオン初期は、第１駆動系統５ａのみの駆動能力、即ちＭＯＳＦＥＴ４ａの出力電流で駆動を行う。一定時間後、即ち、ゲート電圧がミラー電圧に達すると同時に、タイマ回路３によってＭＯＳＦＥＴ４ｃがオンとなり、第２駆動系統５ｂが有効となる。以後は、第１駆動系統５ａと第２駆動系統５ｂを合わせた出力電流により駆動を行うように駆動能力が変化する。従って、実施の形態１の図３と同様の動作シーケンスでターンオンが行われる。

＜効果＞
本実施の形態におけるパワーデバイス制御回路２００において、駆動系統５ａ，５ｂは、定電流を出力することを特徴とする。従って、定電流駆動によってパワーデバイス１００のターンオンを行うため、パワーデバイス１００のゲート−エミッタ容量およびゲート−コレクタ容量は定電流にて充電される。よって、ゲート電圧は時間に対して線形に変化するので、ゲート電圧の制御が容易になる。

＜実施の形態５＞
本実施の形態におけるパワーデバイス制御回路は、実施の形態１〜４のいずれかで説明したパワーデバイス制御回路２００であって、その全体が１つのＩＣに内蔵されるか、または複数のＩＣに分散して内蔵される。

本実施の形態におけるパワーデバイス制御回路は、その全体が１つのＩＣに内蔵されるか、または複数のＩＣに分散して内蔵されていることを特徴とする。従って、ＩＣ化することで、回路規模が小さくなり、小型化が可能である。また、回路をＩＣ化して部品数を減らすことで、不良率の低減が可能であり、また、製造コストを下げることも可能である。

＜実施の形態６＞
本実施の形態におけるパワーデバイス回路は、実施の形態１〜４のいずれかで説明したパワーデバイス制御回路２００と、それによって駆動されるパワーデバイス１００とで構成される。パワーデバイス回路として、例えば、ＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）が考えられる。パワーデバイス１００は、例えば、実施の形態１で述べた様に、ＩＧＢＴと還流ダイオードとで構成される。

また、本実施の形態におけるパワーデバイス回路の変形例として、パワーデバイス１００がＳｉ、ＳｉＣ、ＧａＮのいずれかを材料とするＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴとも呼ばれる）であってもよい。

本実施の形態におけるパワーデバイス回路は、実施の形態１〜４のいずれかに記載のパワーデバイス制御回路２００と、パワーデバイス制御回路２００と接続されたパワーデバイス１００とを備える。従って、パワーデバイス制御回路２００とパワーデバイス１００を同一回路中に配置して、例えば、ＩＰＭとすることで、素子間の配線短縮によってノイズが低減でき、また、部品数も減らすことができる。

また、本実施の形態におけるパワーデバイス１００は、ＳｉＣまたはＧａＮを材料とすることを特徴とする。従って、ＳｉＣおよびＧａＮは、Ｓｉに比べて耐圧性が高いため、パワーデバイス１００の小型化が可能なため、パワーデバイス回路を小型化することができる。また、Ｓｉに比べて、より高温下での動作、より高速な動作が可能であるため、例えば、パワーデバイス回路がＩＰＭである場合には、ＩＰＭ自体、もしくはＩＰＭが配設される装置の放熱構造を簡略化することができる。

また、本実施の形態におけるパワーデバイス１００は、ダイオードをさらに備え、このダイオードは、ＳｉＣまたはＧａＮを材料とすることを特徴とする。従って、ＳｉＣおよびＧａＮは、Ｓｉに比べて耐電圧性が高いため、ダイオードを小型化することが可能であり、パワーデバイス回路を小型化することができる。

また、本実施の形態におけるパワーデバイス回路の変形例として、パワーデバイス１００は、Ｓｉ、ＳｉＣ、ＧａＮのいずれかを材料とするＲＣ−ＩＧＢＴである。従って、ダイオードとパワーデバイスを別チップで使用する場合に比べて、回路規模が小さくなり、また、回路の組み立ても容易になる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ａ パワーデバイス制御信号、１ｂ タイマ信号、１ｃ 駆動回路制御信号、１ｄ 第１タイマ信号、１ｅ 第２タイマ信号、２ 制御信号入力回路、３ タイマ回路、４ 駆動系統制御回路、５ 駆動回路、５ａ 第１駆動系統、５ｂ 第２駆動系統、５ｃ 第ｎ駆動系統、６ 第１タイマ回路、７ 第２タイマ回路、１００ パワーデバイス、１００ａ ゲート端子、２００ パワーデバイス制御回路。

Claims (15)

1. パワーデバイスのゲート端子にゲート駆動信号を入力するパワーデバイス制御回路であって、
   パワーデバイスを制御するためのパワーデバイス制御信号を受ける制御信号入力回路と、
   前記制御信号入力回路に接続された駆動系統制御回路と、
   前記駆動系統制御回路から、駆動回路制御信号を受けて前記パワーデバイスを駆動する、複数の駆動系統を有する駆動回路と、
   所定の信号が入力されてから一定時間後に、前記駆動回路制御信号によって前記駆動系統を切り替えることにより、前記駆動系統制御回路の前記パワーデバイスを駆動する駆動能力を変化させるタイマ回路と、
   を備える、
   パワーデバイス制御回路。
2. 前記所定の信号は、前記パワーデバイス制御信号である、
   請求項１に記載のパワーデバイス制御回路。
3. 前記所定の信号は、前記駆動回路制御信号である、
   請求項１に記載のパワーデバイス制御回路。
4. 前記タイマ回路は、複数備わることを特徴とする、
   請求項１に記載のパワーデバイス制御回路。
5. 前記タイマ回路は、時定数回路であることを特徴とする、
   請求項１〜４のいずれかに記載のパワーデバイス制御回路。
6. 前記タイマ回路は、デジタル信号で動作する回路であることを特徴とする、
   請求項１〜４のいずれかに記載のパワーデバイス制御回路。
7. 前記駆動系統は、定電圧を出力することを特徴とする、
   請求項１〜６のいずれかに記載のパワーデバイス制御回路。
8. 前記駆動系統は、定電流を出力することを特徴とする、
   請求項１〜６のいずれかに記載のパワーデバイス制御回路。
9. 各前記駆動系統は、同一または同種の駆動素子をそれぞれ備えることを特徴とする、
   請求項１〜８のいずれかに記載のパワーデバイス制御回路。
10. 前記駆動系統の個数は２である、
    請求項１〜８のいずれかに記載のパワーデバイス制御回路。
11. 前記パワーデバイス制御回路は、その全体が１つのＩＣに内蔵されるか、または複数のＩＣに分散して内蔵されていることを特徴とする、
    請求項１〜１０のいずれかに記載のパワーデバイス制御回路。
12. 請求項１〜１０のいずれかに記載のパワーデバイス制御回路と、
    前記パワーデバイス制御回路と接続されたパワーデバイスと、
    を備えるパワーデバイス回路。
13. 前記パワーデバイスは、ＳｉＣまたはＧａＮを材料とする素子から成ることを特徴とする、
    請求項１２に記載のパワーデバイス回路。
14. 前記パワーデバイスは、
    ダイオードをさらに備え、
    前記ダイオードは、ＳｉＣまたはＧａＮを材料とすることを特徴とする、
    請求項１２に記載のパワーデバイス回路。
15. 前記パワーデバイスは、Ｓｉ、ＳｉＣ、ＧａＮのいずれかを材料とするＲＣ−ＩＧＢＴである、
    請求項１２に記載のパワーデバイス回路。

Images