JP7350702B2 - 駆動制御回路 - Google Patents

Description

本実施形態は、駆動制御回路に関する。

従来、出力トランジスタのオン／オフを制御する駆動制御回路において、予め記憶したしきい値を基準にして出力トランジスタを駆動する駆動素子の駆動能力を調整し、出力トランジスタのスイッチング速度の高速化とＥＭＩノイズの抑制を両立させる技術が開示されている。予め記憶した出力トランジスタのしきい値を用いる構成の場合には、しきい値の記憶回路が必要となり、回路構成が複雑になる。簡易な構成で出力トランジスタのしきい値の検出と駆動素子の駆動能力の調整が可能な駆動制御回路が望まれる。

特開２０１１－８２７６４号公報

一つの実施形態は、簡易な構成で出力トランジスタのしきい値の検出と駆動素子の駆動能力の調整が可能な駆動制御回路を提供することを目的とする。

一つの実施形態によれば、駆動制御回路は、出力トランジスタをオン状態とする駆動信号に応答して、前記出力トランジスタのゲートに駆動電流を供給する第１の駆動トランジスタと、一端に基準電位が印加される第１の容量と、前記駆動信号に応答して、前記第１の容量の他端に充電電流を供給する第２の駆動トランジスタと、前記出力トランジスタのゲート電圧と前記第１の容量の他端の電圧を比較して、その結果に基づいて第１の検出信号を出力する第１の比較回路と、前記第１の検出信号と前記駆動信号に応答して第１の制御信号を生成する第１の制御信号生成回路と、前記第１の制御信号に応答して、前記出力トランジスタのゲートに駆動電流を供給する第３の駆動トランジスタと、を具備する。

図１は、第１の実施形態の駆動制御回路の構成を示す図。 図２は、出力トランジスタのゲート容量の変化を説明する為の図。 図３は、各ノードの電圧関係を概略的に示す図。 図４は、出力トランジスタのゲート電圧と参照電圧の関係を説明する為の図。 図５は、第１の実施形態の効果を説明する為の図。 図６は、第２の実施形態の駆動制御回路の構成を示す図。 図７は、出力トランジスタのゲート電圧と参照電圧の関係を説明する為の図。

以下に添付図面を参照して、実施形態にかかる駆動制御回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態の駆動制御回路の構成を示す図である。本実施形態は、駆動回路１０を有する。駆動回路１０は、スイッチング信号Ｖ_Ｓ、Ｖ_Ｓ１を出力する。スイッチング信号Ｖ_Ｓ、Ｖ_Ｓ１には、駆動トランジスタＱ１１とＱ１３、及び、Ｑ１２とＱ１４が同時にオンすることがない様に、所謂、デッドタイムが設けられる。

本実施形態は、バッファ１１、１２を有する。バッファ１１は、スイッチング信号Ｖ_Ｓを波形整形して、駆動トランジスタＱ１１のゲートに供給する。バッファ１２は、スイッチング信号Ｖ_Ｓ１を波形整形して、駆動トランジスタＱ１３のゲートに供給する。

駆動トランジスタＱ１１のソースには電源電圧ＶＤＤが印加され、ドレインは、駆動トランジスタＱ１３のドレインに接続される。駆動トランジスタＱ１１とＱ１３のドレインの共通接続端Ｎ１は、出力トランジスタＱ１のゲートに接続される。出力トランジスタＱ１のドレインは、出力端１３に接続される。駆動トランジスタＱ１３のソースは、接地される。駆動トランジスタＱ１１は、オン状態の時に出力トランジスタＱ１のゲートに駆動電流を供給する。駆動トランジスタＱ１３は、オン状態の時に出力トランジスタＱ１のゲート容量の電荷を放電する。

本実施形態は、参照電圧生成回路４０を有する。参照電圧生成回路４０は、駆動トランジスタＱ１２、Ｑ１４、及び容量Ｃ_Ｒを有する。容量Ｃ_Ｒの一端は接地され、基準電位となる接地電位が印加される。駆動トランジスタＱ１２のソースには電源電圧ＶＤＤが印加され、ドレインは駆動トランジスタＱ１４のドレインに接続される。駆動トランジスタＱ１２とＱ１４のドレインの共通接続端Ｎ２は、比較回路３０の非反転入力端（＋）に接続される。駆動トランジスタＱ１２、Ｑ１４のオン／オフはバッファ１１、１２の出力によって夫々制御される。駆動トランジスタＱ１２は、オン状態の時に充電電流を供給し、容量Ｃ_Ｒを充電する。駆動トランジスタＱ１４は、オン状態の時に容量Ｃ_Ｒの電荷を放電する。

容量Ｃ_Ｒの値は、出力トランジスタＱ１のゲート・ソース間容量Ｃ_ＧＳと駆動トランジスタＱ１１の駆動能力によって定まる時定数と、駆動トランジスタＱ１２の駆動能力に基づいて設定する。例えば、駆動トランジスタＱ１１によって出力トランジスタＱ１のゲート・ソース間容量Ｃ_ＧＳが充電されて所定の電圧になるまでの時間と、容量Ｃ_Ｒが駆動トランジスタＱ１２によって充電されることでその所定の電圧になるまでの時間が同じになる様に設定される。従って、容量Ｃ_Ｒの一端の電位と出力トランジスタＱ１のソースの電位は、必ずしも同じ電位にする必要はない。

例えば、容量Ｃ_Ｒの値を、出力トランジスタＱ１のゲート・ソース間容量Ｃ_ＧＳの１／２に設定した場合には、駆動トランジスタＱ１２の駆動能力を駆動トランジスタＱ１１の駆動能力の１／２とする。これにより、駆動トランジスタＱ１２のサイズを縮小して消費電力を低減することが出来る。尚、ここで言う駆動能力は、駆動電流の供給能力を意味する。

本実施形態は、比較回路３０を有する。比較回路３０の反転入力端（－）には、共通接続端Ｎ１が接続される。比較回路３０は、共通接続端Ｎ１の電圧、すなわち、出力トランジスタＱ１のゲート電圧Ｖ_Ｇと、共通接続端Ｎ２の電圧、すなわち、参照電圧生成回路４０の容量Ｃ_Ｒの他端側の参照電圧Ｖ_Ｒを比較し、その比較結果に応じて検出信号Ｖ_Ｃを出力する。

比較回路３０は、例えば、ヒステリシス特性を有する。比較回路３０にヒステリシス特性を持たせることで、例えば、ノイズ等による比較回路３０の誤動作を回避することが出来る。

本実施形態は、制御信号生成回路２０を有する。制御信号生成回路２０には、検出信号Ｖ_Ｃとスイッチング信号Ｖ_Ｓが供給される。制御信号生成回路２０は、検出信号Ｖ_Ｃとスイッチング信号Ｖ_Ｓに応答して制御信号Ｖ_Ｄを出力する。制御信号Ｖ_Ｄは、駆動トランジスタＱ１０のオン／オフを制御する。制御信号生成回路２０は、検出信号Ｖ_Ｃとスイッチング信号Ｖ_Ｓに応答するラッチ回路で構成することが出来る。

駆動トランジスタＱ１０の駆動能力は、駆動トランジスタＱ１１の駆動能力よりも高く設定されている。例えば。駆動トランジスタＱ１０のサイズ（ゲート幅）を、駆動トランジスタＱ１１のサイズよりも大きくすることで、駆動トランジスタＱ１０の駆動能力を高めることが出来る。

本実施形態の回路動作を、図２から図４を用いて説明する。図２は、出力トランジスタＱ１のゲート容量とゲート電圧の関係を示す。横軸は、出力トランジスタＱ１のゲート電圧を示し、縦軸は、ゲート容量を示す。ゲート電圧がしきい値よりも低い状態では、出力トランジスタＱ１のゲート容量はゲート・ソース間容量Ｃ_ＧＳである。ゲート電圧が高くなり、しきい値になると、ゲート容量は、ゲート・ドレイン間容量Ｃ_ＧＤとなる。ゲート電圧がしきい値を越えて高くなると、ゲート容量は、Ｃ_ＧＳとＣ_ＧＤの和、すなわち、Ｃ_ＧＳ＋Ｃ_ＧＤとなる。

ゲート電圧がしきい値に達すると、出力トランジスタＱ１のゲート容量がゲート・ドレイン間容量Ｃ_ＧＤとなり、ゲート電圧がＶ１からＶ２の区間で一定となる“プラトー”が生じる。本実施形態では、このプラトーの区間の出力トランジスタＱ１のゲート電圧を、出力トランジスタＱ１のしきい値として検出する。

参照電圧生成回路４０の容量Ｃ_Ｒは駆動トランジスタＱ１２の駆動電流によって充電され、参照電圧Ｖ_Ｒが一定の傾きで上昇する。一方、出力トランジスタＱ１のゲート電圧Ｖ_Ｇは、しきい値で生じるプラトーにおいて一定となる。この為、参照電圧Ｖ_Ｒとゲート電圧Ｖ_Ｇを比較することで、ゲート電圧Ｖ_Ｇが出力トランジスタＱ１のしきい値に達したことを容易に検出することが出来る。

図３は、各ノードの電圧関係を概略的に示す図である。上段の実線１００は、スイッチング信号Ｖ_Ｓを示す。タイミングｔ００において、スイッチング信号Ｖ_Ｓは、Ｌレベルになる。

次段は、ゲート電圧Ｖ_Ｇと参照電圧Ｖ_Ｒを示す。一点鎖線１０１は、参照電圧Ｖ_Ｒを示し、実線１０２はゲート電圧Ｖ_Ｇを示す。スイッチング信号Ｖ_Ｓに応答して、駆動トランジスタＱ１１、Ｑ１２がオンとなり、タイミングｔ０において参照電圧Ｖ_Ｒと出力トランジスタＱ１のゲート電圧Ｖ_Ｇが上昇し始める。タイミングｔ１において、参照電圧Ｖ_Ｒがゲート電圧Ｖ_Ｇより高くなり、出力トランジスタＱ１のしきい値に達したことが検出される。タイミングｔ２において、ゲート電圧Ｖ_Ｇが参照電圧Ｖ_Ｒよりも高くなる。

次段の実線１０３は。比較回路３０の検出信号Ｖ_Ｃを示す。比較回路３０は、参照電圧Ｖ_Ｒがゲート電圧Ｖ_Ｇよりも高くなったタイミングｔ１において、Ｈレベルの検出信号Ｖ_Ｃを出力する。

次段の実線１０４は、制御信号生成回路２０が出力する制御信号Ｖ_Ｄを示す。制御信号Ｖ_Ｄは、Ｈレベルの検出信号Ｖ_Ｃに応答してＬレベルに遷移し、駆動トランジスタＱ１０をオンさせる。これにより、出力トランジスタＱ１のゲートへの駆動電流の供給能力が高められる。制御信号生成回路２０は、スイッチング信号Ｖ_ＳがＨレベルとなるタイミングｔ３までＬレベルを維持する。

下段の実線１０５は、出力電圧Ｖ_ｏｕｔを示す。出力トランジスタＱ１のゲート電圧Ｖ_Ｇがしきい値に達すると、出力トランジスタＱ１のゲートは駆動トランジスタＱ１１の駆動電流と駆動トランジスタＱ１０の駆動電流が加算された電流で充電され、出力端１３の出力電圧Ｖ_ｏｕｔは、Ｌレベルに瞬時に遷移する。出力トランジスタＱ１は、スイッチング信号Ｖ_ＳがＨレベルになるタイミングｔ３でオフになり、出力電圧Ｖ_ｏｕｔはＨレベルになる。

本実施形態によれば、ゲート電圧Ｖ_Ｇと参照電圧Ｖ_Ｒの比較によって出力トランジスタＱ１のゲート電圧Ｖ_Ｇがしきい値に達したことを容易に検出することができる。ゲート電圧Ｖ_Ｇがしきい値に達するまでは、駆動能力の小さい駆動トランジスタＱ１１のみを動作させることで出力トランジスタＱ１のゲートへの突入電流を抑制する。これにより、ＥＭＩノイズが軽減される。また、ゲート電圧Ｖ_Ｇがしきい値に達したことを検出した後は、駆動能力の高い駆動トランジスタＱ１０をオンさせ、駆動トランジスタＱ１１と共に駆動させることで駆動能力を高める。これにより、出力トランジスタＱ１のスイッチング速度を速めることが出来る。

図４は、ゲート電圧Ｖ_Ｇと参照電圧Ｖ_Ｒの関係を拡大して示す。一点鎖線１０１は参照電圧Ｖ_Ｒを示し、実線１０２はゲート電圧Ｖ_Ｇを示す。スイッチング信号Ｖ_Ｓに応答して駆動トランジスタＱ１２がオンすることで、タイミングｔ０において参照電圧生成回路４０の容量Ｃ_Ｒの充電が開始し、参照電圧Ｖ_Ｒが上昇し始める。一方、出力トランジスタＱ１のゲート電圧Ｖ_Ｇも、タイミングｔ０で駆動トランジスタＱ１１がオンすることで上昇するが、プラトーが生じるタイミングｔ１で一定となる。

タイミングｔ１は、比較回路３０によって検出される。比較回路３０の検出信号Ｖ_Ｃに応答する制御信号Ｖ_Ｄによって駆動能力の高い駆動トランジスタＱ１０をオンさせることで、出力トランジスタＱ１のゲート電圧Ｖ_Ｇが急峻に立上り、タイミングｔ２において参照電圧Ｖ_Ｒよりも高くなる。

図５は、本実施形態の効果を説明する為の図である。横軸は時間、縦軸は出力トランジスタＱ１のゲートへの突入電流を概略的に示す。同図の実線１１０は、駆動能力の高い駆動トランジスタのみを用いて出力トランジスタＱ１を駆動した場合を示す。

駆動能力の高い駆動トランジスタで駆動した場合には、突入電流は、スイッチング信号Ｖ_Ｓに応答してオンとなるタイミングｔ０からｔ１２までの短い時間で電流値Ｉ１０まで達する。駆動能力が高い為、突入電流のピーク値は、大きな電流値Ｉ１０になる。実線１１１は、本実施形態の場合を示す。ゲート電圧Ｖ_Ｇがしきい値になるタイミングｔ１までは、駆動能力の小さい駆動トランジスタＱ１１で駆動する。この為、突入電流はＩ２０に抑制される。突入電流が抑制されることで、出力トランジスタＱ１のゲート電圧Ｖ_Ｇは緩やかに上昇する。これにより、ゲート電圧Ｖ_Ｇの変化率ｄＶ／ｄｔが小さくなり、ＥＭＩノイズが抑制される。

しきい値に達したタイミングｔ１の後は、駆動能力の高い駆動トランジスタＱ１０をオンさせ、駆動トランジスタＱ１１と共に動作させて駆動能力を高める。これにより、出力トランジスタＱ１のスイッチング速度を速める。タイミングｔ１において、出力トランジスタＱ１のゲート電圧Ｖ_Ｇは既に上昇している為突入電流は抑制され、タイミングｔ１３においても、Ｉ２１に抑制される。

本実施形態によれば、出力トランジスタＱ１のゲート電圧Ｖ_Ｇがしきい値に達したことを、参照電圧生成回路４０の参照電圧Ｖ_Ｒと比較することで容易に検出することが出来る。出力トランジスタＱ１のしきい値を検出するタイミングｔ１は、参照電圧生成回路４０の構成によって調整することが出来る。例えば、容量Ｃ_Ｒと駆動トランジスタＱ１４のドレインとの間にインダクタ（図示せず）を直列に接続することで、容量Ｃ_Ｒへの充電を遅延させることが出来る。これにより、参照電圧Ｖ_Ｒの立上りを遅延させ、ゲート電圧Ｖ_Ｇがしきい値に達したことを検出するタイミングｔ１を遅延させることが出来る。

例えば、出力トランジスタＱ１がＧａＮ（窒化ガリウム）で構成されるＧａＮトランジスタの場合、ＧａＮトランジスタを別チップで構成して所定の配線で駆動トランジスタＱ１１、Ｑ１３と接続する場合がある。係る構成の場合には、配線に寄生インダクタ成分が有る為、容量Ｃ_Ｒにインダクタを接続することで、配線の寄生インダクタ成分による遅延を相殺させることが出来る。

本実施形態によれば、参照電圧生成回路４０の容量Ｃ_Ｒの参照電圧Ｖ_Ｒと出力トランジスタＱ１のゲート電圧Ｖ_Ｇを比較し、ゲート電圧Ｖ_Ｇが平坦となるプラトーの区間のゲート電圧Ｖ_Ｇをしきい値電圧として検出する。従って、比較回路３０が検出信号Ｖ_Ｃを出力する時の参照電圧Ｖ_Ｒの値が想定するしきい値の範囲から逸脱した場合に、異常を知らせる構成を設けても良い。例えば、比較回路３０のＨレベルの検出信号Ｖ_Ｃに応答して参照電圧生成回路４０の駆動トランジスタＱ１２、Ｑ１４をオフさせることで、出力トランジスタＱ１のしきい値に対応した参照電圧Ｖ_Ｒを容量Ｃ_Ｒに保持させることが出来る。保持した電圧を、しきい値として想定している電圧と比較することで、異常な状態か否かを判定することが出来る。

（第２の実施形態）
図６は、第２の実施形態の駆動制御回路の構成を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。

本実施形態は、参照電圧生成回路４１を有する。参照電圧生成回路４１は、駆動トランジスタＱ１５、Ｑ１６、及び容量Ｃ_Ｒ１を有する。駆動トランジスタＱ１５のゲートには、バッファ１１の出力信号が供給され、駆動トランジスタＱ１６のゲートには、バッファ１２の出力信号が供給される。駆動トランジスタＱ１５のソースには電源電圧ＶＤＤが印加され、ドレインは駆動トランジスタＱ１６のドレインに接続される。駆動トランジスタＱ１６のソースは、接地される。容量Ｃ_Ｒ１の一端は接地され、基準電位となる接地電位が印加される。容量Ｃ_Ｒ１の他端は、駆動トランジスタＱ１５とＱ１６のドレインの共通接続端Ｎ３に接続される。駆動トランジスタＱ１５はオン状態の時に充電電流を供給して容量Ｃ_Ｒ１を充電する。駆動トランジスタＱ１６は、オン状態の時に容量Ｃ_Ｒ１の電荷を放電する。駆動トランジスタＱ１５、Ｑ１６のオン／オフはバッファ１１、１２の出力によって夫々制御される。

本実施形態は、比較回路３１を有する。比較回路３１は、ゲート電圧Ｖ_Ｇと共通接続端Ｎ３の参照電圧Ｖ_Ｒ１を比較し、その比較結果に応じて検出信号Ｖ_Ｃ１を出力する。比較回路３１は、非反転入力端（＋）に印加される参照電圧Ｖ_Ｒ１がゲート電圧Ｖ_Ｇよりも高くなると、検出信号Ｖ_Ｃ１をＨレベルにする。

本実施形態は、制御信号生成回路２１を有する。制御信号生成回路２１は、比較回路３１の検出信号Ｖ_Ｃ１とスイッチング信号Ｖ_Ｓに応答して制御信号Ｖ_Ｄ１を出力する。制御信号Ｖ_Ｄ１は、駆動トランジスタＱ１０１のオン／オフを制御する。駆動トランジスタＱ１０１の駆動能力は、駆動トランジスタＱ１１よりも高い値に設定されている。

図７を用いて、本実施形態の動作を説明する。図７は、ゲート電圧Ｖ_Ｇと参照電圧Ｖ_Ｒ、Ｖ_Ｒ１を示す。一点鎖線１０１は、参照電圧Ｖ_Ｒ、実線１０２はゲート電圧Ｖ_Ｇ、二点鎖線１２０は、参照電圧Ｖ_Ｒ１を示す。第１の実施形態の動作において説明した様に、出力トランジスタＱ１のゲート電圧Ｖ_Ｇは、しきい値においてプラトーとなる。この為、タイミングｔ１において、参照電圧Ｖ_Ｒがゲート電圧Ｖ_Ｇよりも高くなる。この電圧関係を比較回路３０が検出し、駆動能力の高い駆動トランジスタＱ１０をオンさせる制御が行われる。

同様に、二点鎖線１２０で示す参照電圧Ｖ_Ｒ１も、タイミングｔ２０においてゲート電圧Ｖ_Ｇより高くなる。この電圧関係は、比較回路３１により検出され、比較回路３１はタイミングｔ２０においてＨレベルの検出信号Ｖ_Ｃ１を生成して制御信号生成回路２１に供給する。制御信号生成回路２１は、検出信号Ｖ_Ｃ１に応答してＬレベルの制御信号Ｖ_Ｄ１を駆動トランジスタＱ１０１に供給して、駆動トランジスタＱ１０１をオンさせる。駆動トランジスタＱ１０１がオンすることで、ゲート電圧Ｖ_Ｇを示す実線１０２は変化するが、簡略化の為、図示を省略している。

本実施形態においては、参照電圧Ｖ_Ｒ１がゲート電圧Ｖ_Ｇよりも高くなるタイミングｔ２０において、駆動能力の高い駆動トランジスタＱ１０１がオンとなる。すなわち、参照電圧Ｖ_Ｒとゲート電圧Ｖ_Ｇとの比較動作に応じて駆動能力の高い駆動トランジスタＱ１０をオンさせる調整に加え、参照電圧Ｖ_Ｒ１とゲート電圧Ｖ_Ｇとの比較動作に応じて駆動能力の高い駆動トランジスタＱ１０１をオンさせて駆動能力の調整を行う。この為、きめの細かい駆動能力の調整が可能となる。

参照電圧生成回路４１は、駆動トランジスタＱ１５、Ｑ１６と容量Ｃ_Ｒ１により、簡易に構成することが出来る。また、参照電圧Ｖ_Ｒ１の変化の傾きは、容量Ｃ_Ｒ１の値と、駆動トランジスタＱ１５の駆動電流の値によって調整することが出来る。従って、参照電圧生成回路４０の参照電圧Ｖ_Ｒの変化の傾きと参照電圧生成回路４１の参照電圧Ｖ_Ｒ１の変化の傾きを、容量Ｃ_Ｒ、Ｃ_Ｒ１の値と駆動トランジスタＱ１２、Ｑ１５の駆動能力の調整によって容易に調整することが出来る。参照電圧Ｖ_Ｒ、Ｖ_Ｒ１の変化の傾きを調整することで、しきい値を検出するタイミングｔ１、ｔ２０、すなわち、駆動能力の高い駆動トランジスタＱ１０、Ｑ１０１をオンさせるタイミングの調整が可能である。

容量Ｃ_Ｒ、Ｃ_Ｒ１への充電電流を遅延させて、出力トランジスタＱ１のしきい値を検出するタイミングを遅延させることが出来る。例えば、容量Ｃ_Ｒ、Ｃ_Ｒ１と共通接続端Ｎ２、Ｎ３との間にインダクタ（図示せず）を接続することで、容量Ｃ_Ｒ、Ｃ_Ｒ１への充電を遅延させることが出来る。これにより、参照電圧Ｖ_Ｒ、Ｖ_Ｒ１の立上りを遅延させ、ゲート電圧Ｖ_Ｇと交差するタイミングｔ１、ｔ２０を遅延させることが出来る。

既述した実施形態の制御信号生成回路２０、２１は、比較回路３０、３１のＨレベルの検出信号Ｖ_Ｃ、Ｖ_Ｃ１に応答した後、スイッチング信号Ｖ_ＳがＨレベルになるタイミングｔ３までＬレベルの制御信号Ｖ_Ｄ、Ｖ_Ｄ１を出力する構成を有するが、比較回路３０、３１の検出信号Ｖ_Ｃ、Ｖ_Ｃ１がＨレベル、Ｌレベルに変化する度に出力レベルが変化する制御信号Ｖ_Ｄ、Ｖ_Ｄ１を出力する構成であっても良い。比較回路３０、３１の検出信号がＬレベルの場合は、駆動能力の小さい駆動トランジスタＱ１１のみを動作させて突入電流を抑制し、検出信号Ｖ_Ｃ、Ｖ_Ｃ１がＨレベルとなる度に駆動能力の高い駆動トランジスタＱ１０、Ｑ１０１をオンさせて駆動能力を高めて出力トランジスタＱ１のスイッチング速度を速めることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 駆動回路、２０、２１ 制御信号生成回路、３０、３１ 比較回路、４０、４１ 参照電圧生成回路、Ｑ１ 出力トランジスタ、Ｑ１０～Ｑ１６、Ｑ１０１ 駆動トランジスタ、Ｃ_Ｒ、Ｃ_Ｒ１ 容量。

Claims (5)

1. 出力トランジスタをオン状態とする駆動信号に応答して、前記出力トランジスタのゲートに駆動電流を供給する第１の駆動トランジスタと、
   一端に基準電位が印加される第１の容量と、
   前記駆動信号に応答して、前記第１の容量の他端に充電電流を供給する第２の駆動トランジスタと、
   前記出力トランジスタのゲート電圧と前記第１の容量の他端の電圧を比較して、その結果に基づいて第１の検出信号を出力する第１の比較回路と、
   前記第１の検出信号と前記駆動信号に応答して第１の制御信号を生成する第１の制御信号生成回路と、
   前記第１の制御信号に応答して、前記出力トランジスタのゲートに駆動電流を供給する第３の駆動トランジスタと、
   を具備することを特徴とする駆動制御回路。
2. 前記第３の駆動トランジスタの駆動能力は、前記第１の駆動トランジスタの駆動能力よりも高いことを特徴とする請求項１に記載の駆動制御回路。
3. 前記第１の容量の値は、
   前記出力トランジスタのゲート・ソース間容量と前記第１の駆動トランジスタの駆動能力によって定まる時定数と、前記第２の駆動トランジスタの駆動能力に基づいて設定することを特徴とする請求項２に記載の駆動制御回路。
4. 一端に前記基準電位が印加される第２の容量と、
   前記駆動信号に応答して、前記第２の容量の他端に充電電流を供給する第４の駆動トランジスタと、
   前記出力トランジスタのゲート電圧と前記第２の容量の他端の電圧を比較して、その比較結果に応じて第２の検出信号を出力する第２の比較回路と、
   前記第２の検出信号と前記駆動信号に応答して第２の制御信号を生成する第２の制御信号生成回路と、
   前記第２の制御信号に応答して、前記出力トランジスタのゲートに駆動電流を供給する第５の駆動トランジスタと、
   を具備することを特徴とする請求項１から３のいずれか一項に記載の駆動制御回路。
5. 前記出力トランジスタは、ＧａＮトランジスタであることを特徴する請求項１から４のいずれか一項に記載の駆動制御回路。

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