WO2012132439A1 - 制御信号生成回路、チャージポンプ駆動回路、クロックドライバ、チャージポンプの駆動方法 - Google Patents

制御信号生成回路、チャージポンプ駆動回路、クロックドライバ、チャージポンプの駆動方法 Download PDF

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WO2012132439A1
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control signal
switch
generation circuit
signal generation
current
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PCT/JP2012/002165
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大輔 松岡
竜蔵 山本
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旭化成エレクトロニクス株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching

Definitions

  • the present invention relates to a control signal generation circuit, a charge pump drive circuit, a clock driver, and a charge pump drive method that can suppress switching noise.
  • switching noise is generated when a steep on / off current IDS (hereinafter referred to as switching current) flows due to a switching operation through a capacitor charged and discharged in the charge pump circuit.
  • the magnitude of the switching noise is proportional to the amount of change in the switching current IDS, that is, dIDS / dt obtained by differentiating the switching current IDS with respect to time.
  • FIG. 11 is a diagram showing a conventional charge pump drive circuit that prevents a steep switching current IDS from flowing through a capacitor during a switching operation.
  • the illustrated driving circuit includes a step-down charge pump circuit having a capacitor Cf for storing and transporting charges, a capacitor Co for storing charges transported from the capacitor Cf, and MOS transistors 1 to 4, a MOS transistor 1
  • the charge pump (CP) control circuit 5 controls the gate voltages of .about.4.
  • the CP control circuit 5 includes a clock signal generation circuit 6 that generates a clock and a resistance element 7 for blunting the rising waveform and falling waveform of the clock.
  • a control circuit for such a charge pump circuit is described in, for example, Patent Document 1.
  • the CP control circuit 5 shown in FIG. 11 inserts a resistance element 7 into the gate input node of the MOS transistor that charges and discharges the capacitors Cf and Co, so that the rising slew rate of the gate voltage VG of the MOS transistors 1 to 4 or Reduce the falling slew rate.
  • the reduction of the slew rate can moderate the on / off of the switches of the MOS transistors 1 to 4 and suppress the steep switching current IDS flowing through the capacitors Cf and Co.
  • FIGS. 12A to 12D are all waveforms of clock signals input to the MOS transistor at the uppermost stage, and are waveforms before passing through the resistance element 7 and waveforms after passing through the resistance element 7. Is shown. In the next stage, the waveform of the gate voltage VG (the waveform after passing through the resistance element 7) is shown. The waveform of the switching current IDS flowing between the source and drain of the MOS transistor is shown in the next stage, and the time differential waveform of the switching current IDS is shown in the bottom stage.
  • FIG. 12A shows the above waveform when the N-type MOS transistor is on
  • FIG. 12B shows the above waveform when the N-type MOS transistor is off
  • FIG. 12C shows the waveform when the P-type MOS transistor is on
  • FIG. 12D shows the waveform when the P-type MOS transistor is off.
  • the threshold voltage Vth is a threshold voltage of the MOS transistor.
  • the PMOS transistor is similarly turned on by the clock signal
  • the NMOS transistor is similarly turned on and off by the clock signal.
  • the clock signal after passing through the resistance element 7, that is, the gate voltage becomes gentle, and accordingly, the time change of the switching current IDS becomes gentle.
  • the differential value dIDS / dt is suppressed in the vicinity of the threshold value at which the MOS transistor is turned on and off, and the switching noise is reduced.
  • the present invention has been made in view of the above points, and is a control signal generation circuit, a charge pump drive circuit, a clock driver, and a drive of a charge pump that generate a control signal that can further suppress switching current and reduce switching noise. It aims to provide a method.
  • a control signal generation circuit of one embodiment of the present invention includes a control signal generation circuit that generates a control signal for controlling the gate of a MOS transistor (for example, FIG. 1, FIG. 2, FIG. 4,
  • the control signal generation circuit 107 shown in FIGS. 6 and 8 is connected to a current source (for example, a constant current source 205) and a gate, and is controlled based on an input signal (for example, Vin shown in FIG. 2).
  • the first switch unit for example, the switch 202 shown in FIG. 2), the current source (for example, the constant current source 204 shown in FIG. 2), and the gate are connected to the input signal and the control signal (for example, V shown in FIG. 2).
  • a second switch unit (for example, the switches 201 and 203 shown in FIG. 2) controlled based on the control signal, the voltage value of the control signal transits based on the input signal, and the slope of the voltage value with respect to time Is the voltage value
  • the voltage value is switched to be smaller after exceeding the threshold voltage of the MOS transistor than when the voltage is less than or equal to the threshold voltage of the MOS transistor.
  • the change in the switching current of the MOS transistor can be moderated before and after the timing at which the threshold voltage is applied to the MOS transistor in the charge pump circuit. For this reason, the switching noise of the charge pump circuit can be reduced.
  • the first switch unit includes a first switch (for example, the switch 202 illustrated in FIG. 2) that is on / off controlled by an input signal.
  • the switch unit includes a second switch (for example, the switch 201 illustrated in FIG. 2) that is ON / OFF controlled by an input signal, and an output control unit (for example, the switch illustrated in FIG. 2) that controls the current flowing through the second switch based on the control signal. 203, 206).
  • the current source (for example, the constant current sources 204 and 205 illustrated in FIG. 2) has a current value equal to that of the first switch and the second switch. May be supplied.
  • the current source includes a first current source (for example, the constant current source 205 illustrated in FIG. 2) that supplies current to the first switch,
  • the second switch may include a second current source (for example, the constant current source 204 shown in FIG. 2) that supplies a current having a value different from that of the current supplied by the first current source.
  • the output control unit compares the voltage value of the control signal with the threshold value of the MOS transistor (for example, the comparator 206 illustrated in FIG. 2). And a third switch (for example, the switch 203 shown in FIG. 2) that is on / off controlled based on the comparison result of the comparator.
  • the third switch may stop current from flowing through the second switch when the MOS transistor is turned off from the on state. Also good.
  • the third switch supplies the current stopped when the MOS transistor is turned on from the off state to the second switch. You may make it flow.
  • the output control unit may include a diode (for example, the switch 1003 illustrated in FIG. 10).
  • the control signal generation circuit of one embodiment of the present invention further includes a delay unit (for example, the delay unit 208 illustrated in FIG. 2) that generates a delay signal obtained by delaying the input signal in the above-described invention.
  • the unit may enable supply of current to the gate according to the delay signal.
  • the control signal generation circuit of one embodiment of the present invention further includes a delay unit (for example, the delay unit 408 illustrated in FIG. 4) that generates a delay signal obtained by delaying the input signal in the above-described invention, and the second switch The unit may enable supply of current to the gate according to the delay signal.
  • a charge pump driving circuit of one embodiment of the present invention includes at least one control signal generation circuit (for example, the control signal generation circuit 107 illustrated in FIG. 1) and at least one MOS transistor (for example, illustrated in FIG. 1). And a capacitive element (for example, the capacitor 109 shown in FIG. 1) charged and discharged by the MOS transistor.
  • a clock driver of one embodiment of the present invention includes the control signal generation circuit, and drives a MOS transistor provided at a stage subsequent to the control signal generation circuit based on a clock signal output from the control signal generation circuit. It is a characteristic.
  • a charge pump driving method is a charge pump driving method for driving a charge pump including at least one MOS transistor and a capacitor element charged and discharged by the MOS transistor.
  • a control signal is generated that switches the slope to a smaller value than when the input signal is less than or equal to the threshold value of the MOS transistor, A current is supplied to the gate of the MOS transistor based on the input signal and the control signal.
  • control signal generation circuit that can moderate the change in the switching current of the MOS transistor before and after the timing at which the threshold voltage is applied to the MOS transistor in the charge pump circuit and reduce the switching noise of the charge pump circuit,
  • a charge pump driving circuit, a clock driver, and a charge pump driving method can be provided.
  • FIG. 3 is a diagram for explaining an operation of a control signal generation circuit shown in FIG. 2. It is a figure for demonstrating the structure of the control signal generation circuit which outputs the control signal for PMOS transistor ON of 1st Embodiment of this invention.
  • FIG. 5 is a diagram for explaining the operation of the control signal generation circuit shown in FIG. 4. It is a figure for demonstrating the structure of the control signal generation circuit which outputs the control signal for NMOS transistor OFF of 1st Embodiment of this invention.
  • FIG. 3 is a diagram for explaining an operation of a control signal generation circuit shown in FIG. 2. It is a figure for demonstrating the structure of the control signal generation circuit which outputs the control signal for PMOS transistor ON of 1st Embodiment of this invention.
  • FIG. 5 is a diagram for explaining the operation of the control signal generation circuit shown in FIG. 4. It is a figure for demonstrating the structure of the control signal generation circuit which outputs the control signal for NMOS transistor OFF of 1st Embodiment of this
  • FIG. 7 is a diagram for explaining an operation of a control signal generation circuit 107 shown in FIG. 6. It is a figure for demonstrating the structure of the control signal generation circuit 107 which outputs the control signal for NMOS transistor ON.
  • FIG. 9 is a diagram for describing an operation of a control signal generation circuit 107 illustrated in FIG. 8. It is a figure for demonstrating the structure of the control signal generation circuit of 2nd Embodiment. It is the figure which showed the conventional charge pump drive circuit.
  • FIG. 12 is a diagram showing clock signals and the like of MOS transistors 1 to 4 shown in FIG.
  • FIG. 1 is a diagram for explaining the charge pump drive circuit according to the first embodiment.
  • the charge pump drive circuit according to the first embodiment includes a capacitor 109 for storing and transporting charges, a capacitor 110 for storing charges transported from the capacitor 109, and MOS transistors 101 to 104.
  • the pump circuit 108 and the capacitors 109 and 110 are constituted by a charge pump (CP) control circuit 105 that charges and discharges by controlling the gate voltages of the MOS transistors 101 to 104.
  • a predetermined voltage is input from the terminal VDD PIN, and a voltage stepped down to a desired value is output from the terminal VEE PIN.
  • a PMOS transistor or an NMOS transistor is appropriately selected from the MOS transistors 101 to 104 depending on the voltage level of a signal handled by the charge pump drive circuit.
  • the charge pump circuit 108 and the CP control circuit 105 may be integrated as an IC.
  • the capacitor 109 may be provided outside the IC via a terminal (CP PIN, CN PIN), and the capacitor 110 may be provided outside the IC via a terminal (VEE PIN, GND PIN).
  • the CP control circuit 105 includes a clock signal generation circuit 106 and a control signal generation circuit 107 that changes the rising and falling waveforms of the branched clock signal. According to the CP control circuit 105, the control signal generation circuit 107 can turn on or off the MOS transistors 101 to 104 slowly. Since the MOS transistors 101 to 104 are slowly turned on and off, it is possible to suppress a steep switching current from flowing due to the switching operation, and to reduce switching noise.
  • the control signal generation circuit 107 can also be used as a clock driver.
  • the clock driver is configured to receive a clock signal and generate a clock signal for driving a MOS transistor in the subsequent stage.
  • the clock driver provided with the control signal generation circuit 107 changes the rising and falling waveforms of the clock signal by the control signal generation circuit 107 to turn on or off the MOS transistor later than the control signal generation circuit 107 slowly. Can do.
  • the clock driver can suppress a steep switching current from flowing due to the switching operation and reduce the switching noise.
  • the control signal generation circuit 107 of the first embodiment can reduce the change amount of the switching current by making the rise and fall of the gate voltage of the MOS transistor near the threshold voltage having the largest current change amount more gradual.
  • the control signal generation circuit 107 according to the first embodiment includes a “control signal for turning off the PMOS transistor”, a “control signal for turning on the PMOS transistor”, a “control signal for turning off the NMOS transistor”, and “NMOS It is possible to generate four patterns of control signals “transistor-on control signal”.
  • FIG. 2 is a diagram for explaining the configuration of the control signal generating circuit 107 that outputs a control signal for turning off a PMOS transistor.
  • the control signal generation circuit 107 is connected to a power supply terminal (not shown) that supplies the power supply voltage VDD (hereinafter simply referred to as the power supply voltage VDD).
  • the control signal generation circuit 107 includes constant current sources 204 and 205 that cause a constant current to flow through the node a indicated by the symbol “a” in FIG.
  • the constant current sources 204 and 205 can flow the same current.
  • the control signal generation circuit 107 includes a comparator 206, three switches 201 to 203 that connect and disconnect the node a and the constant current sources 204 and 205, and a delay unit 208.
  • the current supplied from the constant current source 204 and the current supplied from the constant current source 205 are added via the switches 201 to 203.
  • the delay unit 208 is a circuit that generates a signal obtained by delaying the input signal Vin.
  • Delay unit 208 includes two inverters connected in series and a capacitor connected in parallel to the inverter. Since the switch 202 receives the signal delayed by the delay unit 208, the switch 202 operates later than the switch 201.
  • control signal generation circuit 107 includes a switch 207 that connects and disconnects a node a and a terminal of a power supply (not shown) that supplies the power supply voltage VSS (hereinafter simply referred to as a power supply voltage VSS).
  • the switch 207 is configured by an NMOS transistor. An input signal Vin is input to the switch 207. Since the switch 207 operates complementarily with the switches 201 and 202, a control signal for turning on the PMOS transistor can be output.
  • FIGS. 3A to 3D are diagrams for explaining the operation of the control signal generation circuit 107 shown in FIG.
  • FIG. 3A is a graph in which the voltage of the input signal Vin input to the switches 201 and 207 and the delay unit 208 is shown on the vertical axis, and the time t is shown on the horizontal axis.
  • FIG. 3B is a graph in which the potential of the node a shown in FIG. 2 is plotted on the vertical axis and the time t is plotted on the horizontal axis. The potential of the node a becomes the voltage VG applied to the gate of the PMOS transistor.
  • FIG. 3C is a graph showing the switching current IDS flowing through the PMOS transistor on the vertical axis and the time t on the horizontal axis.
  • FIG. 3D is a graph showing the time differential value of the switching current IDS shown in FIG. 3C on the vertical axis and the time t on the horizontal axis.
  • the input signal Vin is input to the switches 201 and 207, and controls the switching of the switches 201 and 207.
  • the input signal Vin is input to the switch 202 via the delay unit 208, and the delayed signal controls the switching of the switch 202.
  • the voltage Vc input to the comparator 206 is a constant voltage (VDD ⁇ Vth). When the potential of the node a becomes close to (VDD ⁇ Vth), the signal output from the comparator 206 is gradually inverted and the switch 203 is gradually turned off.
  • the threshold voltage Vth is the threshold voltage of the PMOS transistor shown in FIG. 2 and is the same as the threshold voltage of the PMOS transistor constituting the switch 203.
  • the control signal generation circuit 107 When outputting a control signal for turning off the PMOS transistor, the control signal generation circuit 107 operates as follows. That is, as shown in FIG. 3A, when the voltage of the input signal Vin is High (hereinafter, simply referred to as “H”), the switch 207 is in an on state, so that FIG. As shown, the potential of the node a is VSS. Next, when the voltage of the input signal Vin changes from H ⁇ Low (hereinafter simply referred to as “L”) at time t1, the switch 201 is turned on and the switch 207 is turned off. At this time, the switch 203 is on. At this time, the switch 202 is switched off by the signal delayed by the delay unit 208 and thus is in the off state.
  • H High
  • L Low
  • a current flows from the constant current source 204 to the switches 201 and 203, and charges are charged in the gate capacitance of the PMOS transistor shown in FIG. For this reason, the potential of the node a rises with a constant slope until the potential of the node a reaches near VDD ⁇ Vth.
  • the change of the switching current IDS is around the time t2 when the PMOS transistor reaches the threshold voltage Vth at which the PMOS transistor is turned off. Becomes smaller. That is, according to the first embodiment, the change in the switching current IDS is suppressed before and after the time t2 when the PMOS transistor reaches the threshold voltage to turn off, and the switching noise is reduced.
  • the voltage Vc input to the comparator 206 is (VDD ⁇ Vth).
  • Vth may be set to a value close to the threshold voltage of the MOS transistors before and after.
  • the constant current sources 204 and 205 are different constant current sources for supplying the same value of current.
  • the constant current sources 204 and 205 may be replaced with one constant current source.
  • the constant current sources 204 and 205 are constant current sources that supply the same value of current. However, if the constant current source 205 is configured to flow a large value of current, the time t3 to the time t4 are set. Can be shortened. Further, if a constant current source 204 is caused to flow a large value of current, the period from time t1 to time t2 can be shortened.
  • the first embodiment is not limited to the above-described configuration.
  • the first embodiment may be configured without the delay unit 208 shown in FIG.
  • the switches 201, 202, and 203 are turned on from time t1 to time t2 shown in FIG.
  • a current obtained by adding the current supplied from the constant current source 204 and the current supplied from the constant current source 205 flows to the node a.
  • the potential of the node a rises with a constant slope while a current obtained by adding the current supplied by the constant current source 204 and the current supplied by the constant current source 205 flows to the node a.
  • the switch 203 is turned off.
  • the potential of the node a is obtained by adding the current supplied by the constant current source 204 and the current supplied by the constant current source 205.
  • the current rises at a gentler slope than when the current flows through node a, and reaches VDD.
  • the change in the gate voltage VG near VDD-Vth at time t2 becomes gradual and the switching noise is reduced, similarly to the control signal generation circuit 107 shown in FIG. can do.
  • FIG. 4 is a diagram for explaining a configuration of the control signal generation circuit 107 that outputs a PMOS transistor ON control signal.
  • the control signal generation circuit 107 includes a constant current source 405 that is connected to the power supply voltage VDD and supplies a constant current to the node, and a constant current source 404 that is connected to the power supply voltage VSS and supplies a constant current to the node. ing.
  • the constant current sources 404 and 405 are constant current sources that supply the same value of current.
  • control signal generation circuit 107 includes a comparator 406, a node b indicated by a symbol “b” in FIG. 4, three switches 401 to 403 that connect and disconnect the constant current sources 404 and 405, and a delay. Part 408.
  • the switches 401 and 402 are composed of PMOS transistors, and the switch 403 is composed of NMOS transistors.
  • Node b is a node for applying a voltage signal to the gate of the PMOS transistor shown in FIG.
  • the delay unit 408 is a circuit that generates a signal obtained by delaying the input signal Vin.
  • Delay unit 408 includes two inverters connected in series and a capacitor connected in parallel to the inverter. Since the signal delayed by the delay unit 408 is input to the switch 401, the switch 401 operates later than the switch 403.
  • the control signal generation circuit 107 includes a switch 407 that connects and disconnects the node b and the power supply voltage VDD.
  • the switch 407 is configured by a PMOS transistor. Since the input signal Vin is input to the switch 407 and operates complementarily to the switch 403, a control signal for turning off the PMOS transistor can be output.
  • FIGS. 5A to 5D are diagrams for explaining the operation of the control signal generation circuit 107 shown in FIG.
  • FIG. 5A is a graph in which the voltage Vin of the input signal input to the switches 403 and 407 and the delay unit 408 is shown on the vertical axis, and the time t is shown on the horizontal axis.
  • FIG. 5B is a graph showing the potential of the node b shown in FIG. 4 on the vertical axis and the time t on the horizontal axis.
  • FIG. 5C is a graph showing the switching current IDS flowing through the PMOS transistor on the vertical axis and the time t on the horizontal axis.
  • FIG. 5D is a graph showing the time differential value of the switching current IDS shown in FIG. 5C on the vertical axis and the time t on the horizontal axis.
  • the input voltage Vin is input to the switches 403 and 407, and the switching of the switches 403 and 407 is controlled.
  • the input signal Vin is input to the switch 401 via the delay unit 408.
  • the signal delayed by the delay unit 408 controls the switching of the switch 401.
  • Vc is a constant voltage (VDD-Vth). When the potential of the node b becomes Vc or less, the signal output from the comparator 406 is inverted and the switch 402 is turned on.
  • the threshold voltage Vth is the threshold voltage of the PMOS transistor shown in FIG. 4 and is the same as the threshold voltage of the PMOS transistor constituting the switch 402.
  • the control signal generation circuit 107 When outputting a control signal for turning on the PMOS transistor, the control signal generation circuit 107 operates as follows. That is, as shown in FIG. 5A, when the voltage of the input signal Vin is L, the switch 407 is in an on state. For this reason, as shown in FIG. 5B, the potential of the node b becomes VDD.
  • the switch 403 is turned on and the switch 407 is turned off. At this time, the switch 402 is off. Further, the switch 401 is in an ON state because it is switched by the signal delayed by the delay unit 408. As shown in FIG. 5B, a current flows from the constant current source 404 to the switch 403, and the charge of the gate capacitance of the PMOS transistor is discharged. For this reason, during the time t1 to t2, the potential of the node b falls with a certain slope.
  • the switch 402 is turned on by the inversion of the output signal.
  • the switch 403 receives a current from the constant current source 404, and the switches 401, 402 receive a current having the same value as the current flowing from the constant current source 404. It flows from the constant current source 405. For this reason, as shown in FIG. 5B, the potential of the node b is maintained at (VDD ⁇ Vth), and the inclination becomes substantially zero.
  • the voltage Vc input to the comparator 406 is (VDD ⁇ Vth).
  • the voltage Vc may be set near the threshold value of the MOS transistor around (VDD-Vth).
  • the first embodiment is not limited to the configuration described above, and may be configured without the delay unit 408 shown in FIG. 4, for example.
  • the constant current source 404 supplies a current having a value larger than that of the constant current source 405, and the switch 401 is controlled by a signal whose phase is opposite to that of the input signal Vin.
  • the switch 403 is turned on and current is supplied from the constant current source 404, so the potential of the node b drops with a predetermined slope.
  • the switch 402 is turned on, and a current smaller than the current of the constant current source 404 further flows from the constant current source 405.
  • the potential gradient of the node b drops with a gentler slope than the gradient when the current flows from the constant current source 404 to the node b, and reaches VSS.
  • the control signal generation circuit without the delay unit 408 moderates the change in the gate voltage VG near VDD-Vth at time t2 and reduces the switching noise, similarly to the control signal generation circuit 107 shown in FIG. can do.
  • FIG. 6 is a diagram for explaining the configuration of the control signal generating circuit 107 that outputs the control signal for turning off the NMOS transistor.
  • the control signal generation circuit 107 includes constant current sources 604 and 605 that are connected to the power supply voltage VSS and cause a constant current to flow through the nodes.
  • the constant current sources 604 and 605 can pass the same current.
  • the control signal generation circuit 107 includes a comparator 606, three switches 601 to 603 that connect and disconnect the constant current sources 604 and 605 with the node c denoted by “c” in FIG. 6, a delay unit 608, Is included.
  • the switches 601 to 603 are constituted by NMOS transistors.
  • the delay unit 608 is a circuit that generates a signal obtained by delaying the input signal Vin.
  • Delay unit 608 includes two inverters connected in series and a capacitor connected in parallel to the inverter. Since the signal delayed by the delay unit 608 is input to the switch 602, the switch 602 operates later than the switch 601.
  • the control signal generation circuit 107 includes a switch 607 that connects and disconnects the node c and the power supply voltage VDD.
  • the switch 607 is configured by a PMOS transistor. Since the input signal Vin is input to the switch 607 and operates complementarily to the switches 601, 602, a control signal for turning on the NMOS transistor can be output.
  • FIGS. 7A to 7D are diagrams for explaining the operation of the control signal generation circuit 107 shown in FIG.
  • FIG. 7A is a graph in which the vertical axis indicates the voltage of the input signal Vin input to the switches 601 and 607, and the horizontal axis indicates time t.
  • FIG. 7B is a graph showing the potential of the node c shown in FIG. 6 on the vertical axis and the time t on the horizontal axis. The potential of the node c becomes the voltage VG applied to the gate of the NMOS transistor.
  • FIG. 7C is a graph showing the switching current IDS flowing through the NMOS transistor on the vertical axis and the time t on the horizontal axis.
  • FIG. 7D is a graph showing the time differential value of the switching current IDS shown in FIG. 7C on the vertical axis and the time t on the horizontal axis.
  • the input signal Vin is input to the switches 601 and 607, and the switching of the switches 601 and 607 is controlled.
  • the input signal Vin is input to the switch 601 via the delay unit 608.
  • the signal delayed by the delay unit 608 controls the switching of the switch 602.
  • Vc inputted to the comparator 606 is a constant threshold voltage Vth, and when the node c becomes near the threshold voltage Vth, the signal outputted from the comparator 606 is gradually inverted, and the switch 603 is gradually turned off.
  • the threshold voltage Vth is the threshold voltage of the NMOS transistor shown in FIG. 6 where the node c is connected to the gate, and is the same as the threshold voltage of the NMOS transistor constituting the switch 603.
  • the control signal generation circuit 107 When outputting a control signal for turning on the NMOS transistor, the control signal generation circuit 107 operates as follows. That is, as shown in FIG. 7A, when the voltage of the input signal Vin is L, the switch 607 is on. For this reason, as shown in FIG. 7B, the potential of the node c becomes VDD.
  • the switch 601 is turned on and the switch 607 is turned off. At this time, the switch 603 is on. At this time, a current flows from the current source 604 to the switches 601 and 603, and charges are discharged from the gate capacitance of the NMOS transistor. As a result, as shown in FIG. 7B, the potential of the node c drops.
  • the switch 602 is in an OFF state because it performs a switching operation by the signal delayed by the delay unit 608. For this reason, no current flows into the switch 602 from the constant current source 605.
  • Vc Vth
  • the signal output from the comparator 606 is gradually inverted, and the switch 603 is gradually turned off. Therefore, as shown in FIG. 7B, the potential at the node c reaches the vicinity of the threshold voltage Vth at time t2, and then enters a floating state, and the gradient becomes substantially zero.
  • the change in the switching current IDS of the NMOS transistor becomes small around time t2. That is, according to such a configuration, the value of the switching current IDS is suppressed before and after the time t2 close to the threshold voltage at which the NMOS transistor is turned off, and the switching noise is reduced.
  • the voltage Vc input to the comparator 606 is the threshold voltage Vth.
  • the voltage Vc is set to the MOS before and after the threshold voltage Vth. What is necessary is just to set to the threshold value vicinity of a transistor.
  • the constant current sources 604 and 605 are different constant current sources that supply the same value of current. However, the constant current sources 604 and 605 may be replaced with one constant current source.
  • the constant current sources 604 and 605 are constant current sources that supply the same value of current. However, if the constant current source 605 is configured to flow a large value of current, the time t4 is changed to the time t4. Can be shortened. Further, if a constant current source 604 is caused to flow a large current, the period from time t1 to time t2 can be shortened.
  • the first embodiment is not limited to the configuration described above, and may be configured without the delay unit 608 shown in FIG. 6, for example.
  • the switches 601, 602, and 603 are turned on from time t1 to time t2.
  • a current obtained by adding the currents of the constant current sources 604 and 605 flows through the node c.
  • the potential of the node c drops at a constant slope while a current obtained by adding the currents of the constant current sources 604 and 605 flows to the node c.
  • the switch 603 is gradually turned off, and then only the current from the current source 605 flows to the node c.
  • the potential of the node c drops with a gentler slope than when the current obtained by adding the currents of the constant current sources 604 and 605 flows to the node c, and reaches VSS.
  • the control signal generation circuit 107 without the delay circuit 608 moderates the change in the gate voltage VG in the vicinity of VDD ⁇ Vth at time t 2 and reduces switching noise. can do.
  • FIG. 8 is a diagram for explaining a configuration of a control signal generating circuit 107 that outputs a control signal for turning on an NMOS transistor.
  • the control signal generation circuit 107 includes a constant current source 804 that is connected to the power supply voltage VDD and supplies a constant current to the node, and a constant current source 805 that is connected to the power supply voltage VSS and supplies a constant current to the node. ing.
  • the constant current sources 804 and 805 are constant current sources that supply the same value of current.
  • control signal generation circuit 107 includes a comparator 806, three switches 801 to 803 that connect and disconnect the node d denoted by “d” in FIG. 8 and the constant current sources 804 and 805, and a delay unit 808. , Including.
  • the switches 801 and 802 are NMOS transistors, and the switch 803 is a PMOS transistor.
  • Node d is a node for applying a voltage signal to the gate of the NMOS transistor shown in FIG.
  • the delay unit 808 is a circuit that generates a signal obtained by delaying the input signal Vin.
  • Delay unit 808 includes two inverters connected in series and a capacitor connected in parallel to the inverter. Since the signal delayed by the delay unit 808 is input to the switch 801, the switch 801 operates later than the switch 803.
  • the control signal generation circuit 107 includes a switch 807 that connects and disconnects the node d and the power supply voltage VSS.
  • the switch 807 is configured by an NMOS transistor. Since the input voltage Vin is input to the switch 807 and operates complementarily to the switch 803, a control signal for turning off the NMOS transistor can be output.
  • FIGS. 9A to 9D are diagrams for explaining the operation of the control signal generation circuit 107 shown in FIG.
  • FIG. 9A is a graph showing the input voltage Vin input to the switches 803 and 807 and the delay unit 808 on the vertical axis and the time t on the horizontal axis.
  • FIG. 9B is a graph showing the potential of the node d shown in FIG. 8 on the vertical axis and the time t on the horizontal axis.
  • FIG. 9C is a graph showing the switching current IDS flowing through the NMOS transistor on the vertical axis and the time t on the horizontal axis.
  • FIG. 9D is a graph showing the time differential value of the switching current IDS shown in FIG. 9C on the vertical axis and the time t on the horizontal axis.
  • the input voltage Vin is input to the switches 803 and 807, and the switching of the switches 803 and 807 is controlled.
  • the input signal Vin is input to the switch 801 via the delay unit 808, and the signal delayed by the delay unit 808 controls the switching of the switch 801.
  • Vc is a constant threshold voltage Vth, and when the potential of the node d becomes Vc or less, the signal output from the comparator 806 is inverted and the switch 802 is turned on.
  • the threshold voltage Vth is the threshold voltage of the NMOS transistor shown in FIG.
  • the control signal generation circuit 107 When outputting a control signal for turning on the NMOS transistor, the control signal generation circuit 107 operates as follows. That is, as shown in FIG. 9A, when the input voltage Vin is H, the switch 807 is in the ON state, so that the potential of the node d is VSS as shown in FIG. It becomes. Next, when the input voltage Vin changes from H to L at time t1, the switch 803 is turned on and the switch 807 is turned off. At this time, the switch 802 is off. In addition, the switch 801 is switched on by the signal delayed by the delay unit 808, and thus is on. As shown in FIG. 5B, a current flows from the constant current source 804 to the switch 803. At this time, since the charge is charged in the gate capacitance of the NMOS transistor, the potential of the node d rises with a certain slope during the time t1 to t2.
  • the signal output from the comparator 806 is inverted and the switch 802 is turned on.
  • the current supplied from the constant current source 804 flows through the switch 803 during the time t2 to t3 when the switch 801 and the switch 803 are on.
  • a current having the same value as the current supplied from the constant current source 804 flows from the constant current source 805 to the switches 801 and 802. For this reason, as shown in FIG. 9B, the potential of the node d is maintained at the threshold voltage Vth, and the gradient becomes substantially zero.
  • the voltage Vc input to the comparator 806 is the threshold voltage Vth.
  • the voltage Vc is set to the MOS before and after the threshold voltage Vth. What is necessary is just to set to the threshold value vicinity of a transistor.
  • the first embodiment is not limited to the configuration described above, and may be configured without the delay unit 808 shown in FIG. 8, for example.
  • the constant current source 804 is caused to flow a current having a value larger than that of the constant current source 805, and the switch 801 is controlled by a signal whose phase is opposite to that of the input signal Vin.
  • the switch 803 is turned on from time t1 to time t2, and the current supplied from the constant current source 804 flows through the node d. While the current supplied from the constant current source 804 flows to the node d, the potential of the node d rises with a constant slope. At time t2, the switch 802 is turned on, and a current smaller than the current of the constant current source 804 is supplied from the constant current source 805 to the node d. For this reason, the potential of the node d rises with a gentler slope than when the current supplied from the constant current source 804 flows to the node d and reaches VDD. As a result, similarly to the control signal generation circuit 107 shown in FIG. 8, the control signal generation circuit 107 without the delay circuit 808 moderates the change in the gate voltage VG near the threshold voltage Vth at time t2 and reduces switching noise. can do.
  • FIG. 10 is a diagram for explaining the control signal generation circuit 1007 of the second embodiment.
  • the second embodiment is different from the first embodiment in that the PMOS transistor shown in FIG. 10 is controlled by a diode-connected switch.
  • FIG. 10 shows an example in which the control signal generation circuit 1007 outputs a control signal for turning off the PMOS transistor.
  • the control signal generation circuit 1007 shown in FIG. 10 has a switch 1003 instead of the switch 203 and the comparator 206 shown in FIG.
  • Such a control signal generation circuit 1007 includes four switches 1001 to 1003 and 1006, a constant current source 1004, a constant current source 1005, and a delay unit 1008.
  • the switches 1001 to 1003 are composed of PMOS transistors, and the switch 1006 is composed of NMOS transistors.
  • the switch 1003 is composed of a PMOS transistor.
  • the gate and drain are commonly connected and diode-connected.
  • the input voltage Vin is input to the switches 1001 and 1002 and the switch 1004.
  • the gate voltage VG of the PMOS transistor shown in FIG. 10 is close to VDD-Vth
  • VG of the switch 1003 is close to the threshold voltage
  • the switch 1003 is gradually turned off.
  • the same operation as that of the control signal generation circuit 107 of the first embodiment shown in FIG. 3 can be performed.
  • the second embodiment a case where a control signal for turning off the PMOS transistor is output is taken as an example.
  • the second embodiment includes a control signal generation circuit that can generate any of the control signal for turning on the PMOS transistor, the control signal for turning off the NMOS transistor, and the control signal for turning on the NMOS transistor. It can be configured using a diode.
  • the present invention can be applied to all circuits that generate a control signal for driving a charge pump.
  • Control signal generation circuit 109 110 Capacitor 101 to 104 MOS transistors 201 to 203, 207, 401 to 403, 407, 601 to 603, 607, 801 to 803, 807, 1001 to 1003 , 1006, 1007, 1010 Switch 204, 205, 404, 405, 604, 605, 804, 805, 1004, 1005, 1009 Constant current source 206, 406, 606, 806 Comparator 208, 408, 608, 808 Delay unit

Abstract

　スイッチング電流を抑制し、スイッチングノイズを低減できる制御信号を生成する制御信号生成回路を提供する。ＰＭＯＳトランジスタのゲートを制御するための制御信号を生成する制御信号生成回路を、定電流源とＰＭＯＳトランジスタのゲートに接続され、入力信号に基づいて制御されるスイッチと、定電流源とＰＭＯＳトランジスタのゲートに接続され、入力信号及び制御信号に基づいて制御されるスイッチと、により構成する。そして、制御信号の電圧値を、入力信号に基づく傾きを持って遷移させ、制御信号傾きが、制御信号の電圧値がＭＯＳトランジスタの閾値以下であるときよりも、制御信号の電圧値がＭＯＳトランジスタの閾値を越えた後に小さくなるように切り換わるようにする。

Description

制御信号生成回路、チャージポンプ駆動回路、クロックドライバ、チャージポンプの駆動方法
　本発明は、スイッチングノイズを抑制できる制御信号生成回路、チャージポンプ駆動回路、クロックドライバ、チャージポンプの駆動方法に関する。
　チャージポンプ回路は、スイッチングノイズを発生することが知られている。スイッチングノイズは、チャージポンプ回路内で充放電するコンデンサにスイッチング操作による急峻なオン／オフ電流ＩDS（以下、スイッチング電流と記す）が流れることによって発生する。
　スイッチングノイズの大きさは、スイッチング電流ＩDSの変化量、つまり、スイッチング電流ＩDSを時間で微分した、ｄＩDS／ｄｔに比例する。
　図１１は、スイッチング動作時にコンデンサに急峻なスイッチング電流ＩDSが流れることを防ぐ従来のチャージポンプ駆動回路を示した図である。
　図示した駆動回路は、電荷を蓄積、搬送するコンデンサＣfと、コンデンサＣfから搬送されてきた電荷を蓄積するコンデンサＣoと、ＭＯＳトランジスタ１～４と、を有する降圧式チャージポンプ回路と、ＭＯＳトランジスタ１～４のゲート電圧を制御するチャージポンプ（ＣＰ）制御回路５によって構成されている。
　ＣＰ制御回路５は、クロックを生成するクロック信号生成回路６と、それらクロックの立ち上がり波形及び立ち下がり波形を鈍らせるための抵抗素子７とを含んでいる。なお、このようなチャージポンプ回路の制御回路は、例えば、特許文献１に記載されている。
　図１１に示したＣＰ制御回路５は、コンデンサＣf、Ｃoを充放電させるＭＯＳトランジスタのゲート入力ノードに抵抗素子７を挿入することで、ＭＯＳトランジスタ１～４のゲート電圧ＶGの立ち上がりスルーレート、または立下りスルーレートを低減させる。スルーレートの低減は、ＭＯＳトランジスタ１～４のスイッチのオンオフを緩やかにし、コンデンサＣf、Ｃoに急峻なスイッチング電流ＩDSが流れることを抑えるとことができる。
　図１２は、図１１に示したＭＯＳトランジスタ１～４のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのオン、オフ、クロック信号生成回路６によって生成されたクロック信号の波形、抵抗素子７を通過した後のクロック信号の波形と、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電圧ＶG、スイッチング電流ＩDS、スイッチング電流ＩDSの時間微分した、ｄＩDS／ｄｔとの関係を示した図である。
　図１２（ａ）～（ｄ）は、いずれも最上段にＭＯＳトランジスタに入力されるクロック信号の波形であって、抵抗素子７を通る前の波形と、抵抗素子７を通った後の波形とを示している。また、次の段にはゲート電圧ＶGの波形（抵抗素子７を通った後の波形）が示されている。次の段には、ＭＯＳトランジスタのソースドレイン間に流れるスイッチング電流ＩDSの波形が示されて、最下段にはスイッチング電流ＩDSの時間微分波形が示されている。
　図１２（ａ）は、Ｎ型のＭＯＳトランジスタのオン時の上記波形を示し、図１２（ｂ）は、Ｎ型のＭＯＳトランジスタのオフ時の上記波形を示している。図１２（ｃ）は、Ｐ型のＭＯＳトランジスタのオン時の上記波形を示し、図１２（ｄ）は、Ｐ型のＭＯＳトランジスタのオフ時の上記波形を示している。
　例えば、図１２（ｄ）のように、ＰＭＯＳトランジスタがオフする場合を考える。このとき、クロック信号がＬ→Ｈになると、抵抗素子７を通過した後のクロック信号、すなわちゲート電圧ＶGは、緩やかに上昇する。それに伴い、スイッチング電流ＩDSが緩やかに降下する。ゲート電圧ＶGがＶDD－Ｖthまで上昇すると、ＰＭＯＳトランジスタがオフする。ここで、閾値電圧Ｖthは、ＭＯＳトランジスタの閾値電圧である。
　また、図１２（ｃ）においてもクロック信号によってＰＭＯＳトランジスタが同様にオンし、図１２（ａ）、図１２（ｂ）においてもクロック信号によってＮＭＯＳトランジスタが同様にオン、オフする。
　このようなチャージポンプ駆動回路によれば、抵抗素子７を通過した後のクロック信号、すなわちゲート電圧が緩やかになり、それに伴い、スイッチング電流ＩDSの時間変化が緩やかになるため、スイッチング電流ＩDSの時間微分値ｄＩDS／ｄｔが、ＭＯＳトランジスタがオン、オフする閾値付近で抑制されてスイッチングノイズが低減される。
　図１２によれば、ＭＯＳトランジスタは、ゲート電圧が閾値電圧の付近を通過する際、スイッチング電流の変化量が一番多くなるので、閾値電圧付近のゲート電圧の変化が小さい方が、電流変化量が小さくなることが分かる。
　図１１に示したチャージポンプ駆動回路では、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共に、オフ時のゲート電圧の変化が小さいため電流変化量が抑えられ、スイッチングノイズを小さくすることができる。
特開２００５－１９２３５０号公報
　しかしながら、上記した従来のチャージポンプ駆動回路では、ＭＯＳトランジスタのオン時の閾値電圧付近のゲート電圧の変化がオフ時に比べて依然として大きい。このため、ＭＯＳトランジスタの動作全般におけるスイッチングノイズの抑制には、さらなる検討の余地があった。
　本発明は、上記した点に鑑みてなされたものであり、スイッチング電流をさらに抑制し、スイッチングノイズを低減できる制御信号を生成する制御信号生成回路、チャージポンプ駆動回路、クロックドライバ、チャージポンプの駆動方法を提供することを目的とする。
　以上説明した課題を解決するため、本発明の一態様の制御信号生成回路は、ＭＯＳトランジスタのゲートを制御するための制御信号を生成する制御信号生成回路（例えば図１、図２、図４、図６、図８に示した制御信号生成回路１０７）であって、電流源（例えば定電流源２０５）とゲートに接続され、入力信号（例えば図２に示したＶin）に基づいて制御される第１スイッチ部（例えば図２に示したスイッチ２０２）と、電流源(例えば図２に示した定電流源２０４)とゲートに接続され、入力信号及び制御信号（例えば図２に示したＶ）に基づいて制御される第２スイッチ部（例えば図２に示したスイッチ２０１、２０３）と、を備え、前記制御信号の電圧値が前記入力信号に基いて遷移し、前記電圧値の時間に対する傾きは、前記電圧値が前記ＭＯＳトランジスタの閾値電圧以下であるときよりも、前記電圧値が前記ＭＯＳトランジスタの閾値電圧を越えた後に小さくなるように切り換わることを特徴とする。
　このような態様によれば、チャージポンプ回路内のＭＯＳトランジスタに閾値電圧が印加されるタイミングの前後でＭＯＳトランジスタのスイッチング電流の変化を緩やかにすることができる。このため、チャージポンプ回路のスイッチングノイズを低減することができる。
　また、本発明の一態様の制御信号生成回路は、上記した発明において、第１スイッチ部が、入力信号によりオンオフ制御される第１スイッチ（例えば図２に示したスイッチ２０２）を備え、第２スイッチ部は、入力信号によりオンオフ制御される第２スイッチ（例えば図２に示したスイッチ２０１）と、制御信号に基づき第２スイッチに流れる電流を制御する出力制御部（例えば図２に示したスイッチ２０３、２０６）と、を備えるようにしてもよい。
　また、本発明の一態様の制御信号生成回路は、上記した発明において、電流源（例えば図２に示した定電流源２０４、２０５）が、前記第１スイッチ及び第２スイッチに等しい値の電流を供給するようにしてもよい。
　また、本発明の一態様の制御信号生成回路は、上記した発明において、電流源が、第１スイッチに電流を供給する第１電流源（例えば図２に示した定電流源２０５）と、前記第２スイッチに、前記第１電流源によって供給される電流と値が異なる電流を供給する第２電流源（例えば図２に示した定電流源２０４）と、を備えるようにしてもよい。
　また、本発明の一態様の制御信号生成回路は、上記した発明において、出力制御部が、制御信号の電圧値とＭＯＳトランジスタの閾値とを比較する比較器（例えば図２に示したコンパレータ２０６）と、比較器の比較結果によりオンオフ制御される第３スイッチ（例えば図２に示したスイッチ２０３）と、を備えるようにしてもよい。
　また、本発明の一態様の制御信号生成回路は、上記した発明において、第３スイッチが、ＭＯＳトランジスタがオン状態からオフ状態になったとき、第２スイッチに電流が流れることを止めるようにしてもよい。
　また、本発明の一態様の制御信号生成回路は、上記した発明において、第３スイッチが、ＭＯＳトランジスタがオフ状態からオン状態になったとき、流れることを止められていた電流を、第２スイッチに流すようにしてもよい。
　また、本発明の一態様の制御信号生成回路は、上記した発明において、出力制御部は、ダイオード（例えば図１０に示したスイッチ１００３）を備えるようにしてもよい。
　また、本発明の一態様の制御信号生成回路は、上記した発明において、入力信号を遅延させた遅延信号を生成する遅延部（例えば図２に示した遅延部２０８）をさらに備え、第１スイッチ部は、遅延信号に従いゲートに電流を供給可能とするようにしてもよい。
　また、本発明の一態様の制御信号生成回路は、上記した発明において、入力信号を遅延させた遅延信号を生成する遅延部（例えば図４に示した遅延部４０８）をさらに備え、第２スイッチ部は、遅延信号に従いゲートに電流を供給可能とするようにしてもよい。
　本発明の一態様のチャージポンプ駆動回路は、少なくとも１以上の、上記制御信号生成回路（例えば図１に示した制御信号生成回路１０７）と、少なくとも１以上の、ＭＯＳトランジスタ（例えば図１に示したＭＯＳトランジスタ１０１等）と、ＭＯＳトランジスタにより充放電される容量素子（例えば図１に示したコンデンサ１０９）と、を備えることを特徴とする。　本発明の一態様のクロックドライバは、上記制御信号生成回路を備え、制御信号生成回路から出力されるクロック信号に基づいて、制御信号生成回路よりも後段に設けられたＭＯＳトランジスタを駆動することを特徴とすることを特徴とする。
　本発明の一態様のチャージポンプの駆動方法は、少なくとも１以上のＭＯＳトランジスタと、該ＭＯＳトランジスタにより充放電される容量素子と、を有するチャージポンプを駆動するチャージポンプの駆動方法であって、入力信号に基づく傾きで遷移し、前記入力信号が前記ＭＯＳトランジスタの閾値を越えるとき、前記入力信号が前記ＭＯＳトランジスタの閾値以下であるときよりも前記傾きが小さい値に切り換わる制御信号を生成し、前記入力信号及び前記制御信号に基づいて前記ＭＯＳトランジスタのゲートに電流を供給することを特徴とする。
　上記態様によれば、チャージポンプ回路内のＭＯＳトランジスタに閾値電圧が印加されるタイミングの前後でＭＯＳトランジスタのスイッチング電流の変化を緩やかにして、チャージポンプ回路のスイッチングノイズを低減できる制御信号生成回路、チャージポンプ駆動回路、及びクロックドライバ、チャージポンプの駆動方法を提供することができる。
本発明の第１実施形態のチャージポンプ駆動回路を説明するための図である。 本発明の第１実施形態の、ＰＭＯＳトランジスタオフ用の制御信号を出力する制御信号生成回路の構成を説明するための図である。 図２に示した制御信号生成回路の動作を説明するための図である。 本発明の第１実施形態の、ＰＭＯＳトランジスタオン用の制御信号を出力する制御信号生成回路の構成を説明するための図である。 図４に示した制御信号生成回路の動作を説明するための図である。 本発明の第１実施形態の、ＮＭＯＳトランジスタオフ用の制御信号を出力する制御信号生成回路の構成を説明するための図である。 図６に示した制御信号生成回路１０７の動作を説明するための図である。 ＮＭＯＳトランジスタオン用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。 図８に示した制御信号生成回路１０７の動作を説明するための図である。 第２実施形態の制御信号生成回路の構成を説明するための図である。 従来のチャージポンプ駆動回路を示した図である。 図１１に示したＭＯＳトランジスタ１～４のクロック信号等を示した図である。
　以下、本発明の第１第２実施形態の制御信号生成回路、制御信号生成回路を備えたチャージポンプ駆動回路を説明する。
［第１実施形態］
［チャージポンプ駆動回路］
　図１は、第１実施形態のチャージポンプ駆動回路を説明するための図である。第１実施形態のチャージポンプ駆動回路は、電荷を蓄積、搬送するコンデンサ１０９と、コンデンサ１０９から搬送されてきた電荷を蓄積するコンデンサ１１０と、ＭＯＳトランジスタ１０１～１０４と、を備えた降圧式のチャージポンプ回路１０８と、コンデンサ１０９、１１０をＭＯＳトランジスタ１０１～１０４のゲート電圧を制御することによって充放電するチャージポンプ（ＣＰ）制御回路１０５と、によって構成される。そして、端子ＶDD　ＰＩＮから所定の電圧を入力し、端子ＶＥＥ　ＰＩＮより所望の値に降圧した電圧を出力している。
　第１実施形態ではチャージポンプ駆動回路によって扱われる信号の電圧レベルにより、ＭＯＳトランジスタ１０１～１０４からＰＭＯＳトランジスタまたはＮＭＯＳトランジスタが適宜選択される。また、チャージポンプ回路１０８とＣＰ制御回路１０５は、ＩＣとして集積化されていてもよい。ただし、コンデンサ１０９は、端子（ＣＰ　ＰＩＮ、ＣＮ　ＰＩＮ）を介してＩＣ外部に設けてもよく、コンデンサ１１０は、端子（ＶＥＥ　ＰＩＮ、ＧＮＤ　ＰＩＮ）を介してＩＣ外部に設けてもよい。
　ＣＰ制御回路１０５は、クロック信号生成回路１０６と、分岐されたクロック信号の立ち上がり、立ち下がり波形を変える制御信号生成回路１０７と、を備えている。
　ＣＰ制御回路１０５によれば、制御信号生成回路１０７により、ＭＯＳトランジスタ１０１～１０４をゆっくりとオン、またはオフさせることができる。ＭＯＳトランジスタ１０１～１０４がゆっくりオン、オフすることにより、スイッチング動作によって急峻なスイッチング電流が流れるのを抑制し、スイッチングノイズを減らすことができる。
［クロックドライバ］
　また、制御信号生成回路１０７は、クロックドライバにも利用できる。なお、ここで、クロックドライバとは、クロック信号が入力され、後段のＭＯＳトランジスタを駆動するためのクロック信号を生成する構成とする。
　制御信号生成回路１０７を備えたクロックドライバは、制御信号生成回路１０７によってクロック信号の立ち上がり、立ち下がり波形を変えて、制御信号生成回路１０７よりも後段のＭＯＳトランジスタをゆっくりとオン、またはオフさせることができる。ＭＯＳトランジスタがゆっくりオン、オフすることにより、クロックドライバは、スイッチング動作により急峻なスイッチング電流が流れるのを抑制し、スイッチングノイズを減らすことができる。
［制御信号生成回路］
　第１実施形態の制御信号生成回路１０７は、電流変化量が最も大きい閾値電圧付近のＭＯＳトランジスタのゲート電圧の立ち上がり、立ち下りをより緩やかにすることで、スイッチング電流の変化量を減らすことができる。
　このような第１実施形態の制御信号生成回路１０７は、「ＰＭＯＳトランジスタオフ用の制御信号」と、「ＰＭＯＳトランジスタオン用の制御信号」と、「ＮＭＯＳトランジスタオフ用の制御信号」と、「ＮＭＯＳトランジスタオン用の制御信号」と、の４パターンの制御信号を生成することができる。
　以下、制御信号生成回路１０７の構成及び上記した４パターンの制御信号を出力する場合の構成及び動作について説明する。
（１）　ＰＭＯＳトランジスタオフ用の制御信号を出力する場合
　・構成
　図２は、ＰＭＯＳトランジスタオフ用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。
　制御信号生成回路１０７は、電源電圧ＶDDを供給する図示しない電源の端子（以下、単に電源電圧ＶDDと記す）と接続されている。また、制御信号生成回路１０７は、図２中に符号「ａ」を付して示したノードａに一定の電流を流す定電流源２０４、２０５を有している。定電流源２０４、２０５は、それぞれ同じ値の電流を流すことができる。また、制御信号生成回路１０７は、コンパレータ２０６と、ノードａと定電流源２０４、２０５とを離接する３つのスイッチ２０１～２０３と、遅延部２０８と、を含んでいる。定電流源２０４から供給される電流と、定電流源２０５から供給される電流とは、スイッチ２０１～２０３を介して加算される。
　スイッチ２０１～２０３がスイッチングすることにより、図１に示したＭＯＳトランジスタ１０１～１０４のいずれか（図２ではＰＭＯＳトランジスタと記す）に流れるスイッチング電流ＩDSを変化させることができる。スイッチ２０１～２０３は、ＰＭＯＳトランジスタによって構成されている。
　遅延部２０８は、入力信号Ｖinを遅延させた信号を生成する回路である。遅延部２０８は、直列に接続された２個のインバータと、インバータに並列接続されたコンデンサと、を含んでいる。スイッチ２０２には遅延部２０８によって遅延された信号が入力されるので、スイッチ２０２はスイッチ２０１よりも遅れて動作する。
　さらに、制御信号生成回路１０７は、電源電圧ＶSSを供給する図示しない電源の端子（以下、単に電源電圧ＶSSと記す）とノードａとを離接するスイッチ２０７を含んでいる。
　スイッチ２０７は、ＮＭＯＳトランジスタによって構成されている。スイッチ２０７には入力信号Ｖinが入力される。スイッチ２０７は、スイッチ２０１、２０２と相補的に動作するので、ＰＭＯＳトランジスタオン用の制御信号を出力することができる。
　・動作
　図３（ａ）～（ｄ）は、図２に示した制御信号生成回路１０７の動作を説明するための図である。
　図３（ａ）は、スイッチ２０１、２０７、遅延部２０８に入力される入力信号Ｖinの電圧を縦軸に示し、横軸に時間ｔを示したグラフである。図３（ｂ）は、図２に示したノードａの電位を縦軸に、時間ｔを横軸に示したグラフである。ノードａの電位は、ＰＭＯＳトランジスタのゲートに印加される電圧ＶGとなる。図３（ｃ）は、ＰＭＯＳトランジスタに流れるスイッチング電流ＩDSを縦軸に、横軸に時間ｔを示したグラフである。図３（ｄ）は、図３（ｃ）に示したスイッチング電流ＩDSの時間微分値を縦軸に、横軸に時間ｔを示したグラフである。
　入力信号Ｖinは、スイッチ２０１、２０７に入力され、スイッチ２０１、２０７のスイッチングを制御する。入力信号Ｖinは遅延部２０８を介してスイッチ２０２に入力され、遅延された信号がスイッチ２０２のスイッチングを制御する。コンパレータ２０６に入力される電圧Ｖcは一定の電圧（ＶDD－Ｖth）である。ノードａの電位が（ＶDD－Ｖth）付近になると、コンパレータ２０６から出力される信号が徐々に反転してスイッチ２０３が徐々にオフする。閾値電圧Ｖthは、図２に示したＰＭＯＳトランジスタの閾値電圧であり、スイッチ２０３を構成するＰＭＯＳトランジスタの閾値電圧と同じとする。
　ＰＭＯＳトランジスタオフ用の制御信号を出力する場合、制御信号生成回路１０７は、以下のように動作する。
　すなわち、図３（ａ）に示したように、入力信号Ｖinの電圧がＨｉｇｈ（以下、単に「Ｈ」と記す）のとき、スイッチ２０７がオン状態になっているので、図３（ｂ）に示したように、ノードａの電位は、ＶSSとなる。
　次に、時間ｔ1において入力信号Ｖinの電圧がＨ→Ｌｏｗ（以下、単に「Ｌ」と記す）になると、スイッチ２０１がオンされ、スイッチ２０７がオフされる。このとき、スイッチ２０３はオン状態になっている。このとき、スイッチ２０２は、遅延部２０８により遅延された信号によってスイッチングするため、オフ状態である。
　図３（ｂ）に示したように、スイッチ２０１、２０３には、定電流源２０４から電流が流れ、図２に示したＰＭＯＳトランジスタのゲート容量に電荷が充電される。このため、ノードａの電位は、ノードａの電位がＶDD－Ｖth付近に達するまで一定の傾きで上昇する。
　次に、時間ｔ2において、ノードａの電位がＶDD－Ｖth付近に達すると、Ｖc＝（ＶDD－Ｖth）なので、コンパレータ２０６の出力信号が徐々に反転し、スイッチ２０３が徐々にオフされる。このため、ノードａの電位は時間ｔ2において（ＶDD－Ｖth）付近に到達した後、フロート状態になる。このため、ノードａの電位は、ゲート容量や寄生容量等により維持され、傾きが略ゼロになる。
　次に、図３（ｂ）に示したように、時間ｔ3において、入力信号Ｖinが遅延された信号の電圧が遅れてＨ→Ｌになると、スイッチ２０２がオンされる。ノードａの電位は、再び一定の傾きでＶDDまで上昇する。そして、時間ｔ4においてＶDDに達する。この結果、第１実施形態では、時間ｔ2におけるＶDD－Ｖth付近のゲート電圧ＶGの変化が緩やかになる。
　ゲート電圧がＰＭＯＳトランジスタに緩やかに印加されることにより、図３（ｃ）、（ｄ）に示したように、スイッチング電流ＩDSの変化は、ＰＭＯＳトランジスタがオフする閾値電圧Ｖthに達する時間ｔ2の前後で小さくなる。つまり、第１実施形態によれば、ＰＭＯＳトランジスタがオフする閾値電圧に達する時間ｔ2の前後においてスイッチング電流ＩDSの変化が抑制され、スイッチングノイズが低減される。
　なお、上記した動作では、コンパレータ２０６に入力される電圧Ｖcを（ＶDD－Ｖth）としたが、ＶDD－Ｖth付近のゲート電圧ＶGの変化を緩やかにする場合には、電圧Ｖcを、（ＶDD－Ｖth）前後のＭＯＳトランジスタの閾値電圧に近い値に設定すればよい。
　また、上記した構成では、定電流源２０４、２０５を同じ値の電流を供給する別の定電流源としたが、定電流源２０４、２０５を１個の定電流源に置き換えてもよい。
　また、上記した構成では、定電流源２０４、２０５は、同じ値の電流を供給する定電流源としたが、定電流源２０５を大きな値の電流を流すようにすれば、時間ｔ3から時間ｔ4までの期間を短くすることができる。また、定電流源２０４を大きな値の電流を流すようにすれば、時間ｔ1から時間ｔ2までの期間を短くすることができる。
　さらに、第１実施形態は、上記した構成に限定されるものはなく、例えば、図２に示した遅延部２０８がない構成としてもよい。このような構成では、図３に示した時間ｔ1から時間ｔ2まではスイッチ２０１、２０２、２０３がオンとなる。このとき、ノードａには、定電流源２０４によって供給される電流と、定電流源２０５によって供給される電流とが加算された電流が流れる。ノードａの電位は、定電流源２０４によって供給される電流と、定電流源２０５によって供給される電流とが加算された電流がノードａに流れる間は、一定の傾きで上昇する。
　また、時間ｔ2において、スイッチ２０３がオフとなる。このとき、ノードａには定電流源２０５からの電流のみが流れるので、ノードａの電位は、定電流源２０４によって供給される電流と、定電流源２０５によって供給される電流とが加算された電流がノードａに流れるときの傾きよりも緩やかな傾きで上昇し、ＶDDに達する。この結果、遅延回路２０８がない制御信号生成回路１０７は、図２に示した制御信号生成回路１０７と同様に、時間ｔ2におけるＶDD－Ｖth付近のゲート電圧ＶGの変化が緩やかにし、スイッチングノイズを低減することができる。
（２）　ＰＭＯＳトランジスタオン用の制御信号を出力する場合
　・構成
　図４は、ＰＭＯＳトランジスタオン用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。
　制御信号生成回路１０７は、電源電圧ＶDDと接続され、ノードに一定の電流を流す定電流源４０５と、電源電圧ＶSSと接続され、ノードに一定の電流を流す定電流源４０４と、を有している。定電流源４０４、４０５は、同じ値の電流を供給する定電流源とする。
　また、制御信号生成回路１０７は、コンパレータ４０６と、図４中に符号「ｂ」を付して示したノードｂと、定電流源４０４、４０５とを離接する３つのスイッチ４０１～４０３と、遅延部４０８と、を含んでいる。スイッチ４０１、４０２はＰＭＯＳトランジスタ、スイッチ４０３はＮＭＯＳトランジスタによって構成されている。なお、ノードｂは、図４に示したＰＭＯＳトランジスタのゲートに電圧信号を印加するノードである。
　遅延部４０８は、入力信号Ｖinを遅延させた信号を生成する回路である。遅延部４０８は、直列に接続された２個のインバータと、インバータに並列接続されたコンデンサと、を含んでいる。スイッチ４０１には、遅延部４０８によって遅延された信号が入力されるので、スイッチ４０１はスイッチ４０３よりも遅れて動作する。
　さらに、制御信号生成回路１０７は、ノードｂと電源電圧ＶDDとを離接するスイッチ４０７、を含んでいる。スイッチ４０７は、ＰＭＯＳトランジスタによって構成されている。スイッチ４０７には入力信号Ｖinが入力され、スイッチ４０３と相補的に動作するので、ＰＭＯＳトランジスタオフ用の制御信号を出力することができる。
　・動作
　図５（ａ）～（ｄ）は、図４に示した制御信号生成回路１０７の動作を説明するための図である。
　図５（ａ）は、スイッチ４０３、４０７、遅延部４０８に入力される入力信号の電圧Ｖinを縦軸に示し、横軸に時間ｔを示したグラフである。図５（ｂ）は、図４に示したノードｂの電位を縦軸に、時間ｔを横軸に示したグラフである。図５（ｃ）は、ＰＭＯＳトランジスタに流れるスイッチング電流ＩDSを縦軸に、横軸に時間ｔを示したグラフである。図５（ｄ）は、図５（ｃ）に示したスイッチング電流ＩDSの時間微分値を縦軸に、横軸に時間ｔを示したグラフである。
　入力電圧Ｖinは、スイッチ４０３、４０７に入力され、スイッチ４０３、４０７のスイッチングを制御する。入力信号Ｖinは、遅延部４０８を介してスイッチ４０１に入力される。遅延部４０８によって遅延された信号は、スイッチ４０１のスイッチングを制御する。Ｖcは一定電圧（ＶDD－Ｖth）であり、ノードｂの電位がＶc以下になるとコンパレータ４０６から出力される信号が反転してスイッチ４０２がオンする。閾値電圧Ｖthは、図４に示したＰＭＯＳトランジスタの閾値電圧であり、スイッチ４０２を構成するＰＭＯＳトランジスタの閾値電圧と同じとする。
　ＰＭＯＳトランジスタオン用の制御信号を出力する場合、制御信号生成回路１０７は、以下のように動作する。
　すなわち、図５（ａ）に示したように、入力信号Ｖinの電圧がＬのとき、スイッチ４０７がオン状態になっている。このため、図５（ｂ）に示したように、ノードｂの電位は、ＶDDとなる。
　次に、時間ｔ1において入力電圧Ｖinの電圧がＬ→Ｈになると、スイッチ４０３がオンし、スイッチ４０７がオフする。このとき、スイッチ４０２はオフ状態になっている。また、スイッチ４０１は、遅延部４０８により遅延された信号によってスイッチングするため、オン状態である。
　図５（ｂ）に示したように、スイッチ４０３には、定電流源４０４から電流が流れ、ＰＭＯＳトランジスタのゲート容量の電荷が放電される。このため、時間ｔ1～ｔ2の間、ノードｂの電位は一定の傾きを持って下降する。
　次に、時間ｔ2において、スイッチ４０３のオンによってノードｂの電位が（ＶDD－Ｖth）に達すると、Ｖc＝（ＶDD－Ｖth）なので、コンパレータ４０６の出力信号が反転する。出力信号の反転によってスイッチ４０２がオンになる。スイッチ４０１、４０２、４０３がオンしている時間ｔ2～ｔ3の間、スイッチ４０３には定電流源４０４から電流が流れ、スイッチ４０１、４０２には定電流源４０４から流れる電流と同じ値の電流が定電流源４０５から流れる。このため、図５（ｂ）に示したように、ノードｂの電位は（ＶDD－Ｖth）に維持され、傾きが略ゼロになる。
　次に、図５（ｂ）に示したように、時間ｔ3において、入力信号Ｖinが遅延された信号によってスイッチ４０１が徐々にオフすると、ノードｂの電位は電流制限を受け、再び一定の傾きを持って下降する。そして、図５（ｂ）に示したように、時間ｔ4において、ノードｂの電位はＶSSに達する。
　この結果、図５（ｃ）に示したように、ＰＭＯＳトランジスタのスイッチング電流ＩDSの変化が緩やかになる。そして、図５（ｄ）に示したように、スイッチング電流ＩDSの時間微分値は、ＰＭＯＳトランジスタのゲートがオンする閾値電圧ＶDD－Ｖthに達する時間ｔ2の前後で抑制されるため、スイッチングノイズが低減される。
　なお、以上述べた動作では、コンパレータ４０６に入力される電圧Ｖcを（ＶDD－Ｖth）とした。しかし、ＶDD－Ｖth付近のゲート電圧ＶGの変化が緩やかにする場合、電圧Ｖcを、（ＶDD－Ｖth）前後のＭＯＳトランジスタの閾値付近に設定すればよい。
　さらに、第１実施形態は、上記した構成に限定されるものはなく、例えば、図４に示した遅延部４０８がない構成としてもよい。この場合、定電流源４０４が定電流源４０５よりも大きな値の電流を流すようにし、スイッチ４０１を入力信号Ｖinと位相が逆の信号により制御する。このとき、時間ｔ1から時間ｔ2までは、スイッチ４０３がオンとなり、定電流源４０４から電流が供給されるので、ノードｂの電位は所定の傾きで下降する。時間ｔ2では、スイッチ４０２がオンとなり、定電流源４０４の電流よりも小さな電流が定電流源４０５からさらに流れる。このため、ノードｂの電位の傾きは、定電流源４０４から電流がノードｂに流れるときの傾きよりも緩やかな傾きで下降し、ＶSSに達する。この結果、遅延部４０８を設けない制御信号生成回路は、図４に示した制御信号生成回路１０７と同様に、時間ｔ2におけるＶDD－Ｖth付近のゲート電圧ＶGの変化を緩やかし、スイッチングノイズを低減することができる。
（３）　ＮＭＯＳトランジスタオフ用の制御信号を出力する場合
　・構成
　図６は、ＮＭＯＳトランジスタオフ用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。
　制御信号生成回路１０７は、電源電圧ＶSSと接続され、ノードに一定の電流を流す定電流源６０４、６０５を有している。定電流源６０４、６０５は同じ値の電流を流すことができる。また、制御信号生成回路１０７は、コンパレータ６０６と、図６中に符号「ｃ」を付したノードｃと定電流源６０４、６０５とを離接する３つのスイッチ６０１～６０３と、遅延部６０８と、を含んでいる。スイッチ６０１～６０３は、ＮＭＯＳトランジスタによって構成されている。
　遅延部６０８は、入力信号Ｖinを遅延させた信号を生成する回路である。遅延部６０８は、直列に接続された２個のインバータと、インバータに並列接続されたコンデンサと、を含んでいる。スイッチ６０２には、遅延部６０８によって遅延された信号が入力されるので、スイッチ６０２はスイッチ６０１よりも遅れて動作する。
　さらに、制御信号生成回路１０７は、ノードｃと電源電圧ＶDDとを離接するスイッチ６０７、を含んでいる。スイッチ６０７は、ＰＭＯＳトランジスタによって構成されている。スイッチ６０７には入力信号Ｖinが入力され、スイッチ６０１、６０２と相補的に動作するので、ＮＭＯＳトランジスタオン用の制御信号を出力することができる。
　・動作
　図７（ａ）～（ｄ）は、図６に示した制御信号生成回路１０７の動作を説明するための図である。
　図７（ａ）は、スイッチ６０１、６０７に入力される入力信号Ｖinの電圧を縦軸に示し、横軸に時間ｔを示したグラフである。図７（ｂ）は、図６に示したノードｃの電位を縦軸に、時間ｔを横軸に示したグラフである。ノードｃの電位は、ＮＭＯＳトランジスタのゲートに印加される電圧ＶGとなる。図７（ｃ）は、ＮＭＯＳトランジスタに流れるスイッチング電流ＩDSを縦軸に、横軸に時間ｔを示したグラフである。図７（ｄ）は、図７（ｃ）に示したスイッチング電流ＩDSの時間微分値を縦軸に、横軸に時間ｔを示したグラフである。
　入力信号Ｖinは、スイッチ６０１、６０７に入力され、スイッチ６０１、６０７のスイッチングを制御する。入力信号Ｖinは、遅延部６０８を介してスイッチ６０１に入力される。遅延部６０８によって遅延された信号は、スイッチ６０２のスイッチングを制御する。コンパレータ６０６に入力されるＶcは一定の閾値電圧Ｖthで、ノードｃが閾値電圧Ｖth付近になるとコンパレータ６０６から出力される信号が徐々に反転し、スイッチ６０３が徐々にオフされる。閾値電圧Ｖthは、ノードｃがゲートに繋がる、図６に示したＮＭＯＳトランジスタの閾値電圧であり、スイッチ６０３を構成するＮＭＯＳトランジスタの閾値電圧と同じとする。
　ＮＭＯＳトランジスタオン用の制御信号を出力する場合、制御信号生成回路１０７は、以下のように動作する。
　すなわち、図７（ａ）に示したように、入力信号Ｖinの電圧がＬのとき、スイッチ６０７がオン状態になっている。このため、図７（ｂ）に示したように、ノードｃの電位は、ＶDDとなる。
　次に、時間ｔ1において入力信号Ｖinの電圧がＬ→Ｈになると、スイッチ６０１がオンし、スイッチ６０７はオフする。このとき、スイッチ６０３はオン状態になっている。このとき、電流源６０４からスイッチ６０１、６０３に電流が流れ、ＮＭＯＳトランジスタのゲート容量から電荷が放電される。このことにより、図７（ｂ）に示したように、ノードｃの電位が下降する。
　このとき、スイッチ６０２は、遅延部６０８によって遅延された信号によってスイッチング動作するため、オフ状態である。このため、スイッチ６０２には定電流源６０５から電流が流れ込まない。
　次に、時間ｔ2において、ノードｃの電位が閾値電圧Ｖth付近まで下降すると、Ｖc＝Ｖthとなってコンパレータ６０６から出力される信号が徐々に反転し、スイッチ６０３が徐々にオフされる。このため、図７（ｂ）に示したように、ノードｃの電位は時間ｔ2において閾値電圧Ｖth付近に達した後、フローティング状態になって、傾きが略ゼロになる。
　図７（ｂ）に示したように、時間ｔ3において、入力信号Ｖinが遅延された信号の電圧が遅れてＬ→Ｈになると、スイッチ６０２がオンされる。ノードｃの電位は、再び一定の傾きで下降し、時間ｔ4においてＶSSまで下降する。
　以上のように、第１実施形態によれば、時間ｔ2における閾値電圧Ｖth付近のゲート電圧ＶGの変化が緩やかになる。
　また、ＮＭＯＳトランジスタにゲート電圧が緩やかに印加されることにより、図７（ｃ）、（ｄ）に示したように、ＮＭＯＳトランジスタのスイッチング電流ＩDSの変化が時間ｔ2の前後で小さくなる。つまり、このような構成によれば、スイッチング電流ＩDSの値が、ＮＭＯＳトランジスタがオフされる閾値電圧に近くなる時間ｔ2の前後で抑制され、スイッチングノイズが低減される。
　なお、上記した構成では、コンパレータ６０６に入力される電圧Ｖcを閾値電圧Ｖthとしたが、閾値電圧Ｖth付近のゲート電圧ＶGの変化を緩やかにする場合には、電圧Ｖcを閾値電圧Ｖth前後のＭＯＳトランジスタの閾値付近に設定すればよい。
　また、上記構成では、定電流源６０４、６０５を、同じ値の電流を供給する別の定電流源としたが、定電流源６０４、６０５を１個の定電流源に置き換えてもよい。
　また、上記した構成では、定電流源６０４、６０５を、同じ値の電流を供給する定電流源としたが、定電流源６０５を大きな値の電流を流すようにすれば、時間ｔ3から時間ｔ4までの期間を短くすることができる。また、定電流源６０４を大きな値の電流を流すようにすれば、時間ｔ1から時間ｔ2までの期間を短くすることができる。
　さらに、第１実施形態は、上記した構成に限定されるものはなく、例えば、図６に示した遅延部６０８がない構成としてもよい。このとき、時間ｔ1から時間ｔ2までは、スイッチ６０１、６０２、６０３がオンとなる。このとき、ノードｃには、定電流源６０４、６０５の電流が加算された電流が流れる。ノードｃの電位は、ノードｃに定電流源６０４、６０５の電流が加算された電流が流れる間は、一定の傾きで下降する。時間ｔ2では、スイッチ６０３が徐々にオフとなり、その後電流源６０５からの電流のみがノードｃに流れる。このため、ノードｃの電位は、ノードｃに定電流源６０４、６０５の電流が加算された電流が流れるときの傾きよりも緩やかな傾きで下降し、ＶSSに達する。この結果、遅延回路６０８がない制御信号生成回路１０７は、図６に示した制御信号生成回路１０７と同様に、時間ｔ2におけるＶDD－Ｖth付近のゲート電圧ＶGの変化を緩やかにし、スイッチングノイズを低減することができる。
（４）　ＮＭＯＳトランジスタオン用の制御信号を出力する場合
　・構成
　図８は、ＮＭＯＳトランジスタオン用の制御信号を出力する制御信号生成回路１０７の構成を説明するための図である。
　制御信号生成回路１０７は、電源電圧ＶDDと接続され、ノードに一定の電流を流す定電流源８０４と、電源電圧ＶSSと接続され、ノードに一定の電流を流す定電流源８０５と、を有している。定電流源８０４、８０５は、同じ値の電流を供給する定電流源とする。
　また、制御信号生成回路１０７は、コンパレータ８０６と、図８中に符号「ｄ」を付したノードｄと定電流源８０４、８０５と、を離接する３つのスイッチ８０１～８０３と、遅延部８０８と、を含んでいる。スイッチ８０１、８０２は、ＮＭＯＳトランジスタ、スイッチ８０３はＰＭＯＳトランジスタによって構成されている。なお、ノードｄは、図８に示したＮＭＯＳトランジスタのゲートに電圧信号を印加するノードである。
　遅延部８０８は、入力信号Ｖinを遅延させた信号を生成する回路である。遅延部８０８は、直列に接続された２個のインバータと、インバータに並列接続されたコンデンサと、を含んでいる。スイッチ８０１には、遅延部８０８によって遅延された信号が入力されるので、スイッチ８０１は、スイッチ８０３よりも遅れて動作する。
　さらに、制御信号生成回路１０７は、ノードｄと電源電圧ＶSSとを離接するスイッチ８０７を含んでいる。スイッチ８０７は、ＮＭＯＳトランジスタによって構成されている。スイッチ８０７には入力電圧Ｖinが入力され、スイッチ８０３と相補的に動作するので、ＮＭＯＳトランジスタオフ用の制御信号を出力することができる。
　・動作
　図９（ａ）～（ｄ）は、図８に示した制御信号生成回路１０７の動作を説明するための図である。
　図９（ａ）は、スイッチ８０３、８０７、遅延部８０８に入力される入力電圧Ｖinを縦軸に示し、横軸に時間ｔを示したグラフである。図９（ｂ）は、図８に示したノードｄの電位を縦軸に、時間ｔを横軸に示したグラフである。図９（ｃ）は、ＮＭＯＳトランジスタに流れるスイッチング電流ＩDSを縦軸に、横軸に時間ｔを示したグラフである。図９（ｄ）は、図９（ｃ）に示したスイッチング電流ＩDSの時間微分値を縦軸に、横軸に時間ｔを示したグラフである。
　入力電圧Ｖinは、スイッチ８０３、８０７に入力され、スイッチ８０３、８０７のスイッチングを制御する。入力信号Ｖinは、遅延部８０８を介してスイッチ８０１に入力され、遅延部８０８によって遅延された信号がスイッチ８０１のスイッチングを制御する。Ｖcは一定の閾値電圧Ｖthであり、ノードｄの電位がＶc以下になるとコンパレータ８０６から出力される信号が反転してスイッチ８０２がオンする。閾値電圧Ｖthは、図８に示したＮＭＯＳトランジスタの閾値電圧である。
　ＮＭＯＳトランジスタオン用の制御信号を出力する場合、制御信号生成回路１０７は、以下のように動作する。
　すなわち、図９（ａ）に示したように、入力電圧ＶinがＨのとき、スイッチ８０７がオン状態になっているので、図８（ｂ）に示したように、ノードｄの電位は、ＶSSとなる。
　次に、時間ｔ1において、入力電圧ＶinがＨ→Ｌになると、スイッチ８０３がオンし、スイッチ８０７はオフする。このとき、スイッチ８０２はオフ状態になっている。また、スイッチ８０１は、遅延部８０８により遅延された信号によってスイッチングするため、オン状態である。図５（ｂ）に示したように、スイッチ８０３には、定電流源８０４から電流が流れる。このとき、ＮＭＯＳトランジスタのゲート容量に電荷が充電されるので、時間ｔ1～ｔ2の間、ノードｄの電位は一定の傾きを持って上昇する。
　時間ｔ2において、スイッチ８０３のオンによってノードｄの電位が閾値電圧Ｖthに上がると、コンパレータ８０６から出力される信号が反転してスイッチ８０２がオンされる。
　スイッチ８０１とスイッチ８０３とがオンしている時間ｔ2～ｔ3の間、スイッチ８０３には定電流源８０４から供給される電流が流れる。また、スイッチ８０１、８０２には、定電流源８０４から供給される電流と同じ値の電流が定電流源８０５から流れる。このため、図９（ｂ）に示したように、ノードｄの電位は閾値電圧Ｖthに維持され、傾きが略ゼロになる。
　そして、時間ｔ3の経過後、入力信号Ｖinが遅延された信号によってスイッチ８０１が徐々にオフすると、ノードｄの電位は、電流制限を受けながら再び一定の傾きで上昇する。そして、図９（ｂ）に示したように、時間ｔ4においてノードｄの電位はＶDDに達する。
　その結果、図９（ｃ）、（ｄ）に示したように、スイッチング電流ＩDSの時間微分値は、ＮＭＯＳトランジスタのゲートがオンする閾値電圧Ｖthに達する時間ｔ2の前後で抑制される。このため、第１実施形態では、スイッチングノイズが低減される。
　なお、上記した構成では、コンパレータ８０６に入力される電圧Ｖcを閾値電圧Ｖthとしたが、閾値電圧Ｖth付近のゲート電圧ＶGの変化を緩やかにする場合には、電圧Ｖcを閾値電圧Ｖth前後のＭＯＳトランジスタの閾値付近に設定すればよい。
　さらに、第１実施形態は、上記した構成に限定されるものはなく、例えば、図８に示した遅延部８０８がない構成としてもよい。このとき、定電流源８０４を定電流源８０５よりも大きな値の電流を流すようにし、スイッチ８０１は入力信号Ｖinと位相が逆の信号により制御する。
　上記した構成によれば、時間ｔ1から時間ｔ2まではスイッチ８０３がオンとなり、ノードｄには定電流源８０４から供給された電流が流れる。ノードｄに定電流源８０４から供給された電流が流れる間、ノードｄの電位は一定の傾きで上昇する。時間ｔ2では、スイッチ８０２がオンとなり、定電流源８０４の電流よりも小さな電流が定電流源８０５からノードｄに供給される。このため、ノードｄの電位は、ノードｄに定電流源８０４から供給された電流が流れるときよりも緩やかな傾きで上昇し、ＶDDに達する。この結果、遅延回路８０８がない制御信号生成回路１０７は、図８に示した制御信号生成回路１０７と同様に、時間ｔ2における閾値電圧Ｖth付近のゲート電圧ＶGの変化を緩やかにし、スイッチングノイズを低減することができる。
［第２実施形態］
　次に、本発明の第２実施形態について説明する。
　図１０は、第２実施形態の制御信号生成回路１００７を説明するための図である。第２実施形態は、図１０に示したＰＭＯＳトランジスタを、ダイオード接続されたスイッチによって制御する点で第１実施形態と相違する。なお、図１０は、制御信号生成回路１００７が、ＰＭＯＳトランジスタオフ用の制御信号を出力する場合を例にあげる。
　図１０に示した制御信号生成回路１００７は、図２に示したスイッチ２０３及びコンパレータ２０６に代えて、スイッチ１００３を有している。このような制御信号生成回路１００７は、４つのスイッチ１００１～１００３、１００６、定電流源１００４、定電流源１００５、遅延部１００８を備えている。スイッチ１００１～１００３は、ＰＭＯＳトランジスタで構成され、スイッチ１００６は、ＮＭＯＳトランジスタで構成されている。
　スイッチ１００３は、ＰＭＯＳトランジスタで構成されている。スイッチ１００３を構成するＰＭＯＳトランジスタは、ゲートとドレインが共通接続され、ダイオード接続されている。入力電圧Ｖinは、スイッチ１００１、１００２、スイッチ１００４に入力される。図１０に示したＰＭＯＳトランジスタのゲート電圧ＶGがＶDD－Ｖth付近になると、スイッチ１００３のＶGは閾値電圧付近になり、スイッチ１００３が徐々にオフする。この結果、コンパレータを用いない図１０に示した構成によっても、図３に示した実施形態１の制御信号生成回路１０７の動作と同様の動作を行うことができる。
　なお、第２実施形態では、ＰＭＯＳトランジスタオフ用の制御信号を出力する場合を例に挙げている。しかし、第２実施形態は、第１実施形態と同様に、ＰＭＯＳトランジスタオン用の制御信号、ＮＭＯＳトランジスタオフ用の制御信号、ＮＭＯＳトランジスタオン用の制御信号のいずれをも生成できる制御信号生成回路を、ダイオードを用いて構成することができる。
　また、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　本発明は、チャージポンプを駆動するための制御信号を生成する回路全般に適用することができる。
　１０５　ＣＰ制御回路
　１０６　クロック信号生成回路
　１０７　制御信号生成回路
　１０９、１１０　コンデンサ
　１０１～１０４　ＭＯＳトランジスタ
　２０１～２０３、２０７、４０１～４０３、４０７、６０１～６０３、６０７、８０１～８０３、８０７、１００１～１００３、１００６、１００７、１０１０　スイッチ
　２０４、２０５、４０４、４０５、６０４、６０５、８０４、８０５、１００４、１００５、１００９　定電流源
　２０６、４０６、６０６、８０６　コンパレータ
　２０８、４０８、６０８、８０８　遅延部

Claims (13)

  1. ＭＯＳトランジスタのゲートを制御するための制御信号を生成する制御信号生成回路であって、
    　電流源と前記ゲートに接続され、入力信号に基づいて制御される第１スイッチ部と、
    　前記電流源と前記ゲートに接続され、前記入力信号及び前記制御信号に基づいて制御される第２スイッチ部と、
    　を備え、
    　前記制御信号の電圧値が前記入力信号に基いて遷移し、前記電圧値の時間に対する傾きは、前記電圧値が前記ＭＯＳトランジスタの閾値電圧以下であるときよりも、前記電圧値が前記ＭＯＳトランジスタの閾値電圧を越えた後に小さくなるように切り換わることを特徴とする制御信号生成回路。
  2. 　前記第１スイッチ部は、
    　前記入力信号によりオンオフ制御される第１スイッチを備え、
    　前記第２スイッチ部は、
    　前記入力信号によりオン、オフ制御される第２スイッチと、前記制御信号に基づき前記第２スイッチに流れる電流を制御する出力制御部と、
    　を備えることを特徴とする請求項１に記載の制御信号生成回路。
  3. 　前記電流源は、前記第１スイッチ及び第２スイッチに等しい値の電流を供給することを特徴とする請求項１に記載の制御信号生成回路。
  4. 　前記電流源は、前記第１スイッチに電流を供給する第１電流源と、前記第２スイッチに、前記第１電流源によって供給される電流と値が異なる電流を供給する第２電流源と、を備えることを特徴とする請求項１に記載の制御信号生成回路。
  5. 　前記出力制御部は、
    　前記制御信号の電圧値と前記ＭＯＳトランジスタの閾値とを比較する比較器と、前記比較器の比較結果によりオンオフ制御される第３スイッチと、を備えることを特徴とする請求項２に記載の制御信号生成回路。
  6. 　前記第３スイッチは、前記ＭＯＳトランジスタがオン状態からオフ状態になったとき、前記第２スイッチに電流が流れることを止めることを特徴とする請求項５に記載の制御信号生成回路。
  7. 　前記第３スイッチは、前記ＭＯＳトランジスタがオフ状態からオン状態になったとき、流れることを止められていた前記電流を、前記第２スイッチに流すことを特徴とする請求項６に記載の制御信号生成回路。
  8. 　前記出力制御部は、ダイオードを備えることを特徴とする請求項２に記載の制御信号生成回路。
  9. 　前記入力信号を遅延させた遅延信号を生成する遅延部をさらに備え、
    　前記第１スイッチ部は、前記遅延信号に従って動作し、前記ゲートに電流を供給可能であることを特徴とする請求項１に記載の制御信号生成回路。
  10. 　前記入力信号を遅延させた遅延信号を生成する遅延部をさらに備え、
    　前記第２スイッチ部は、前記遅延信号に従って動作し、前記ゲートに電流を供給可能であることを特徴とする請求項１に記載の制御信号生成回路。
  11. 　前記請求項１～１０のいずれか１項に記載の制御信号生成回路を少なくとも１つ以上備え、
    　少なくとも１以上の、前記ＭＯＳトランジスタと、
    　前記制御信号生成回路、前記ＭＯＳトランジスタにより充放電される容量素子と、
    　を備えることを特徴とするチャージポンプ駆動回路。
  12. 　前記請求項１～１０のいずれか１項に記載の制御信号生成回路を備え、
    　前記制御信号生成回路から出力されるクロック信号に基づいて、前記制御信号生成回路よりも後段に設けられた前記ＭＯＳトランジスタを駆動することを特徴とするクロックドライバ。
  13. 　少なくとも１以上のＭＯＳトランジスタと、該ＭＯＳトランジスタにより充放電される容量素子と、を有するチャージポンプを駆動するチャージポンプの駆動方法であって、
    　入力信号に基づく傾きで遷移し、前記入力信号が前記ＭＯＳトランジスタの閾値を越えるとき、前記入力信号が前記ＭＯＳトランジスタの閾値以下であるときよりも前記傾きが小さい値に切り換わる制御信号を生成し、
    　前記入力信号及び前記制御信号に基づいて前記ＭＯＳトランジスタのゲートに電流を供給することを特徴とするチャージポンプの駆動方法。
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