JP2007267190A - 出力バッファ回路 - Google Patents
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Abstract
【解決手段】 第1の期間に先立つ第2の期間(Nチャネル出力トランジスタ12がオフ状態にある期間)において、Pチャネルトランジスタ16をオン状態にして容量素子20に電荷が蓄積されていない状態にしておき、第1の期間において、Pチャネルトランジスタ14をオン状態にして、出力端子22とノードN2を容量素子20を介してアナログ的に接続し、ノードN2が‘L’レベルから‘H’レベルに遷移するための応答を速くして出力信号Bの遅れやスルーレートの悪化を防止するとともに出力信号Bが‘H’レベルから‘L’レベルに変化する時に発生するアンダーシュートを抑制する。
【選択図】 図1
Description
上記容量素子の他端を上記出力トランジスタのゲートに接続する第1のスイッチと、その容量素子の他端に上記VDD電位とGND電位との他方を供給する第2のスイッチとを有し、
上記出力トランジスタがオフ状態からオン状態に変化するように上記駆動回路がその出力トランジスタのゲート電位を変化させる第1の期間に、上記第1のスイッチをオン状態にするとともに上記第2のスイッチをオフ状態にし、
上記第1の期間に先立つ上記出力トランジスタがオフ状態にある第2の期間に、上記第1のスイッチをオフ状態にするとともに上記第2のスイッチをオン状態にすることを特徴とする。
上記第1および第2のスイッチは、上記入力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化することが好ましい。
上記第1の容量素子の他端を上記Pチャネル出力トランジスタのゲートに接続する第1のスイッチと、その第1の容量素子の他端に上記GND電位を供給する第2のスイッチと、
上記第2の容量素子の他端を上記Nチャネル出力トランジスタのゲートに接続する第3のスイッチと、その第2の容量素子の他端に上記VDD電位を供給する第4のスイッチとを有し、
上記Pチャネル出力トランジスタがオフ状態からオン状態に変化するように上記第1の駆動回路がそのPチャネル出力トランジスタのゲート電位を変化させる第1の期間に、上記第1のスイッチをオン状態にするとともに上記第2のスイッチをオフ状態にし、上記第1の期間に先立つ上記Pチャネル出力トランジスタがオフ状態にある第2の期間に、上記第1のスイッチをオフ状態にするとともに上記第2のスイッチをオン状態にし、
上記Nチャネル出力トランジスタがオフ状態からオン状態に変化するように上記第2の駆動回路がそのNチャネル出力トランジスタのゲート電位を変化させる第3の期間に、上記第3のスイッチをオン状態にするとともに上記第4のスイッチをオフ状態にし、上記第3の期間に先立つ上記Nチャネル出力トランジスタがオフ状態にある第4の期間に、上記第3のスイッチをオフ状態にするとともに上記第4のスイッチをオン状態にすることを特徴とする。
上記第2の駆動回路が第2の入力信号を反転して上記Nチャネル出力トランジスタのゲートに供給するインバータを含み、上記第3および第4のスイッチは、上記第2の人力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化することが好ましい。
負荷容量:20pF
電源のインダクタンス:10nH
また、図5に示す出力信号波形B1は、従来の、図6を参照して説明したオーバーシュートおよびアンダーシュートの抑制が図られた出力バッファ回路100の出力信号波形である。
11,14,16 Pチャネル出力トランジスタ
12,13,15 Nチャネル出力トランジスタ
17,18 インバータ
19,20 容量素子
21 入力端子
22 出力端子
Claims (4)
- ソースにVDD電位とGND電位とのうちの一方が供給され、ドレインが出力端子に接続された出力トランジスタと、一端が前記出力端子に接続された容量素子と、前記出力トランジスタのゲート電位を変化させることによって該出力トランジスタのオン、オフ状態を制御する駆動回路とを備えた出力バッファ回路において、
前記容量素子の他端を前記出力トランジスタのゲートに接続する第1のスイッチと、該容量素子の他端に前記VDD電位とGND電位との他方を供給する第2のスイッチとを有し、
前記出力トランジスタがオフ状態からオン状態に変化するように前記駆動回路が該出力トランジスタのゲート電位を変化させる第1の期間に、前記第1のスイッチをオン状態にするとともに前記第2のスイッチをオフ状態にし、
前記第1の期間に先立つ前記出力トランジスタがオフ状態にある第2の期間に、前記第1のスイッチをオフ状態にするとともに前記第2のスイッチをオン状態にすることを特徴とする出力バッファ回路。 - 前記駆動回路が入力信号を反転して前記出力トランジスタのゲートに供給するインバータを含み、
前記第1および第2のスイッチは、前記入力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化することを特徴とする請求項1記載の出力バッファ回路。 - ソースにVDD電位が供給されドレインが出力端子に接続されたPチャネル出力トランジスタと、ソースにGND電位が供給されドレインが前記出力端子に接続されたNチャネル出力トランジスタと、前記出力端子にそれぞれの一端が接続された第1および第2の容量素子と、前記Pチャネル出力トランジスタのゲート電位を変化させることによって該Pチャネル出力トランジスタのオン、オフ状態を制御する第1の駆動回路と、前記Nチャネル出力トランジスタのゲート電位を変化させることによって該Nチャネル出力トランジスタのオン、オフ状態を制御する第2の駆動回路とを備えた出力バッファ回路において、
前記第1の容量素子の他端を前記Pチャネル出力トランジスタのゲートに接続する第1のスイッチと、該第1の容量素子の他端に前記GND電位を供給する第2のスイッチと、
前記第2の容量素子の他端を前記Nチャネル出力トランジスタのゲートに接続する第3のスイッチと、該第2の容量素子の他端に前記VDD電位を供給する第4のスイッチとを有し、
前記Pチャネル出力トランジスタがオフ状態からオン状態に変化するように前記第1の駆動回路が該Pチャネル出力トランジスタのゲート電位を変化させる第1の期間に、前記第1のスイッチをオン状態にするとともに前記第2のスイッチをオフ状態にし、前記第1の期間に先立つ前記Pチャネル出力トランジスタがオフ状態にある第2の期間に、前記第1のスイッチをオフ状態にするとともに前記第2のスイッチをオン状態にし、
前記Nチャネル出力トランジスタがオフ状態からオン状態に変化するように前記第2の駆動回路が該Nチャネル出力トランジスタのゲート電位を変化させる第3の期間に、前記第3のスイッチをオン状態にするとともに前記第4のスイッチをオフ状態にし、前記第3の期間に先立つ前記Nチャネル出力トランジスタがオフ状態にある第4の期間に、前記第3のスイッチをオフ状態にするとともに前記第4のスイッチをオン状態にすることを特徴とする出力バッファ回路。 - 前記第1の駆動回路が第1の入力信号を反転して前記Pチャネル出力トランジスタのゲートに供給するインバータを含み、前記第1および第2のスイッチは、前記第1の入力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化し、
前記第2の駆動回路が第2の入力信号を反転して前記Nチャネル出力トランジスタのゲートに供給するインバータを含み、前記第3および第4のスイッチは、前記第2の人力信号の論理レベルの遷移に同期してオン状態もしくはオフ状態に変化することを特徴とする請求項3記載の出力バッファ回路。
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