JP2009225083A - 差動制御回路 - Google Patents

Abstract

【課題】差動回路の入力トランジスタのホットキャリア劣化を遅らすことができる差動制御回路を提供する。
【解決手段】動作モード設定回路をなすアップダウンカウンタ２４は、最上位ビット出力信号Ｓ０を動作モード設定信号として出力する。第１の分配回路２８は、最上位ビット出力信号Ｓ０がＨレベルとされる第１の動作モード時には、入力信号ＳＩＮを第１の入力トランジスタ１９のゲートに与えると共に、基準電圧ＶＲＥＦを第２の入力トランジスタ２０のゲートに与え、最上位ビット出力信号Ｓ０がＬレベルとされる第２の動作モード時には、入力信号ＳＩＮを第２の入力トランジスタ２０のゲートに与えると共に、基準電圧ＶＲＥＦを第１の入力トランジスタ１９のゲートに与える。
【選択図】図１

Description

本発明は、差動回路を制御する差動制御回路に関する。

図１０は差動回路の一例を示す回路図である。図１０中、１は電源電圧ＶＤＤを供給するＶＤＤ電源線、２は接地電圧０Ｖに設定されるＶＳＳ電源線、３は入力信号ＳＩＮが与えられるＮＭＯＳトランジスタからなる第１の入力トランジスタ、４は基準電圧ＶＲＥＦが与えられるＮＭＯＳトランジスタからなる第２の入力トランジスタ、５は第１の入力トランジスタ３の負荷素子をなす抵抗素子、６は第２の入力トランジスタ４の負荷素子をなす抵抗素子、７は定電流源、ＳＯＵＴは入力信号ＳＩＮと同相関係にある正相出力信号、／ＳＯＵＴは入力信号と逆相関係にある逆相出力信号である。

図１１は図１０に示す差動回路の第１動作例を示す波形図である。（Ａ）は基準電圧ＶＲＥＦ、（Ｂ）は入力信号ＳＩＮ、（Ｃ）は正相出力信号ＳＯＵＴ、（Ｄ）は逆相出力信号／ＳＯＵＴ、（Ｅ）は第１の入力トランジスタ３の状態、（Ｆ）は第２の入力トランジスタ４の状態を示している。本例では、入力信号ＳＩＮのＬレベル＜基準電圧ＶＲＥＦ＜入力信号ＳＩＮのＨレベルとされる。

即ち、図１０に示す差動回路においては、入力信号ＳＩＮがＨレベルの場合、第１の入力トランジスタ３はオン、第２の入力トランジスタ４はオフ、正相出力信号ＳＯＵＴはＨレベル、逆相出力信号／ＳＯＵＴはＬレベルとなる。また、入力信号ＳＩＮがＬレベルの場合には、第１の入力トランジスタ３はオフ、第２の入力トランジスタ４はオン、正相出力信号ＳＯＵＴはＬレベル、逆相出力信号／ＳＯＵＴはＨレベルとなる。
特開２００５−３５４１４２号公報

図１２は図１０に示す差動回路の第２動作例を示す波形図であり、図１０に示す差動回路が有する問題点を説明するためのものである。（Ａ）は基準電圧ＶＲＥＦ、（Ｂ）は入力信号ＳＩＮ、（Ｃ）は正相出力信号ＳＯＵＴ、（Ｄ）は逆相出力信号／ＳＯＵＴ、（Ｅ）は第１の入力トランジスタ３の状態、（Ｆ）は第２の入力トランジスタ４の状態を示している。

図１２は、図１０に示す差動回路が待機状態とされ、入力信号ＳＩＮがＬレベルに固定されている場合を示している。この場合には、第１の入力トランジスタ３はオフ、第２の入力トランジスタ４はオンに固定される。この結果、第２の入力トランジスタ４のドレイン・ソース間には定常的にＤＣ（直流）電流が流れ、このＤＣ電流によって発生するホットキャリアが第２の入力トランジスタ４のゲート酸化膜にトラップされる。このような状態が繰り返されると、第２の入力トランジスタ４のスレッショルド電圧が上昇し、第２の入力トランジスタ４の劣化が進んでしまうという問題点がある。

本発明は、かかる点に鑑み、差動回路の入力トランジスタのホットキャリア劣化を遅らすことができるようにした差動制御回路を提供することを目的とする。

ここで開示する差動制御回路は、差動動作を行う第１の入力トランジスタと第２の入力トランジスタとを備える差動回路を制御する差動制御回路であって、動作モード設定回路と、第１の分配回路と、第２の分配回路とを備えるものである。

前記動作モード設定回路は、第１の動作モードと第２の動作モードとを交互に設定するものである。前記第１の分配回路は、入力信号と基準電圧とを入力し、前記第１の動作モード時には、前記入力信号を前記第１の入力トランジスタのゲートに与えると共に、前記基準電圧を前記第２の入力トランジスタのゲートに与え、前記第２の動作モード時には、前記入力信号を前記第２の入力トランジスタのゲートに与えると共に、前記基準電圧を前記第１の入力トランジスタのゲートに与えるものである。前記第２の分配回路は、前記差動回路の正相出力信号と逆相出力信号とを入力し、前記正相出力信号を正相出力端子に与え、前記逆相出力信号を逆相出力端子に与えるものである。

開示した差動制御回路によれば、前記動作モード設定回路は、前記第１の動作モードと前記第２の動作モードとを交互に設定し、前記第１の分配回路は、前記第１の動作モード時には、前記入力信号を前記第１の入力トランジスタのゲートに与えると共に、前記基準電圧を前記第２の入力トランジスタのゲートに与え、前記第２の動作モード時には、前記入力信号を前記第２の入力トランジスタのゲートに与えると共に、前記基準電圧を前記第１の入力トランジスタのゲートに与える。

この結果、前記入力信号が一方のレベルに固定される期間があっても、その期間、前記第１の入力トランジスタと前記第２の入力トランジスタとは交互にオン、オフを繰り返し、前記第１の入力トランジスタと前記第２の入力トランジスタには交互に電流が流れることになる。即ち、前記入力信号が一方のレベルに固定される期間があっても、その期間に前記第１の入力トランジスタと前記第２の入力トランジスタとに電流が流れる時間は、前記第１の入力トランジスタ及び前記第２の入力トランジスタの一方がオンにされる場合に比較して、前記入力信号が一方のレベルに固定される期間が同一であれば、低減する。したがって、前記第１の入力トランジスタ及び前記第２の入力トランジスタのホットキャリア劣化を遅らすことができる。

（第１実施形態）
図１は差動回路と本発明の第１実施形態の差動制御回路とを備えた回路を示す回路図である。図１中、１１は差動回路、１２は差動回路１１を制御する本発明の第１実施形態の差動制御回路、１３は入力信号ＳＩＮが与えられる入力端子、１４は基準電圧ＶＲＥＦを供給するＶＲＥＦ電圧線、１５は入力信号ＳＩＮと同相関係にある正相出力信号ＳＯＵＴが出力される正相出力端子、１６は入力信号ＳＩＮと逆相関係にある逆相出力信号／ＳＯＵＴが出力される逆相出力端子である。

差動回路１１において、１７は電源電圧ＶＤＤを供給するＶＤＤ電源線、１８は接地電圧０Ｖに設定されるＶＳＳ電源線、１９はＮＭＯＳトランジスタからなる第１の入力トランジスタ、２０はＮＭＯＳトランジスタからなる第２の入力トランジスタであり、第１の入力トランジスタ１９及び第２の入力トランジスタ２０は、差動動作を行うものである。２１は定電流源、２２は第１の入力トランジスタ１９の負荷素子をなす第１の抵抗素子、２３は第２の入力トランジスタ２０の負荷素子なす第２の抵抗素子である。

本例では、第１の入力トランジスタ１９は、ゲートをノードＮ１に接続し、ドレインをノードＮ２に接続し、ソースを定電流源２１の電流入力端子に接続している。第２の入力トランジスタ２０は、ゲートをノードＮ３に接続し、ドレインをノードＮ４に接続し、ソースを定電流源２１の電流入力端子に接続している。定電流源２１は、電流出力端子をＶＳＳ電源線１８に接続している。第１の抵抗素子２２は、一端をＶＤＤ電源線１７に接続し、他端をノードＮ２に接続している。第２の抵抗素子２３は、一端をＶＤＤ電源線１７に接続し、他端をノードＮ４に接続している。

また、本発明の第１実施形態の差動制御回路１２において、２４は動作モード設定回路をなすアップダウンカウンタであり、クロック信号ＣＬＫを被カウント信号とするものである。２５はアップダウンカウンタ２４の出力信号のうち、最上位ビットの出力信号Ｓ０が出力される最上位ビット出力端子である。２６はアップダウンカウンタ２４が出力する最上位ビット出力信号Ｓ０を反転するインバータ、２７はインバータ２６の出力信号Ｓ１を反転するインバータである。

２８は第１の分配回路である。第１の分配回路２８において、２９は第１のアナログスイッチ、３０は第２のアナログスイッチ、３１は第３のアナログスイッチ、３２は第４のアナログスイッチである。また、第１〜第４のアナログスイッチ２９〜３２において、３３〜３６はＮＭＯＳトランジスタ、３７〜４０はＰＭＯＳトランジスタである。

４１は第２の分配回路である。第２の分配回路４１において、４２は第５のアナログスイッチ、４３は第６のアナログスイッチ、４４は第７のアナログスイッチ、４５は第８のアナログスイッチである。また、第５〜第８のアナログスイッチ４２〜４５において、４６〜４９はＮＭＯＳトランジスタ、５０〜５３はＰＭＯＳトランジスタである。

アップダウンカウンタ２４は、最上位ビット出力端子２５をインバータ２６の入力端子に接続している。インバータ２６は、その出力端子をインバータ２７の入力端子、ＰＭＯＳトランジスタ３７、３８、５０、５１のゲート及びＮＭＯＳトランジスタ３５、３６、４８、４９のゲートに接続している。インバータ２７は、その出力端子をＮＭＯＳトランジスタ３３、３４、４６、４７のゲート及びＰＭＯＳトランジスタ３９、４０、５２、５３のゲートに接続している。

第１のアナログスイッチ２９は、その一端を入力端子１３に接続し、その他端をノードＮ１に接続している。第２のアナログスイッチ３０は、その一端をＶＲＥＦ電圧線１４に接続し、その他端をノードＮ３に接続している。第３のアナログスイッチ３１は、その一端をＶＲＥＦ電圧線１４に接続し、その他端をノードＮ１に接続している。第４のアナログスイッチ３２は、その一端を入力端子１３に接続し、その他端をノードＮ３に接続している。

第５のアナログスイッチ４２は、その一端をノードＮ４に接続し、その他端を正相出力端子１５に接続している。第６のアナログスイッチ４３は、その一端をノードＮ２に接続し、その他端を逆相出力端子１６に接続している。第７のアナログスイッチ４４は、その一端をノードＮ２に接続し、その他端を正相出力端子１５に接続している。第８のアナログスイッチ４５は、その一端をノードＮ４に接続し、その他端を逆相出力端子１６に接続している。

図２〜図５は図１に示す回路の動作を示す回路図である。図２はアップダウンカウンタ２４の最上位ビット出力信号Ｓ０がＨレベルの場合において、入力信号ＳＩＮがＨレベルの場合である。図３はアップダウンカウンタ２４の最上位ビット出力信号Ｓ０がＨレベルの場合において、入力信号ＳＩＮがＬレベルの場合である。図４はアップダウンカウンタ２４の最上位ビット出力信号Ｓ０がＬレベルの場合において、入力信号ＳＩＮがＨレベルの場合である。図５はアップダウンカウンタ２４の最上位ビット出力信号Ｓ０がＬレベルの場合において、入力信号ＳＩＮがＬレベルの場合である。本例では、入力信号ＳＩＮのＬレベル＜基準電圧ＶＲＥＦ＜入力信号ＳＩＮのＨレベルとされる。

図２及び図３に示すように、アップダウンカウンタ２４の最上位ビット出力信号Ｓ０がＨレベルの場合（第１の動作モード時）には、インバータ２６の出力信号Ｓ１はＬレベル、インバータ２７の出力信号Ｓ２はＨレベルとなる。この結果、第１のアナログスイッチ２９及び第２のアナログスイッチ３０はオン、第３のアナログスイッチ３１及び第４のアナログスイッチ３２はオフ、第５のアナログスイッチ４２及び第６のアナログスイッチ４３はオン、第７のアナログスイッチ４４及び第８のアナログスイッチ４５はオフとなる。したがって、第１の入力トランジスタ１９のゲートには入力信号ＳＩＮが与えられ、第２の入力トランジスタ２０のゲートには基準電圧ＶＲＥＦが与えられる。

この場合において、図２に示すように、入力信号ＳＩＮがＨレベルの場合には、入力信号ＳＩＮの電位＞基準電圧ＶＲＥＦとなるので、第１の入力トランジスタ１９はオン、第２の入力トランジスタ２０はオフとなる。この結果、ノードＮ２はＬレベル、ノードＮ４はＨレベルとなり、正相出力信号ＳＯＵＴはＨレベル、逆相出力信号／ＳＯＵＴはＬレベルとなる。

これに対して、図３に示すように、入力信号ＳＩＮがＬレベルの場合には、入力信号ＳＩＮの電位＜基準電圧ＶＲＥＦとなるので、第１の入力トランジスタ１９はオフ、第２の入力トランジスタ２０はオンとなる。この結果、ノードＮ２はＨレベル、ノードＮ４はＬレベルとなり、正相出力信号ＳＯＵＴはＬレベル、逆相出力信号／ＳＯＵＴはＨレベルとなる。

また、図４及び図５に示すように、アップダウンカウンタ２４の最上位ビット出力信号Ｓ０がＬレベルの場合（第２の動作モード時）には、インバータ２６の出力信号Ｓ１はＨレベル、インバータ２７の出力信号Ｓ２はＬレベルとなる。この結果、第１のアナログスイッチ２９及び第２のアナログスイッチ３０はオフ、第３のアナログスイッチ３１及び第４のアナログスイッチ３２はオン、第５のアナログスイッチ４２及び第６のアナログスイッチ４３はオフ、第７のアナログスイッチ４４及び第８のアナログスイッチ４５はオンとなる。したがって、第１の入力トランジスタ１９のゲートには基準電圧ＶＲＥＦが与えられ、第２の入力トランジスタ２０のゲートには入力信号ＳＩＮが与えられる。

この場合において、図４に示すように、入力信号ＳＩＮがＨレベルの場合には、入力信号ＳＩＮの電位＞基準電圧ＶＲＥＦとなるので、第１の入力トランジスタ１９はオフ、第２の入力トランジスタ２０はオンとなる。この結果、ノードＮ２はＨレベル、ノードＮ４はＬレベルとなり、正相出力信号ＳＯＵＴはＨレベル、逆相出力信号／ＳＯＵＴはＬレベルとなる。

これに対して、図５に示すように、入力信号ＳＩＮがＬレベルの場合には、入力信号ＳＩＮの電位＜基準電圧ＶＲＥＦとなるので、第１の入力トランジスタ１９はオン、第２の入力トランジスタ２０はオフとなる。この結果、ノードＮ２はＬレベル、ノードＮ４はＨレベルとなり、正相出力信号ＳＯＵＴはＬレベル、逆相出力信号／ＳＯＵＴはＨレベルとなる。

図６は図１に示す回路の第１動作例を示す波形図、図７は図１に示す回路の第２動作例を示す波形図である。図６及び図７において、（Ａ）は基準電圧ＶＲＥＦ、（Ｂ）は入力信号ＳＩＮ、（Ｃ）はノードＮ１の電位、（Ｄ）はノードＮ３の電位、（Ｅ）はノードＮ４の電位、（Ｆ）はノードＮ２の電位、（Ｇ）は正相出力信号ＳＯＵＴ、（Ｈ）は逆相出力信号／ＳＯＵＴ、（Ｉ）は最上位ビット出力信号Ｓ０、（Ｊ）は第１の入力トランジスタ１９の状態、（Ｋ）は第２の入力トランジスタ２０の状態を示している。

ここで、図６は、差動回路１１が通常動作状態とされ、入力信号ＳＩＮが、例えば、Ｈレベル値とＬレベル値とを交互に取っている場合を示している。図６中、区間Ｔ１は図２に示す場合に対応し、区間Ｔ２は図３に示す場合に対応し、区間Ｔ３は図４に示す場合に対応し、区間Ｔ４は図５に示す場合に対応している。これに対して、図７は、例えば、差動回路１１が待機状態とされ、入力信号ＳＩＮがＬレベルに固定されている場合を示している。図７中、区間Ｔ５は図３に示す場合に対応し、区間Ｔ６は図５に示す場合に対応している。

即ち、本発明の第１実施形態の差動制御回路１２によれば、アップダウンカウンタ２４は最上位ビット出力信号Ｓ０を動作モード設定信号として出力するが、最上位ビット出力信号Ｓ０は定期的に交互にＨレベル又はＬレベルとなる。そして、第１の分配回路２８は、最上位ビット出力信号Ｓ０がＨレベルとされる第１の動作モード時には、入力信号ＳＩＮを第１の入力トランジスタ１９のゲートに与えると共に、基準電圧ＶＲＥＦを第２のトランジスタ２０のゲートに与える。また、第１の分配回路２８は、最上位ビット出力信号Ｓ０がＬレベルとされる第２の動作モード時には、入力信号ＳＩＮを第２の入力トランジスタ２０のゲートに与えると共に、基準電圧ＶＲＥＦを第１の入力トランジスタ１９のゲートに与える。

この結果、図７に示すように、例えば、差動回路１１が待機状態とされ、入力信号ＳＩＮがＬレベルに固定される期間があっても、その期間、第１の入力トランジスタ１９と第２の入力トランジスタ２０とは定期的に交互にオン、オフを繰り返し、第１の入力トランジスタ１９と第２の入力トランジスタ２０には定期的に交互に電流が流れることになる。したがって、入力信号ＳＩＮがＬレベルに固定される期間があっても、その期間に第１の入力トランジスタ１９と第２の入力トランジスタ２０とに電流が流れる時間は、本発明の第１実施形態の差動制御回路１２を設けない場合（図１２に示す場合）に比較して、入力信号ＳＩＮがＬレベルに固定される期間が同一であれば、半減する。

図８は本発明の第１実施形態の差動制御回路１２を設けることによる効果を示す図である。破線Ｌ１（実線Ｌ２に隠れている部分を含む）は、入力信号ＳＩＮがＬレベルに固定された場合に図１０に示す第２の入力トランジスタ４が常にオン状態とされる時間（ストレス時間）と、第２の入力トランジスタ４のスレッショルド電圧ΔＶthとの関係を示している。実線Ｌ２は、入力信号ＳＩＮがＬレベルに固定された場合に図１に示す第１の入力トランジスタ１９及び第２の入力トランジスタ２０が常にオン状態とされる時間（ストレス時間）と、第１の入力トランジスタ１９及び第２の入力トランジスタ２０のスレッショルド電圧ΔＶthとの関係を示している。

以上のように、本発明の第１実施形態の差動制御回路１２によれば、入力信号ＳＩＮがＬレベルに固定される期間があっても、その期間に第１の入力トランジスタ１９と第２の入力トランジスタ２０とに電流が流れる時間（ストレス時間）を、本発明の第１実施形態の差動制御回路１２を設けない場合に比較して、入力信号ＳＩＮがＬレベルに固定される期間が同一であれば、半減させることができる。したがって、第１の入力トランジスタ１９及び第２の入力トランジスタ２０のホットキャリア劣化を遅らすことができる。

なお、本発明の第１実施形態の差動制御回路１２では、第２の分配回路４１は、第１の動作モード時には、ノードＮ２を逆相出力端子１６に接続すると共に、ノードＮ４を正相出力端子１５に接続し、第２の動作モード時には、ノードＮ２を正相出力端子１５に接続すると共に、ノードＮ４を逆相出力端子１６に接続する。この結果、第１の動作モード時であっても、第２の動作モード時であっても、差動回路１１が出力する正相出力信号は正相出力端子１５に与えられ、差動回路１１が出力する逆相出力信号は逆相出力端子１６に与えられる。

（第２実施形態）
図９は差動回路と本発明の第２実施形態の差動制御回路とを備えた回路を示す回路図である。図９中、５５は差動回路１１に対して設けられた本発明の第２実施形態の差動制御回路である。本発明の第２実施形態の差動制御回路５５は、本発明の第１実施形態の差動制御回路１２が備えるアップダウンカウンタ２４からなる動作モード設定回路と構成の異なる動作モード設定回路５６を設け、その他については、本発明の第１実施形態の差動制御回路１２と同様に構成したものである。

動作モード設定回路５６は、Ｄフリップフロップ５７と、インバータ５８と、リセット回路５９とを備えている。インバータ５８は、その入力端子をＤフリップフロップ５７の正相出力端子Ｑに接続し、その出力端子をＤフリップフロップ５７のデータ入力端子Ｄに接続している。リセット回路５９は、リセット信号出力端子６０をＤフリップフロップ５７のクロック端子ＣＫに接続している。Ｄフリップフロップ５７は、正相出力端子Ｑをインバータ２６の入力端子に接続している。

本例では、動作モード設定回路５６は、例えば、差動回路１１とインバータ２６、２７と第１の分配回路２８と第２の分配回路４１とが搭載されるチップとは別のチップに搭載される。そして、リセット回路５９は、例えば、差動回路１１とインバータ２６、２７と第１の分配回路２８と第２の分配回路４１とが搭載されるチップが電源投入やリセットされる度にリセット信号ＲＳＴを出力するものとされる。

このように構成された動作モード設定回路５６によれば、例えば、差動回路１１とインバータ２６、２７と第１の分配回路２８と第２の分配回路４１とが搭載されるチップが電源投入やリセットされる毎に、リセット回路５９からＤフリップフロップ５７にリセット信号ＲＳＴが与えられ、Ｄフリップフロップ５７の正相出力信号は、そのレベルを反転させる。

この結果、例えば、差動回路１１が待機状態とされ、入力信号ＳＩＮがＬレベルに固定される期間があっても、その期間、第１の入力トランジスタ１９と第２の入力トランジスタ２０とは定期的に交互にオン、オフを繰り返し、第１の入力トランジスタ１９と第２の入力トランジスタ２０には定期的に交互に電流が流れることになる。

即ち、本発明の第２実施形態の差動制御回路５５によれば、入力信号ＳＩＮがＬレベルに固定される期間があっても、その期間に第１の入力トランジスタ１９と第２の入力トランジスタ２０とに電流が流れる時間（ストレス時間）を、本発明の第１実施形態の差動制御回路１２を設けない場合に比較して、入力信号ＳＩＮがＬレベルに固定される期間が同一であれば、低減させることができる。したがって、第１の入力トランジスタ１９及び第２の入力トランジスタ２０のホットキャリア劣化を遅らすことができる。

なお、本発明の第２実施形態の差動制御回路５５においては、リセット回路５９は、例えば、定期的にネガティブパルス又はポジティブパルスを発生するような回路に置き換えることもできる。

また、本発明の第１実施形態及び第２実施形態においては、入力トランジスタの負荷素子として抵抗素子を備える差動回路を例にして説明したが、本発明は、これに限定されることなく、例えば、入力トランジスタの負荷回路としてカレントミラー型の負荷回路を設ける差動回路などにも適用することができる。

差動回路と本発明の第１実施形態の差動制御回路とを備えた回路を示す回路図である。 図１に示す回路の動作を示す回路図である。 図１に示す回路の動作を示す回路図である。 図１に示す回路の動作を示す回路図である。 図１に示す回路の動作を示す回路図である。 図１に示す回路の第１動作例を示す波形図である。 図１に示す回路の第２動作例を示す波形図である。 本発明の第１実施形態の差動制御回路を設けることによる効果を示す図である。 差動回路と本発明の第２実施形態の差動制御回路とを備えた回路を示す回路図である。 差動回路の一例を示す回路図である。 図１０に示す差動回路の第１動作例を示す波形図である。 図１０に示す差動回路の第２動作例を示す波形図である。

符号の説明

１…ＶＤＤ電源線
２…ＶＳＳ電源線
３…第１の入力トランジスタ
４…第２の入力トランジスタ
５、６…抵抗素子
７…定電流源
１１…差動回路
１２…本発明の第１実施形態の差動制御回路
１３…入力端子
１４…ＶＲＥＦ電圧線
１５…正相出力端子
１６…逆相出力端子
１７…ＶＤＤ電源線
１８…ＶＳＳ電源線
１９…第１の入力トランジスタ
２０…第２の入力トランジスタ
２１…定電流源
２２…第１の抵抗素子
２３…第２の抵抗素子
２４…アップダウンカウンタ
２５…最上位ビット出力端子
２６、２７…インバータ
２８…第１の分配回路
２９…第１のアナログスイッチ
３０…第２のアナログスイッチ
３１…第３のアナログスイッチ
３２…第４のアナログスイッチ
３３〜３６…ＮＭＯＳトランジスタ
３７〜４０…ＰＭＯＳトランジスタ
４１…第２の分配回路
４２…第５のアナログスイッチ
４３…第６のアナログスイッチ
４４…第７のアナログスイッチ
４５…第８のアナログスイッチ
４６〜４９…ＮＭＯＳトランジスタ
５０〜５３…ＰＭＯＳトランジスタ
５５…本発明の第２実施形態の差動制御回路
５６…動作モード設定回路
５７…Ｄフリップフロップ
５８…インバータ
５９…リセット回路
６０…リセット信号出力端子

Claims (5)

1. 差動動作を行う第１の入力トランジスタと第２の入力トランジスタとを備える差動回路を制御する差動制御回路であって、
   第１の動作モードと第２の動作モードとを交互に設定する動作モード設定回路と、
   入力信号と基準電圧とを入力し、前記第１の動作モード時には、前記入力信号を前記第１の入力トランジスタのゲートに与えると共に、前記基準電圧を前記第２の入力トランジスタのゲートに与え、前記第２の動作モード時には、前記入力信号を前記第２の入力トランジスタのゲートに与えると共に、前記基準電圧を前記第１の入力トランジスタのゲートに与える第１の分配回路と、
   前記差動回路の正相出力信号と逆相出力信号とを入力し、前記正相出力信号を正相出力端子に与え、前記逆相出力信号を逆相出力端子に与える第２の分配回路と、
   を備えることを特徴とする差動制御回路。
2. 前記第１の分配回路は、
   一端を前記入力信号が与えられる入力端子に接続し、他端を前記第１の入力トランジスタのゲートに接続し、前記第１の動作モード時にはオン、前記第２の動作モード時にはオフとされる第１のアナログスイッチと、
   一端を前記基準電圧を供給する基準電圧線に接続し、他端を前記第２の入力トランジスタのゲートに接続し、前記第１の動作モード時にはオン、前記第２の動作モード時にはオフとされる第２のアナログスイッチと、
   一端を前記基準電圧線に接続し、他端を前記第１の入力トランジスタのゲートに接続し、前記第１の動作モード時にはオフ、前記第２の動作モード時にはオンとされる第３のアナログスイッチと、
   一端を前記入力端子に接続し、他端を前記第２の入力トランジスタのゲートに接続し、前記第１の動作モード時にはオフ、前記第２の動作モード時にはオンとされる第４のアナログスイッチと、
   を備えることを特徴とする請求項１に記載の差動制御回路。
3. 前記第２の分配回路は、
   一端を前記第２の入力トランジスタのドレインに接続し、他端を前記正相出力端子に接続し、前記第１の動作モード時にはオン、前記第２の動作モード時にはオフとされる第５のアナログスイッチと、
   一端を前記第１の入力トランジスタのドレインに接続し、他端を前記逆相出力端子に接続し、前記第１の動作モード時にはオン、前記第２の動作モード時にはオフとされる第６のアナログスイッチと、
   一端を前記第１の入力トランジスタのドレインに接続し、他端を前記正相出力端子に接続し、前記第１の動作モード時にはオフ、前記第２の動作モード時にはオンとされる第７のアナログスイッチと、
   一端を前記第２の入力トランジスタのドレインに接続し、他端を前記逆相出力端子に接続し、前記第１の動作モード時にはオフ、前記第２の動作モード時にはオンとされる第８のアナログスイッチと、
   を備えることを特徴とする請求項１又は２に記載の差動制御回路。
4. 前記動作モード設定回路は、カウンタを備え、前記カウンタの出力信号のうち、所定のビットの信号を前記第１の動作モードと前記第２の動作モードとを切り替えるタイミング信号に使用している
   ことを特徴とする請求項１乃至３のいずれか一項に記載の差動制御回路。
5. 前記動作モード設定回路は、
   Ｄフリップフロップと、
   入力端子を前記Ｄフリップフロップの出力端子に接続し、出力端子を前記Ｄフリップフロップの入力端子に接続したインバータと、
   前記Ｄフリップフロップのクロック端子にリセット信号を与えるリセット回路と、
   を備え、
   前記Ｄフリップフロップの出力端子に得られる信号を前記第１の動作モードと前記第２の動作モードとを切り替えるタイミング信号に使用している
   ことを特徴とする請求項１乃至３のいずれか一項に記載の差動制御回路。

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