JP2011119979A - レベルシフト回路 - Google Patents

Abstract

【課題】高速に信号伝送可能なレベルシフト回路を提供する。
【解決手段】第１の電源電圧で動作する第１の回路と前記第１の電源電圧よりも高い第２の電源電圧で動作する第２の回路との間に接続され、一端に入力された信号を他端に出力する第１のスイッチ素子を有し、前記第１のスイッチ素子の他端に抵抗要素を介して前記第１または第２の電源電圧が供給される伝送回路と、前記第１のスイッチ素子がオフの状態になった場合に、前記第１のスイッチ素子の他端に前記抵抗要素を介して流れる電流と同一方向に電流を供給する制御回路と、を備えたことを特徴とするレベルシフト回路が提供される。
【選択図】図１

Description

本発明は、レベルシフト回路に関する。

機器の低消費電力化、高機能化の要求にともない、ＣＰＵなどの集積回路の低電圧化が進んでいる。一方、従来から使用されているシステムやアナログ信号などを扱うシステムにおいては、高電圧が必要とされる場合がある。
このように、異なる電源電圧で動作するシステムが混在している場合は、システム間の信号を伝送するためにレベルシフト回路が必要となる。

ＣＭＯＳロジックで構成されたバススイッチＩＣは、電源電圧の異なるシステムを繋ぐために信号電圧レベルの変換に使用される用途がある。例えば、低レベル電圧から高レベル電圧に信号レベルのレベルシフトを行う場合、プルアップ抵抗を用いてスイッチ素子のオフ特性を利用してレベルシフトを行う。しかし、スイッチ素子がオフしたあとの信号伝達は、プルアップ抵抗と負荷容量によるＣＲ時定数での信号伝達となるため、信号伝達のスピードが遅くなる。

双方向の入出力端子を有するシステムにおいては、入出力端子を出力から入力に切り替えたときに入力される信号レベルで制御される場合がある。このような入出力端子、例えば、マイクロコントローラのＲＥＳＥＴ端子の信号レベルを検出して制御を高速化する提案がある（例えば、特許文献１参照）。

米国特許５８９４２４０号公報

しかし、ＣＲ時定数で制御される回路側の信号レベルだけを検出するのでは、異なる電源電圧で動作する回路間の信号を高速に伝送するのには限界がある。
本発明は、高速に信号伝送可能なレベルシフト回路を提供する。

本発明の一態様によれば、第１の電源電圧で動作する第１の回路と前記第１の電源電圧よりも高い第２の電源電圧で動作する第２の回路との間に接続され、一端に入力された信号を他端に出力する第１のスイッチ素子を有し、前記第１のスイッチ素子の他端に抵抗要素を介して前記第１または第２の電源電圧が供給される伝送回路と、前記第１のスイッチ素子がオフの状態になった場合に、前記第１のスイッチ素子の他端に前記抵抗要素を介して流れる電流と同一方向に電流を供給する制御回路と、を備えたことを特徴とするレベルシフト回路が提供される。

本発明によれば、高速に信号伝送可能なレベルシフト回路が提供される。

本発明の実施形態に係るレベルシフト回路の構成を例示する回路図である。 レベルシフト回路の制御回路の主要な信号のタイミングチャートであり、（ａ）は、入力信号ＶＡ、（ｂ）は、出力信号ＶＢ、（ｃ）〜（ｅ）は、それぞれ制御回路の信号（出力）Ｖ１〜Ｖ３である。 入力信号ＶＡ及び出力信号ＶＢの電位の時間変化を表す模式図である。 本発明の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。 図４に表したレベルシフタの構成を例示する回路図である。 本発明の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。

以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１は、本発明の実施形態に係るレベルシフト回路の構成を例示する回路図である。
図１においては、第１の回路１、第２の回路２、及びレベルシフト回路３を表している。
第１の回路１は、バッファＢＵＦ１などを備え、第１の電源電圧ＶＣＣＡで動作する回路である。第１の回路１は、ローレベルが接地電位、ハイレベルが第１の電源電圧ＶＣＣＡの信号（入力信号）ＶＡを出力する。なお、図１においては、第１の回路１として、信号（入力信号）ＶＡを出力するバッファＢＵＦ１のみを表している。

第２の回路２は、バッファＢＵＦ２などを備え、第２の電源電圧ＶＣＣＢで動作する回路である。第２の回路２は、ローレベルが接地電位、ハイレベルが第２の電源電圧ＶＣＣＢの信号（出力信号）ＶＢを入力する。なお、図１においては、第２の回路２として、信号（出力信号）ＶＢを入力するバッファＢＵＦ２のみを表している。

第１の電源電圧ＶＣＣＡは、例えば、１．５〜３．３Ｖであり、第２の電源電圧ＶＣＣＢは、例えば、２．３〜５．５Ｖである。ただし、第２の電源電圧ＶＣＣＢは、第１の電源電圧ＶＣＣＡよりも高い。

レベルシフト回路３は、伝送回路４、制御回路５、第１の端子６、第２の端子７、電源端子８を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成した構造を備える。
レベルシフト回路３は、第１の端子６に入力された信号をレベルシフトして第２の端子７に出力する。すなわち、第１の回路１から入力信号ＶＡを入力して、レベルシフトした出力信号ＶＢを第２の回路２に出力する。電源端子８には、第２の電源電圧ＶＣＣＢが供給される。

伝送回路４は、第１のスイッチ素子Ｎ１、第１の抵抗（抵抗要素）Ｒ１を有する。
第１のスイッチ素子Ｎ１は、第１の端子６と第２の端子７との間に接続されている。すなわち、第１のスイッチ素子Ｎ１は、第１の電源電圧ＶＣＣＡで動作する第１の回路１と、第１の電源電圧ＶＣＣＡよりも高い第２の電源電圧ＶＣＣＢで動作する第２の回路２との間に接続される。

第１のスイッチ素子Ｎ１の一端には、第１の回路１から入力信号ＶＡが入力される。第１のスイッチ素子Ｎ１の他端には、レベルシフトした出力信号ＶＢが出力される。さらに、出力信号ＶＢは、第２の回路２に入力される。また、第１のスイッチ素子Ｎ１のゲートには、第２の電源電圧ＶＣＣＢが供給される。

第１の抵抗（抵抗要素）Ｒ１は、第２の端子７と電源端子８との間に接続され、第１のスイッチ素子Ｎ１の他端、すなわち出力側に第２の電源電圧ＶＣＣＢを供給する。なお、図１に表したレベルシフト回路３においては、第１の抵抗（抵抗要素）Ｒ１は伝送回路４に設けられているが、第２の回路２に設けられてもよい。また、第１の抵抗（抵抗要素）Ｒ１は、第１の回路１のバッファＢＵＦ１で駆動でき、両端の間に電圧を印加した場合に流れる電流を制限できるものであればよい。
伝送回路４は、第１の電源電圧ＶＣＣＡで動作する第１の回路１から入力した入力信号ＶＡを、レベルシフトした出力信号ＶＢとして第２の電源電圧ＶＣＣＢで動作する第２の回路２に伝送する。

制御回路５は、オフ検出回路９、第２のスイッチ素子Ｐ１を有する。
オフ検出回路９には、第１のスイッチ素子Ｎ１の入力信号ＶＡ及び出力信号ＶＢが入力される。オフ検出回路９の出力は、第２のスイッチ素子Ｐ１に入力され、第２のスイッチ素子Ｐ１を制御する。

オフ検出回路９は、論理積の否定回路（ＮＡＮＤ）１０、否定回路（ＩＮＶ）１１、遅延回路１２、バッファＢＵＦ３を有する。
バッファＢＵＦ３の入力は、第１の端子６に接続され、バッファＢＵＦ３の出力Ｖ１は、ＮＡＮＤ１０に入力される。ＩＮＶ１１の入力は、第２の端子７に接続され、ＩＮＶ１１の出力は、遅延回路１２に入力される。また、遅延回路１２の出力Ｖ２は、ＮＡＮＤ１０に入力される。

すなわち、第１のスイッチ素子Ｎ１の入力信号ＶＡがバッファＢＵＦ３を介してＮＡＮＤ１０に入力される。また、第１のスイッチ素子Ｎ１の出力信号ＶＢがＩＮＶ１１を介して反転され、さらに遅延回路１２により遅延されてＮＡＮＤ１０に入力される。

遅延回路１２は、入力された信号を遅延時間Ｔｄだけ遅延させて出力する回路である。図１に表したように、遅延回路１２は、抵抗とコンデンサとで構成することができる。この場合、遅延時間Ｔｄは、抵抗及びコンデンサの時定数で定まる。また、遅延回路１２としては、例えば、偶数個のＩＮＶを縦続接続して構成してもよい。なお、遅延時間Ｔｄについては、図２において説明する。

ＮＡＮＤ１０の出力Ｖ３は、第２のスイッチ素子Ｐ１のゲートに入力され、第２のスイッチ素子Ｐ１を制御する。すなわち、オフ検出回路９には、第１のスイッチ素子Ｎ１の入力信号ＶＡ、出力信号ＶＢが入力され、オフ検出回路９の出力Ｖ３により、第２のスイッチ素子Ｐ１が制御される。

第２のスイッチ素子Ｐ１は、第２の端子７と電源端子８との間に接続される。
第２のスイッチ素子Ｐ１は、オフ検出回路９の出力Ｖ３により制御され、後述するように、第１のスイッチ素子Ｎ１がオフの状態のときに第１のスイッチ素子Ｎ１の他端、すなわち出力側に第２の電源電圧ＶＣＣＢを供給する。
なお、制御回路５は、電源端子８から供給される第２の電源電圧ＶＣＣＢで動作する。

次にレベルシフト回路３の動作について説明する。
図２は、レベルシフト回路の制御回路の主要な信号のタイミングチャートであり（ａ）は、入力信号ＶＡ、（ｂ）は、出力信号ＶＢ、（ｃ）〜（ｅ）は、それぞれ制御回路の信号（出力）Ｖ１〜Ｖ３である。

図２（ａ）に表したように、入力信号ＶＡの電位が、ローレベルからハイレベルに立上がる。そのとき、第１のスイッチ素子Ｎ１はオンの状態であり、出力信号ＶＢの電位は、入力信号ＶＡに追随してローレベルからハイレベルに立上がる（図２（ｂ））。

入力信号ＶＡの電位がバッファＢＵＦ３の論理閾値ＶＬを越えると、バッファＢＵＦ３の出力Ｖ１の電位は、ローレベルからハイレベルに変化する（図２（ｃ））。出力信号ＶＢの電位がＩＮＶ１１の論理閾値ＶＬを越えると、ＩＮＶ１１の出力は反転し、ハイレベルからローレベルになる。そして、遅延回路１２の遅延時間Ｔｄだけ遅れて、遅延回路１２の出力Ｖ２の電位は、ハイレベルからローレベルに変化する（図２（ｄ））。

ＮＡＮＤ１０の出力Ｖ３の電位は、出力Ｖ１からＮＡＮＤ１０までの伝搬遅延時間だけ遅延して、ハイレベルからローレベルに変化する。さらに遅延回路１２の遅延時間Ｔｄ経過後に再度ハイレベルに戻る。すなわち、遅延時間Ｔｄの時間幅の負パルスとなる（図２（ｅ））。

ＮＡＮＤ１０の出力Ｖ３、すなわちオフ検出回路９の出力Ｖ３がローレベルの場合、第２のスイッチ素子Ｐ１はオンの状態となる。そのため、第２の端子７は、電源端子８と電気的に接続された状態となり、第１のスイッチ素子Ｎ１の他端（出力側）に第２の電源電圧ＶＣＣＢが供給される。すなわち、第１のスイッチ素子Ｎ１がオフの状態になった場合に、第２のスイッチ素子Ｐ１を介して第１のスイッチ素子Ｎ１の他端（出力側）に第２の電源電圧ＶＣＣＢを供給する。第１のスイッチ素子Ｎ１の他端（出力側）に電流が供給され、出力信号ＶＢの電位は、高速に上昇する。

第１のスイッチ素子Ｎ１がオフの状態の場合、伝送回路４は、入力信号ＶＡを出力信号ＶＢとして伝送できない。そのため、第１のスイッチ素子Ｎ１の入力信号ＶＡ及び出力信号ＶＢの電位が上昇して第１のスイッチ素子Ｎ１がオフの状態になると、第１の回路１と第２の回路２とは遮断された状態になる。

出力信号ＶＢの電位は、第１の抵抗（抵抗要素）Ｒ１を介して供給される第２の電源電圧ＶＣＣＢにより上昇する。すなわち、第１の抵抗（抵抗要素）Ｒ１を介して電流が供給され、出力信号ＶＢの電位は上昇する。ここで第２のスイッチ素子Ｐ１がない場合、この出力信号ＶＢの電位の変化は、第１の抵抗（抵抗要素）Ｒ１と第２の回路２の入力の静電容量との時定数で制限される。

本実施形態に係るレベルシフト回路３においては、第１のスイッチ素子Ｎ１がオフの状態になった場合、制御回路５の第２のスイッチ素子Ｐ１を介して第２の電源電圧ＶＣＣＢを供給している。第１のスイッチ素子Ｎ１の他端（出力側）には、第１の抵抗（抵抗要素）Ｒ１を介して流れる電流と同一方向に、第２のスイッチ素子Ｐ１を介して電流が供給される。これにより、出力信号ＶＢの電位の上昇は、第２のスイッチ素子Ｐ１のオン抵抗と第２の回路２の入力の静電容量との時定数による変化に加速される。
このように、レベルシフト回路３によれば、高速に信号伝送が可能である。

なお、図１に表したレベルシフト回路３においては、第２のスイッチ素子Ｐ１を介して第２の電源電圧ＶＣＣＢを供給することにより、第１のスイッチ素子Ｎ１の他端（出力側）に電流を供給している。しかし、オフ検出回路９の出力Ｖ３の電位がローレベルのときに、第１のスイッチ素子Ｎ１の他端（出力側）に電流を供給する電流生成回路を用いてもよい。

また、入力信号ＶＡの電位が低下する場合（図２（ａ））、第１のスイッチ素子Ｎ１がオフの状態の間は、出力信号ＶＢの電位はハイレベルのままである（図２（ｂ））。
入力信号ＶＡの電位が低下して第１のスイッチ素子Ｎ１がオンの状態になると、出力信号ＶＢの電位は、高速に低下し、入力信号ＶＡの電位に追随する。

入力信号ＶＡの電位が論理閾値ＶＬよりも低下すると、バッファＢＵＦ３の出力Ｖ１の電位は、ローレベルに変化する（図２（ｃ））。また、出力信号ＶＢの電位が論理閾値ＶＬよりも低下すると、遅延時間Ｔｄ後に遅延回路１２の出力Ｖ２の電位は、ハイレベルに変化する（図２（ｄ））。ＮＡＮＤ１０の出力Ｖ３の電位は、ハイレベルのままである（図２（ｅ））。

このように、入力信号ＶＡ、出力信号ＶＢの電位が、ハイレベルからローレベルに立ち下がるときは、ＮＡＮＤ１０の出力Ｖ３の電位は、ハイレベルのままである。
しかし、この遅延回路１２の出力Ｖ２の電位がハイレベルのときに、入力信号ＶＡの電位がハイレベルになると、オフ検出回路９の出力Ｖ３がローレベルになり、誤動作する。遅延回路１２の遅延時間Ｔｄを、入力信号ＶＡ、出力信号ＶＢの電位の立ち下がりの時間よりも長くすることにより、この誤動作を回避できる。

このように、オフ検出回路９は、入力信号ＶＡ、出力信号ＶＢの電位の立上がりを検出するエッジ検出回路として動作する。入力信号ＶＡ、出力信号ＶＢの電位が立上がるエッジを検出することにより、第１のスイッチ素子Ｎ１がオンの状態からオフの状態になる場合を検出している。

そして、上記のとおり、制御回路５は、第１のスイッチ素子Ｎ１がオフの状態になった場合に、第１のスイッチ素子Ｎ１の他端（出力側）に第２の電源電圧ＶＣＣＢを供給することにより、電流を供給している。すなわち、オフ検出回路９により第１のスイッチ素子Ｎ１がオンの状態からオフの状態になったことを検出して、第２のスイッチ素子Ｐ１をオンの状態にして第１のスイッチ素子Ｎ１の他端（出力側）に、第２の電源電圧ＶＣＣＢを供給する。第１のスイッチ素子Ｎ１の他端（出力側）に、第１の抵抗（抵抗要素）Ｒ１を介して流れる電流と同一方向に電流が供給される。

上記のレベルシフト回路３の動作に基づき、入力信号ＶＡ、出力信号ＶＢの電位の時間変化について説明する。
図３は、入力信号ＶＡ及び出力信号ＶＢの電位の時間変化を表す模式図である。
図３においては、横軸に時間をとって、縦軸に入力信号ＶＡの電位、及び出力信号ＶＢの電位を模式的に表している。入力信号ＶＡの電位がローレベルからハイレベルに変化し、再度ローレベルに戻る場合の、出力信号ＶＢの電位の時間変化を表している。

図３に表したように、入力信号ＶＡ、出力信号ＶＢの電位の時間変化は、レベルシフト回路３の動作に基づき、期間Ｔ１〜期間Ｔ５の５期間に分けられる。
期間Ｔ１は、入力信号ＶＡの電位が低く、伝送回路４がオンの状態、すなわち、第１のスイッチ素子Ｎ１がオンの状態の場合である。

第１のスイッチ素子Ｎ１のゲートには、第２の電源電圧ＶＣＣＢが供給されている。そのため、第１のスイッチ素子Ｎ１の閾値電圧をＶｔｈとして、入力信号ＶＡの電位が、ＶＣＣＢ−Ｖｔｈ以下の場合は、第１のスイッチ素子Ｎ１はオンの状態になる。出力信号ＶＢの電位は、入力信号ＶＡの電位に追随して上昇する。

入力信号ＶＡの電位がＶＣＣＢ−Ｖｔｈを越えると、第１のスイッチ素子Ｎ１は、オフの状態になる。第１の回路１から入力した入力信号ＶＡを第２の回路２に出力信号ＶＢとして伝送できない状態になる。

期間Ｔ２は、第１のスイッチ素子Ｎ１がオフの状態になった後の、オフ検出回路９の出力Ｖ３がハイレベルのままの期間である。第１のスイッチ素子Ｎ１の他端（出力側）には、第１の抵抗（抵抗要素）Ｒ１を介して第２の電源電圧ＶＣＣＢが供給される。出力信号ＶＢの電位は、第１の抵抗（抵抗要素）Ｒ１と第２の端子７の接地間の静電容量との時定数で上昇する。この出力信号ＶＢの電位は、第２の端子７の負荷容量、すなわち第２の回路２の入力の静電容量が大きい場合、第１の抵抗（抵抗要素）Ｒ１と第２の回路２の入力の静電容量との時定数により制限され遅くなる。

期間Ｔ３は、オフ検出回路９の出力Ｖ３の電位がローレベルの場合、すなわち第２のスイッチ素子Ｐ１がオンの状態の場合である。第１のスイッチ素子Ｎ１の他端（出力側）には、第２のスイッチ素子Ｐ１を介して第２の電源電圧ＶＣＣＢが供給される。出力信号ＶＢの電位は、第２のスイッチ素子Ｐ１のオン抵抗と第２の回路２の入力の静電容量との時定数により加速されて上昇する。第２のスイッチ素子Ｐ１のオン抵抗は、第１の抵抗（抵抗要素）Ｒ１の抵抗値よりも小さいため、出力信号ＶＢの電位は高速に上昇する。そのため、負荷容量が大きい場合や入力信号ＶＡが高速に変化する場合にも対応できる。

期間Ｔ４は、オフ検出回路９の出力Ｖ３の電位がハイレベルに戻る期間である。オフ検出回路９の出力Ｖ３の電位Ｖ３は、ローレベルになってから遅延回路１２の遅延時間Ｔｄの経過後、ハイレベルに戻る。第２のスイッチ素子Ｐ１は、オフの状態にもどる。
期間Ｔ４において、出力信号ＶＢの電位がハイレベルに保持されている場合、第１及び第２のスイッチ素子Ｎ１、Ｐ１はオフの状態であり、消費電流の少ない状態である。

入力信号ＶＡの電位が、ハイレベルからローレベルに変化する場合、入力信号ＶＡの電位がＶＣＣＢ−Ｖｔｈよりも低下するまで、第１のスイッチ素子Ｎ１はオフの状態である。出力信号ＶＢの電位は、ハイレベルのままである。

期間Ｔ５は、入力信号ＶＡの電位が低下し、第１のスイッチ素子Ｎ１がオンの状態に戻り、遅延回路１２の出力Ｖ２の電位が、ハイレベルに戻るまでの期間である。
入力信号ＶＡの電位が、ＶＣＣＢ−Ｖｔｈよりも低下したとき、第１のスイッチ素子Ｎ１はオンの状態に戻る。出力信号ＶＢの電位は、入力信号ＶＡに追随して低下する。

出力信号ＶＢの電位がローレベルに低下すると、遅延時間Ｔｄ経過後に遅延回路１２の出力Ｖ２の電位は、ハイレベルになる。上記のとおり、この遅延時間Ｔｄ内で、入力信号ＶＡの電位がハイレベルになると、オフ検出回路９の出力Ｖ３の電位がローレベルになり、誤動作する。そのため、この遅延時間Ｔｄは、誤動作を回避するための時間として、入力信号ＶＡ、出力信号ＶＢの電位の立ち下がり時間よりも長く設定される。

期間Ｔ５の経過後は、期間Ｔ１に戻る。第１のスイッチ素子Ｎ１はオンの状態で、第２のスイッチ素子Ｐ１はオフの状態である。
出力信号ＶＢの電位は、入力信号ＶＡの電位に追随し、ローレベルである。

このように、レベルシフト回路３の制御回路５においては、入力信号ＶＡ、出力信号ＶＢをオフ検出回路９に入力して、第１のスイッチ素子Ｎ１のオフの状態を検出する。そして、オフ検出回路９の出力Ｖ３で第２のスイッチ素子Ｐ１をオンの状態に制御し、第１のスイッチ素子Ｎ１の他端（出力側）に第２の電源電圧ＶＣＣＢを供給する。すなわち、制御回路５は、第１のスイッチ素子Ｎ１の他端（出力側）に、第１の抵抗（抵抗要素）Ｒ１を介して流れる電流と同一方向に電流を供給する。

上記のとおり、第１のスイッチ素子Ｎ１がオフの状態の場合は、第１の回路１から入力した入力信号ＶＡは、第２の回路２に出力信号ＶＢとして伝送されない。出力信号ＶＢの電位の上昇は、第１の抵抗（抵抗要素）Ｒ１と第２の回路２の入力の静電容量との時定数で制限される。そのため、出力信号ＶＢの電位は、入力信号ＶＡの電位と比較して変化が遅い。従って、第１のスイッチ素子Ｎ１のオンの状態からオフの状態への変化を、出力信号ＶＢの電位のみで検出すると、第１のスイッチ素子Ｎ１のオフの状態の検出が遅れる。そして、第２のスイッチ素子Ｐ１のオンの状態への制御も遅れることになる。

これに対して、オフ検出回路９においては、出力信号ＶＢとともに、入力信号ＶＡも入力しているため、第１のスイッチ素子Ｎ１のオフの状態を、より高速に検出することができる。
本実施形態に係るレベルシフト回路３によれば、入力信号ＶＡ、出力信号ＶＢが上昇し伝送回路４がオフの状態になった場合、制御回路５により、第１のスイッチ素子Ｎ１の他端（出力側）に第１の抵抗（抵抗要素）Ｒ１を介して流れる電流と同一方向に電流を供給する。これにより、出力信号ＶＢの電位の上昇が加速され、入出力間、すなわち第１の回路１から第２の回路２への信号の伝送を高速化することができる。

なお、図１に表したオフ検出回路９は、入力信号ＶＡ、出力信号ＶＢの電位の立上がりを検出して、第１のスイッチ素子Ｎ１のオフを検出している。しかし、第１のスイッチ素子Ｎ１のオフ検出回路は、入力信号ＶＡ、出力信号ＶＢの電位を比較回路などで検出する構成とすることもできる。

また、上記のとおり、期間Ｔ２においては、第１及び第２のスイッチ素子Ｎ１、Ｐ１がオフの状態であり、出力信号ＶＢの電位の変化は、第１の抵抗（抵抗要素）Ｒ１で制御される遅い状態である。
この期間Ｔ２は、オフ検出回路９を構成するバッファＢＵＦ３の論理閾値ＶＬ、バッファＢＵＦ３、ＮＡＮＤ１０などの伝搬遅延時間により変化する。

そのため、オフ検出回路９に供給する電源電圧により変化する。例えば、電源電圧を低下すると、論理閾値ＶＬが低下し、第１のスイッチ素子Ｎ１のオフの状態の検出を速くすることができる。

図４は、本発明の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。
図４に表したように、レベルシフト回路３Ａは、伝送回路４、制御回路５Ａ、第１及び第２の端子６、７、電源端子８及び低電位電源端子８Ａを備える。

制御回路５Ａは、第２のスイッチ素子Ｐ１、オフ検出回路９、レベルシフタ１３を有する。すなわち、レベルシフト回路３Ａは、図１に表したレベルシフト回路３の制御回路５を、制御回路５Ａに置き換え、低電位電源端子８Ａを追加した構成である。低電位電源端子８Ａには、第１の電源電圧ＶＣＣＡが供給される。

また、制御回路５Ａにおいては、オフ検出回路９に低電位電源端子８Ａを介して第１の電源電圧ＶＣＣＡが供給され、レベルシフタ１３が追加されている点が図１に表した制御回路５と異なる。伝送回路４、第２のスイッチ素子Ｐ１、第１及び第２の端子６、７、電源端子８、オフ検出回路９の構成については、図１と同様である。

図４に表したように、制御回路５Ａにおいては、オフ検出回路９に第１の電源電圧ＶＣＣＡを供給することにより、バッファＢＵＦ３の論理閾値ＶＬを低下させることができる。これにより、図３において説明したように、バッファＢＵＦ３の出力Ｖ１の電位が速くハイレベルに変化し、期間Ｔ２を短縮することができる。そして、第１の回路１から入力した入力信号ＶＡを第２の回路２に出力信号ＶＢとして高速に伝送することができる。

ただし、オフ検出回路９の出力Ｖ３の電位は、ハイレベルが第１の電源電圧ＶＣＣＡのため、レベルシフタ１３により、ハイレベルの電位を第２の電源電圧ＶＣＣＢに変換する。
図５は、図４に表したレベルシフタの構成を例示する回路図である。
図５に表したように、レベルシフタ１３は、Ｎチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２、Ｐチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２、ＩＮＶ１４を有する。

ＮＭＯＳ Ｎ１１及びＮ１２のそれぞれのソースは接地に接続されている。ＮＭＯＳ Ｎ１１のゲートにはオフ検出回路９の出力Ｖ３が入力される。また、ＮＭＯＳ Ｎ１２のゲートには、ＩＮＶ１４を介してオフ検出回路９の出力Ｖ３が入力される。

ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、第２の電源電圧ＶＣＣＢが供給される。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらはレベルシフタ１３の出力Ｖ４となる。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続されている。

レベルシフタ１３にオフ検出回路９の出力Ｖ３が、ハイレベルが第１の電源電圧ＶＣＣＡ、ローレベルが０Ｖで入力される。
例えば、出力Ｖ３にハイレベル（ＶＣＣＡ）が入力されると、ＮＭＯＳ Ｎ１１のドレインの電位はローレベル（０Ｖ）になり、ＮＭＯＳ Ｎ１２のドレイン、すなわち出力Ｖ４の電位は、ハイレベル（ＶＣＣＢ）になる。すなわち、レベルシフタ１３における出力振幅は０〜ＶＣＣＢとなる。

レベルシフタ１３は、入力のハイレベルが第１の電源電圧ＶＣＣＡ、ローレベルが０Ｖであるオフ検出回路９の出力Ｖ３を、ハイレベルが第２の電源電圧ＶＣＣＢ、ローレベルが０Ｖの出力Ｖ４に電圧変換する。
この出力Ｖ４により、第２のスイッチ素子Ｐ１のゲートを制御する。

図４に表したオフ検出回路９の動作は、論理閾値ＶＬが低下していること以外は、図２のタイミングチャートと同様である。また、図４に表したレベルシフト回路３Ａの入力信号ＶＡ及び出力信号ＶＢの電位の時間変化は、図３の模式図と同様である。
従って、レベルシフト回路３Ａによれば、高速に信号伝送可能なレベルシフト回路を提供することがきる。

ところで、図１及び図４に表したように、第１のスイッチ素子Ｎ１のゲートには、第２の電源電圧ＶＣＣＢが供給されている。この場合、第１のスイッチ素子Ｎ１がオフの状態になる入力信号ＶＡの電位は、ＶＣＣＢ−Ｖｔｈである。
第１のスイッチ素子Ｎ１のゲートには、第１の電源電圧ＶＣＣＡを供給することもできる。この場合、第１のスイッチ素子Ｎ１がオフの状態になる入力信号ＶＡの電位は、ＶＣＣＡ−Ｖｔｈである。

第１のスイッチ素子Ｎ１がオフの状態になる入力信号ＶＡの電位は、この第１のスイッチ素子Ｎ１のゲート電位により変化する。
図６は、本発明の実施形態に係るレベルシフト回路の他の構成を例示する回路図である。
図６に表したように、レベルシフト回路３Ｂは、伝送回路４Ａ、制御回路５Ａ、第１及び第２の端子６、７、電源端子８及び低電位電源端子８Ａを備える。

伝送回路４Ａは、第１のスイッチ素子Ｎ１、第１の抵抗（抵抗要素）Ｒ１、バイアス回路１５を有する。すなわち、伝送回路４Ａは、図１に表した伝送回路４にバイアス回路１５を追加した構成である。
第１のスイッチ素子Ｎ１、第１の抵抗（抵抗要素）Ｒ１、制御回路５Ａ、第１及び第２の端子６、７、電源端子８及び低電位電源端子８Ａについては、図４に表したレベルシフト回路３Ａと同様である。

バイアス回路１５は、ＮＭＯＳ Ｎ２、第２の抵抗Ｒ２を有する。ＮＭＯＳ Ｎ２のソースは、低電位電源端子８Ａに接続され、第１の電源電圧ＶＣＣＡが供給される。ＮＭＯ Ｎ２のゲートとドレインとは、第２の抵抗Ｒ２を介して電源端子８に接続され、第２の電源電圧ＶＣＣＢが供給される。

第１のスイッチ素子Ｎ１のゲートは、ＮＭＯＳ Ｎ２のゲートに接続されている。
従って、第１のスイッチ素子Ｎ１のゲートには、バイアス回路１５により、ＶＣＣＡ＋Ｖｔｈのバイアス電圧が供給される。第１のスイッチ素子Ｎ１がオフの状態になる入力信号ＶＡの電位は、ほぼ第１の電源電圧ＶＣＣＡとなる。

このように、第１のスイッチ素子Ｎ１のゲートにバイアス電圧を供給することにより、第１のスイッチ素子Ｎ１がオフの状態になる入力信号ＶＡの電位を変化させることができる。

従って、第１のスイッチ素子Ｎ１がオフの状態になってから、オフ検出回路９の出力Ｖ３の電位がローレベルになり第２のスイッチ素子Ｐ１がオンの状態なるまでの、期間Ｔ２が短縮するように調整することができる。
従って、レベルシフト回路３Ｂによれば、高速に信号伝送可能なレベルシフト回路を提供することがきる。

なお、第１のスイッチ素子Ｎ１のゲートにバイアス電圧を供給することにより、第１のスイッチ素子Ｎ１がオフの状態になる入力信号ＶＡの電位が変化する。そのため、入出力間でレベルシフト可能な電圧の範囲を変化させることもできる。すなわち、電圧自由度を大きくすることができる。

以上、レベルシフト回路３、３Ａ、３Ｂについて、第１の回路１から入力される入力信号ＶＡを、第２の回路２に出力信号ＶＢとして出力する場合について説明した。しかし、本実施形態に係るレベルシフト回路は、第２の回路２から入力した入力信号を、第１の回路１に出力信号として出力することも可能である。すなわち、双方向に信号を伝送することができる。

また、第２の回路２から第１の回路１の方向に信号を伝送する場合、第１の抵抗（抵抗要素）Ｒ１及び第２のスイッチ素子Ｐ１を出力側、すなわち第１の回路１側に設けることにより、高速に信号伝送が可能である。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

１ 第１の回路
２ 第２の回路
３、３Ａ、３Ｂ レベルシフト回路
４、４Ａ 伝送回路
５、５Ａ 制御回路
６ 第１の端子
７ 第２の端子
８ 電源端子
８Ａ 低電位電源端子
９ オフ検出回路
１０ 論理積の否定回路（ＮＡＮＤ）
１１、１４ 否定回路（ＩＮＶ）
１２ 遅延回路
１３ レベルシフタ
１５ バイアス回路
ＢＵＦ１〜ＢＵＦ３ バッファ
Ｎ１ 第１のスイッチ素子
Ｎ１１〜Ｎ１２ Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
Ｐ１ 第２のスイッチ素子
Ｐ１１〜Ｐ１２ Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）
Ｒ１ 第１の抵抗（抵抗要素）
Ｒ２ 第２の抵抗

Claims (5)

1. 第１の電源電圧で動作する第１の回路と前記第１の電源電圧よりも高い第２の電源電圧で動作する第２の回路との間に接続され、一端に入力された信号を他端に出力する第１のスイッチ素子を有し、前記第１のスイッチ素子の他端に抵抗要素を介して前記第１または第２の電源電圧が供給される伝送回路と、
   前記第１のスイッチ素子がオフの状態になった場合に、前記第１のスイッチ素子の他端に前記抵抗要素を介して流れる電流と同一方向に電流を供給する制御回路と、
   を備えたことを特徴とするレベルシフト回路。
2. 前記制御回路は、
   前記第１のスイッチ素子の入力信号及び出力信号を入力して、前記第１のスイッチ素子のオフの状態を検出するオフ検出回路と、
   前記オフ検出回路の出力により制御され、前記第１のスイッチ素子の他端に前記第１または第２の電源電圧を供給する第２のスイッチ素子と、
   を有することを特徴とする請求項１記載のレベルシフト回路。
3. 前記オフ検出回路は、前記第１のスイッチ素子の入力信号及び出力信号の立上がりを検出するエッジ検出回路を有することを特徴とする請求項２記載のレベルシフト回路。
4. 前記制御回路は、前記第１の電源電圧で動作することを特徴とする請求項２または３に記載のレベルシフト回路。
5. 前記伝送回路は、前記第１のスイッチ素子の制御端子にバイアス電圧を供給するバイアス回路をさらに有することを特徴とする請求項２〜４のいずれか１つに記載のレベルシフト回路。

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