JP4810338B2 - レベル変換バススイッチ - Google Patents

Description

本発明は、レベル変換バススイッチに関する。

ＣＰＵ（Central Processing Unit：中央演算処理装置）やベースバンドＩＣに代表されるシステムＬＳＩの電源電圧については、低消費電力化のために低電圧化が要求されている。一方、従来から使用されてきたシステムやアナログ信号を処理するシステムの電源電圧は、従来システムとの互換性を維持する必要があるなどにより低電圧化の進展が遅い。この結果、電源電圧が異なる回路相互間で信号の伝達を行う場合、信号のレベル変換を行うことが必要となる。異なる電源電圧としては、例えば、±５→±３．３Ｖ系がある。さらに、ＣＰＵ駆動電圧の低下に伴い、±５→±２．５Ｖ系、±３．３→±２．５Ｖ系なども増加している。

レベル変換のための一方法として、ＮＡＮＤ回路、ＮＯＲ回路、インバータ、レベルシフタ回路などから構成されるバッファタイプのレベル変換回路があるが、信号方向を制御する方向信号（ＤＩＲ）が必要となり、接続端子のピン数が増えて回路が複雑になる。このためチップサイズが大きくなり価格も高くなる。

一方、トランジスタのゲート電圧を制御することによるスイッチ作用を利用したレベル変換バススイッチは、回路構成をより簡素にできる。しかし、出力端子の電圧を高精度に制御するのが容易ではない。例えば、トランジスタのゲート閾値のばらつきにより出力端子の電圧も変動する。

スイッチとなるＭＯＳトランジスタのゲート電圧を入力端子の電圧に対応して第１電源電圧と第２電源電圧に切り替えるレベルシフト半導体装置の技術開示例がある（特許文献１）。
米国特許第５、７４２、１８３号明細書

本発明は、出力電圧の制御精度が改善されたレベル変換バススイッチを提供する。

本発明の一態様によれば、基準電圧より高い第１の電源電圧を入出力する第１端子と、前記第１の電源電圧より高い第２の電源電圧を入出力する第２端子と、出力許可及び出力禁止のいずれかの状態に制御する制御信号を入力する出力制御端子と、前記第１端子と前記第２端子との間に配置され、ゲートを有するスイッチング素子と、前記出力制御端子及び前記第２端子からの信号が入力され、前記ゲートへゲート電圧を供給し、前記スイッチング素子を導通または非導通とするゲート制御回路と、を備え、前記出力禁止の状態に対応する前記制御信号が前記出力制御端子に入力されると、前記ゲート制御回路は前記基準電圧を前記ゲートに供給し、前記出力許可の状態に対応する前記制御信号が前記出力制御端子に入力されかつ前記第２端子の電圧が前記基準電圧であると、前記ゲート制御回路は前記基準電圧より高い第２のゲート電圧を前記ゲートに供給し、前記スイッチング素子を導通させ、前記出力許可の状態に対応する前記制御信号が前記出力制御端子に入力されかつ前記第２端子の電圧が前記第２の電源電圧であるときに、前記ゲート制御回路は前記第２のゲート電圧と前記第１の電源電圧とのうちの低い方を第１のゲート電圧として前記ゲートに供給し、前記スイッチング素子を非導通とすることを特徴とするレベル変換バススイッチが提供される。

本発明により、出力電圧の制御精度が改善されたレベル変換バススイッチが提供される。

以下、図面を参照しつつ本発明の実施の形態につき説明する。
図１は、本発明の具体例にかかるレベル変換バススイッチの作用を説明するための図であり、同図（ａ）はその構成を表し、同図（ｂ）は各端子における動作電圧波形を表す。
本具体例のレベル変換バススイッチは、第１の電源電圧により制御される論理回路へ接続される第１端子と、第２の電源電圧により制御される論理回路へ接続される第２端子と、出力制御端子と、ゲートにより制御可能なトランジスタと、ゲート制御回路と、を備えている。出力制御端子及び第２端子の電圧状態がゲート制御回路に入力され、状態の組み合わせに応じた３値のゲート電圧が出力される。

ここで、電圧の間には下式（１）及び（２）の関係があるものとする。
基準電圧＜第１の電源電圧（ＶｃｃＡ）＜第２の電源電圧（ＶｃｃＢ） 式（１）
基準電圧＜第１のゲート電圧≦第２のゲート電圧 式（２）
まず、出力禁止状態においては、ゲート電圧は基準電圧となっている。出力許可状態かつ第２端子電圧が基準電圧の場合、ゲートは第２のゲート電圧である。また、出力許可状態かつ第２端子が第２の電源電圧の場合、ゲート電圧は第１の電圧である。このように、トランジスタのゲート電圧を変化させ、導通（オン）−非導通（オフ）とスイッチングすることにより、第１端子と第２端子との間において、双方向へレベル変換された信号の伝達が可能となる。

以下、回路図を参照しつつより詳細に説明を行う。
図２は、本発明の第１具体例にかかるレベル変換バススイッチを説明する図であり、同図（ａ）は回路図、同図（ｂ）はそれぞれの端子における動作電圧波形を表す。
レベル変換バススイッチは、第１端子１０と、第２端子４０と、出力制御端子１８と、ゲートを有するトランジスタ１６と、トランジスタ１６のゲートを制御するゲート制御回路２２と、を備えている。トランジスタ１６は、ゲート電圧の制御により第１端子１０と第２端子４０との間をオン−オフするスイッチとして作用する。なお、基準電圧はゼロであり、接地（ＧＮＤ）とする。また、第１端子１０には、第１の電源電圧（ＶｃｃＡ）とＧＮＤの間の信号レベルが入力され、第２端子４０には第２の電源電圧（ＶｃｃＢ）とＧＮＤの間の信号レベルが入力されるものとし、ＶｃｃＡ＜ＶｃｃＢとする。なお、図２（ａ）において、トランジスタ１６はＮＭＯＳトランジスタとしているが、本発明はこれに限定されずＰＭＯＳトランジスタであっても良い。

出力制御端子（ＯＥ＊）１８は、ゲート制御回路２２へ信号を入力する。また、第２端子４０とトランジスタ１６の一端子とからは、ＶｃｃＢ系で駆動するインバータ３０へ信号が入力される。ゲート制御回路２２からは、トランジスタ１６のゲートへ制御信号が出力される。本図において、出力制御端子１８とゲート制御回路２２との間にはバッファとしてのインバータ２０が２個挿入されており、例えば、これらにより立ち上がりがなまった信号を急峻化することが可能である。

ＶｃｃＢ系と接続される出力制御端子１８から入力されたＯＥ＊信号は、ＶｃｃＢ系で駆動する直列接続された２個のインバータ２０により正転されてゲート制御回路２２へ入力される。第１端子１０とトランジスタ１６との間にはＶｃｃＡ系で駆動するインバータ１３の出力がゲートに接続され、ＶｃｃＡ系で動作するＰＭＯＳトランジスタ（Trｇ）が設けられている。

次に、図２（ｂ）の動作電圧波形を参照しつつ本具体例の動作を説明する。
まず、期間１は出力禁止状態であり、ＯＥ＊の信号の電圧はＶｃｃＢとされる。ゲート電圧は基準電圧、すなわちＧＮＤとされるので、トランジスタ１６はオフしている。なお、＊は信号が反転されることを表す。

期間２は、ＯＥ＊信号がＨレベル（ＶｃｃＢ）からＬレベル（＝ＧＮＤ）に転じた状態を表す。このとき、第２端子４０がＬレベル（＝ＧＮＤ）である場合、第２端子４０と接続されＶｃｃＢ系で駆動するインバータ３０の出力は反転されＨレベル（＝ＶｃｃＢ）となるので、ノードｎ_ａの電圧はＶｃｃＢである。この結果、ＮＭＯＳトランジスタ（Trａ）及びＰＭＯＳトランジスタ（Trｂ）は共にオンとなるため、ゲート電圧はＮＭＯＳトランジスタ（Trａ）のＮチャネルのゲート閾値Ｖｔｈ_Ｎだけ低下した（ＶｃｃＢ−Ｖｔｈ_Ｎ）なる第２のゲート電圧となりトランジスタ１６はオンに転じる。

期間３は、第１端子１０がＨレベル（ＶｃｃＡ）に転じた状態を表す。期間２においてトランジスタ１６がオンであるので第１端子１０に入力された信号は第２端子４０へと伝達され始め、その電圧がＬレベル（＝ＧＮＤ）から（ＶｃｃＢ−２×Ｖｔｈ_Ｎ）に向かって増加する。この増加により第２端子４０の電圧が、インバータ３０の回路閾値まで上昇すると、インバータ３０が反転しその出力がＬレベル（＝ＧＮＤ）となる。すなわち、ノードｎ_ａはＬレベル（＝ＧＮＤ）に転じる。

この結果、ＮＭＯＳトランジスタ（Trａ）がオフとなりＶｃｃＢ系からの電圧が遮断される。代わって、トランジスタ（Trｄ）がオンに転じ、トランジスタ（Trｅ）はオンであるのでトランジスタ１６のゲートには、ＶｃｃＡまたは（ＶｃｃＢ−Ｖｔｈ_Ｎ）のうちの低い方の電圧が選択されて印加される。図２（ｂ）は、ＶｃｃＡが選択された場合を表している。

このとき、第１端子１０の電圧はＧＮＤからＶｃｃＡへ変化するので、ソース−ゲート間電圧Ｖｇｓが０Ｖまたはマイナスとなるためにトランジスタ１６はオフに転じる。この結果、第２端子４０の電圧は妨げられることなくトランジスタ（Trｆ）により充電されてＶｃｃＢまで上昇し飽和するので、出力電圧を高精度に制御できる。

期間３の後、第１端子１０の電圧がＬレベル（＝ＧＮＤ）に転じる場合、トランジスタ１６のソース−ゲート電圧ＶｇｓはＶｃｃＡであるために、オンに転じ第２端子の電圧もＬレベル（＝ＧＮＤ）とできる。

ここで、具体的な数値例をあげて説明する。
ＶｃｃＡ＝３．３Ｖ、ＶｃｃＢ＝５Ｖ、Ｖｔｈ_Ｎ＝０．８Ｖとする。この場合、図２（ｂ）のゲート電圧は、期間２において（ＶｃｃＢ−Ｖｔｈ_Ｎ）＝４．２Ｖとなり、期間３においてＶｃｃＡ＝３．３Ｖとなる。また、第２端子４０の電圧は、期間３ではＧＮＤである０Ｖから（ＶｃｃＢ−２×Ｖｔｈ_Ｎ）＝３．４Ｖまで上昇可能であるが、ＶｃｃＡが３．３Ｖであるので、第２端子４０は３．３Ｖまでチャージされる。インバータ３０が反転し、ゲート電圧が３．３Ｖに低下するとトランジスタ１６はオフとなるので、第２端子４０の電圧はトランジスタ（Trｆ）により充電されて５Ｖまで上昇する。

次に、第２端子４０から第１端子１０への信号伝達について説明する。ＯＥ＊がＬレベル（＝ＧＮＤ）であり、第２端子４０がＬレベル（＝ＧＮＤ）であれば、トランジスタ１６のゲート電圧は（ＶｃｃＢ−Ｖｔｈ_Ｎ）であるのでオンである。第２端子４０の電圧がＬレベル（＝ＧＮＤ）からＨレベル（＝ＶｃｃＢ）へ変化すると、第１端子１０には（ＶｃｃＢ−２×Ｖｔｈ_Ｎ）の電圧が伝達される。第１端子１０の電圧がインバータ１３の回路閾値まで上昇すると、インバータ１３が反転し、ＰＭＯＳトランジスタ（Trｇ）がオンして第１端子１０の充電が始まり、第１端子１０の電圧をＶｃｃＡまで上昇させていく。

また、第２端子４０がＶｃｃＢの電圧レベルとなっているためゲート電圧はＶｃｃＡ及び（ＶｃｃＢ−Ｖｔｈ_Ｎ）のうちの低い方の電圧レベルに変化する。この結果、第１端子１０がＶｃｃＡとなるとゲート−ソース間電圧Ｖｇｓが０Ｖまたはマイナスとなるのでトランジスタ１６がオフとなる。

期間３において、トランジスタ１６がオフとなるまでの過渡状態で第１端子１０に現れる（ＶｃｃＢ−２×Ｖｔｎ_Ｎ）なる電圧がＶｃｃＡより大きい場合、第１端子１０の外側に接続された回路を構成している半導体素子に貫通電流が流れる可能性がある。

しかし、入力端子が第１端子１０へ接続されたインバータ１３と、ゲートがインバータ１３の出力に接続され、ＶｃｃＡ系で駆動され、第１端子１０に接続されたＰＭＯＳトランジスタ（Trｇ）とを設けると、このトランジスタの寄生ダイオードへ過渡電流を流すことができる。この結果、外部回路の貫通電流を抑制できる。なお、第１端子１０及び第２端子４０の外部において、抵抗などを介して電源電圧に接続する場合にはインバータ１３、トランジスタ（Trｇ）、トランジスタ（Trｆ）を省略することもできる。

本具体例によれば、期間３の出力許可状態においてトランジスタ１６をオフに転じトランジスタTrｆまたはTrｇにより充電することができるので、入出力端子における電圧を高精度でシステム要求を満たす電源電圧とできる。

一方、入出力端子のそれぞれにバスホールド回路を設け、ゲートを第２の電源電圧及びＧＮＤとするレベル変換バススイッチの比較例がある。この比較例においては、（第２の電源電圧−第１の電源電圧）＞トランジスタの閾値電圧の場合、両バスホールド回路がスイッチとなるトランジスタを介して接続されるので、第１の電源と第２の電源間に短絡を生じる。これに対して、本第１具体例においては期間３においてトランジスタ１６をオフとするので電源間の短絡を防止できる

以上説明したように、本第１具体例においては出力電圧の制御性が改善された信号レベル変換が可能となる。また、方向信号端子（ＤＩＲ）や閾値がゼロであるＭＯＳトランジスタなどが不要であるので、簡素な回路構成からなるレベル変換バススイッチが実現できる。

図３は、第１具体例の第１変形例を表す回路図である。なお、図２と同様の構成要素には同一番号を付して詳細な説明を省略する。
第１具体例において、ＶｃｃＢとＶｃｃＡとの電圧差が大きいと、第１端子１０の電圧がＬレベルからＶｃｃＡの信号レベルに変化した場合、ＶｃｃＢで駆動するインバータ３０の回路閾値が高すぎて反転しないことが有り得る。インバータ３０をＶｃｃＡ系とすると、低い電圧が第１端子１０から伝達されてきてもより確実にインバータ３０を反転させることができる。この結果、トランジスタ１６を確実にオフとできて、第２端子４０の電圧を高精度でＶｃｃＢまで上昇できる。

なお、この場合、ＶｃｃＢで駆動されるＮＭＯＳトランジスタ（Trａ）と接続するためにインバータ３０の出力端子とノードｎ_ａとの間にレベルシフタ回路（Ｌ／Ｓ）２４が挿入される。レベルシフタ回路２４は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが直列接続されたペアとＶｃｃＡ系のインバータとで構成される。直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとの一方の接続点は、それぞれ他方のＰＭＯＳトランジスタのゲートに互いに接続され、ＮＭＯＳトランジスタのゲートはインバータにより接続されている。このレベルシフタ回路２４により、ＶｃｃＡ系インバータ３０の出力は、ＶｃｃＢ系に変換される。このような構成により、インバータ３０を確実に反転させることができる。

図４は、第１具体例の第２変形例の回路図を表す。なお、図２及び図３と同様の構成要素には同一番号を付して詳細な説明を省略する。
本変形例においては、出力制御端子１８へはＶｃｃＡ系のＯＥ＊信号が入力される。出力制御端子１８と接続されたＶｃｃＡ系で動作するインバータと、ゲート制御回路２２の一方の入力に接続されたＶｃｃＢ系で動作するインバータとの間にレベルシフタ回路２４が挿入されている。

ＶｃｃＡ系のＯＥ＊信号では、トランジスタ（Trｂ）が完全にはオフできない場合があるため、レベルシフタ回路２４を本図のように挿入する。このようにして、より低いＶｃｃＡ系のＯＥ＊信号に対しても、確実にTrｂをオフできる。システムを制御する信号はＣＰＵから発生させるのが、一般には便利である。この場合、電源電圧の低いＶｃｃＡ系電源電圧からＯＥ＊信号を発生することが多くなるので本変形例はこのような場合に好ましい。

図５は、第１具体例の第３変形例の回路図を表す。同図についても、図２乃至図４と同様の構成要素には同一番号を付して詳細な説明を省略する。
本変型例は、図３に例示された第１変形例、図４に例示された第２変形例を含む構成である。すなわち、インバータ３０とトランジスタ（Trａ）との間、及び出力制御端子１８とゲート制御回路２２との間にレベルシフタ回路２４がそれぞれ挿入されている。この結果、ＶｃｃＡとＶｃｃＢとの電圧差が大きい場合であっても、ＯＥ＊信号がＶｃｃＡ系であっても、インバータ３０の反転、ＰＭＯＳトランジスタ（Trｂ）のスイッチングを確実に行うことができる。

図６は、本発明の第２具体例にかかるレベル変換バススイッチを説明する図であり、同図（ａ）は回路図、同図（ｂ）は動作電圧波形を表す。なお、図２と同様の構成要素には同一番号を付して詳細な説明を省略する。
本具体例においては、第２端子４０に接続されたインバータ３０の出力端子がＮＭＯＳトランジスタではなくＶｃｃＢ系ＮＡＮＤ回路５０の一方の入力端子へ接続されている。ＮＡＮＤ回路５０の他方の入力端子は出力制御端子１８と接続されたＶｃｃＢ系インバータ５２などと接続されている。また、期間１においてトランジスタ（Trｊ）は、ＯＥ＊信号がＨレベル（＝ＶｃｃＢ）の時オンとなり、ゲート電圧がＧＮＤとなるのでトランジスタ１６はオフとなる。

出力許可状態である期間２において、ＯＥ＊信号がＨレベル（＝ＶｃｃＢ）からＬレベル（＝ＧＮＤ）に変化した状態を表す。このとき、第２端子４０がＬレベル（＝ＧＮＤ）である場合、第２端子４０と接続されＶｃｃＢ系で駆動するインバータ３０の出力は反転されＨレベル（＝ＶｃｃＢ）となるので、ノードｎ_ａの電圧はＶｃｃＢとなる。ＮＡＮＤ回路５０の他方の入力はＨレベル（＝ＶｃｃＢ）なので、ＮＡＮＤ回路５０の出力はＬレベル（＝ＧＮＤ）となり、トランジスタ（Trｈ）がオンし、トランジスタ１６のゲート電圧はＶｃｃＢとなるのでトランジスタ１６はオンに転じる。

期間３は、第１端子１０がＨレベル（＝ＶｃｃＡ）に転じた状態を表す。期間２ではトランジスタ１６がオンであるので第１端子１０に入力された信号は第２端子４０へと伝達され始め、その電圧がＬレベル（＝ＧＮＤ）から（ＶｃｃＢ−Ｖｔｈ_Ｎ）に変化する。このため、第２端子４０の電圧が、インバータ３０の回路閾値まで上昇すると、インバータ３０が反転しその出力がＬレベル（＝ＧＮＤ）となる。すなわち、ノードｎ_ａはＬレベル（＝ＧＮＤ）に転じる。

この結果、ＮＡＮＤ回路５０の出力はＨレベル（＝ＶｃｃＢ）となり、トランジスタ（Trｈ）はオフとなる。一方、ＮＡＮＤ回路５４へはインバータ５３からのＨレベル（＝ＶｃｃＢ）及びインバータ５２からのＨレベル（＝ＶｃｃＢ）が共に入力されるので出力はＬレベル（＝ＧＮＤ）となり、トランジスタ（Trｉ）がオンし、トランジスタ１６のゲート電圧をＶｃｃＡに変化させる。

期間３において、第１端子１０の電圧はＶｃｃＡであるので、ソース−ゲート間電圧Ｖｇｓが０Ｖとなるためにトランジスタ１６はオフに転じる。この結果、第２端子４０の電圧は妨げられることなくトランジスタ（Trｋ）により充電されてＶｃｃＢまで上昇し飽和するので、出力電圧を高精度で制御できる。

本第２具体例においては、第１具体例におけるＮＭＯＳトランジスタ（Trａ）を用いていない。このためにこのトランジスタ（Trａ）における閾値電圧Ｖｔｈ_Ｎの電圧低下を生じることなくトランジスタ１６のゲートに信号を入力できる。この結果、第２端子４０への電圧の伝達効率を改善できる。図６（ｂ）の動作電圧波形において、ゲートへの第２電圧はＶｃｃＢへ改善され、第１端子１０がＶｃｃＡへ変化した際に第２端子４０には（ＶｃｃＢ−Ｖｔｈ_Ｎ）が現れ、期間３におけるゲート電圧はＶｃｃＡとなる。第２端子４０へはより高い（ＶｃｃＢ−Ｖｔｈ_Ｎ）が伝達されるために、インバータ３０の反転後、トランジスタ（Trｋ）により第２端子４０をＶｃｃＢまで充電する時間が短縮できる。なお、本第２具体例においても第１具体例の効果を同様に有する。

次に、具体的な数値例により説明する。ＶｃｃＡ＝３．３Ｖ、ＶｃｃＢ＝５Ｖ、Ｖｔｈ_Ｎ＝０．８Ｖとする。図６（ｂ）のゲート電圧は、期間２において５Ｖ、期間３において３．３Ｖとなる。また、第２端子４０の電圧は、期間３において、ＧＮＤである０Ｖから（ＶｃｃＢ−Ｖｔｈ_Ｎ）＝４．２Ｖまで上昇可能であるが、ＶｃｃＡが３．３Ｖであるので、第２端子４０は３．３Ｖまでチャージされる。インバータ３０が反転し、ゲート電圧が３．３Ｖとなるとトランジスタ１６がオフし、第２端子４０の電圧は５Ｖまで妨げられることなく上昇する。

図７は、第２具体例の第１変形例を表す模式図である。なお、図７以降においては、図６と同様の構成要素には同一番号を付して詳細な説明を省略する。
インバータ３０は、ＶｃｃＡ系で動作するものとし、その出力端子とＮＡＮＤ回路５０の入力端子の間にレベルシフタ回路２４が挿入される。これにより、低い電圧が第１端子１０から伝達されて来てもより確実にインバータ３０を反転させることができる。この結果、トランジスタ１６を確実にオフできて、第２端子４０の電圧を高精度でＶｃｃＢまで上昇させることができる。

図８は、第２具体例の第２変形例を表す模式図である。
出力制御端子１８はＶｃｃＡ系に接続され、ＶｃｃＡ系で動作するインバータ５２を介してレベルシフタ回路２４へと接続される。この結果、例えば、電源電圧が低いＣＰＵからの出力制御信号をレベル変換してゲート制御回路２２へ入力できる。

図９は、第２具体例の第３変形例を表す模式図である。
出力制御端子１８はＶｃｃＡ系に接続され、ＶｃｃＡ系で動作するインバータ５２を介してレベルシフタ回路２４へと接続される。また、インバータ３０はＶｃｃＡ系とし、その出力端子とＮＡＮＤ回路５０の入力端子との間にレベルシフタ回路２４が挿入される。この結果、電源電圧が低いＣＰＵからの出力制御信号をレベル変化してゲート制御回路２２に入力でき、かつ低い電圧が第１端子１０から伝達されて来てもより確実にインバータ３０を反転できるので、第２端子４０を高精度でＶｃｃＢまで上昇させることができる。

以上、図面を参照しつつ、本発明の実施の形態につき説明した。しかし、本発明は、これら具体例およびこれらに付随する変形例に限定されない。例えば、レベル変換バススイッチを構成するトランジスタ、インバータ、ＮＡＮＤ回路、ゲート制御回路、レベルシフタ回路などに関して、当業者が各種設計を行ったものであっても本発明の主旨を逸脱しない限り本発明の範囲に包含される。

本発明の具体例にかかるレベル変換バススイッチの作用を説明する図である。 本発明の第１具体例にかかるレベル変換バススイッチを説明する図であり、同図（ａ）はその回路図、同図（ｂ）は動作電圧波形である。 第１具体例の第１変形例を表す模式図である。 第１具体例の第２変形例を表す模式図である。 第１具体例の第３変形例を表す模式図である。 本発明の第２具体例にかかるレベル変換バススイッチを説明する図であり、同図（ａ）はその回路図、同図（ｂ）は動作電圧波形である。 第２具体例の第１変形例を表す模式図である。 第２具体例の第２変形例を表す模式図である。 第２具体例の第３変形例を表す模式図である。

符号の説明

１０・・・第１端子、１６・・・トランジスタ、１８・・・出力制御端子、２２・・・ゲート制御回路、２４・・・レベルシフタ回路、４０・・・第２端子

Claims (5)

1. 基準電圧より高い第１の電源電圧を入出力する第１端子と、
   前記第１の電源電圧より高い第２の電源電圧を入出力する第２端子と、
   出力許可及び出力禁止のいずれかの状態に制御する制御信号を入力する出力制御端子と、
   前記第１端子と前記第２端子との間に配置され、ゲートを有するスイッチング素子と、
   前記出力制御端子及び前記第２端子からの信号が入力され、前記ゲートへゲート電圧を供給し、前記スイッチング素子を導通または非導通とするゲート制御回路と、
   を備え、
   前記出力禁止の状態に対応する前記制御信号が前記出力制御端子に入力されると、前記ゲート制御回路は前記基準電圧を前記ゲートに供給し、
   前記出力許可の状態に対応する前記制御信号が前記出力制御端子に入力されかつ前記第２端子の電圧が前記基準電圧であると、前記ゲート制御回路は前記基準電圧より高い第２のゲート電圧を前記ゲートに供給し、前記スイッチング素子を導通させ、
   前記出力許可の状態に対応する前記制御信号が前記出力制御端子に入力されかつ前記第２端子の電圧が前記第２の電源電圧であるときに、前記ゲート制御回路は前記第２のゲート電圧と前記第１の電源電圧とのうちの低い方を第１のゲート電圧として前記ゲートに供給し、前記スイッチング素子を非導通とすることを特徴とするレベル変換バススイッチ。
2. 前記第１のゲート電圧は前記第１の電源電圧であり、前記第２のゲート電圧は前記第２の電源電圧であることを特徴とする請求項１記載のレベル変換バススイッチ。
3. 前記第２の電源電圧と前記第２端子との間に接続され、制御端子が前記ゲート制御回路に接続され、前記スイッチング素子と相補的なスイッチング動作をする第２のスイッチング素子をさらに備えたことを特徴とする請求項１または２に記載のレベル変換バススイッチ。
4. 入力端子が前記第１端子に接続されたインバータと、
   前記第１の電源電圧と前記第１端子との間に接続され、制御端子が前記インバータの出力端子に接続され、前記スイッチング素子と相補的なスイッチング動作をする第３のスイッチング素子と、
   をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載のレベル変換バススイッチ。
5. 入力端子が前記第１の電源電圧で駆動されたインバータの出力端子に接続されたレベルシフタ回路を、前記出力制御端子と前記ゲート制御回路との間及び前記ゲート制御回路内の少なくともいずれかに配置したことを特徴とする請求項１〜４のいずれか１つに記載のレベル変換バススイッチ。
   

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