JP4863844B2 - 電圧切替回路 - Google Patents

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Description

本発明は、メモリセルに対するデータの読み出し及び書き込みの際、複数の電圧を切り替えて使用するEEPROMに使用する電圧切替回路に関する。
EEPROM(Electrically Erasable Programmable Read-only Memory)は、図4に示すようにアドレス端子A1〜Anより入力されたアドレスのメモリ素子を選択し、書き込み時にデータ端子D0〜Dmより入力されるデータを選択されたメモリ素子に書き込み、読み出し時に選択されたメモリ素子に記憶されたデータをデータ端子D0〜Dmに出力するものである。
ここで、書き込み時に浮遊ゲートに対して電荷を注入または放出させるため、電源電圧より高い電圧を必要とするため、複数の電圧を切り替えてワード線に対して供給する回路構成を必要とする(例えば、特許文献1参照)。
特願平10−64209号公報
上述したように、複数の電圧を切り替える電圧切替回路が必要となるが、例えば図5に示す構成の切替回路が用いられている。
この図5に示す電圧切替回路は、3つ以上の複数、例えば3つの出力電圧の切り替えを、NMOSトランジスタN100,N101,N102を用いて行うものである。端子T101から、電圧Vddを昇圧した電圧Vhhが入力され、端子T103から電圧Vddを降圧した電圧Vllが入力される。
ここで、端子Toutから電源電圧の電圧Vddを出力する場合、端子T100から「H」レベルのEVdd信号を、NMOSトランジスタN100のゲートに入力させ、NMOSトランジスタN100をオン状態とする。
このとき、他のNMOSトランジスタN101,N102は、端子T102及び端子T104を「L」レベルとして、それぞれゲートに「L」レベルが印加されるようにし、オフ状態とする。
また、端子Toutから電源電圧の電圧Vhhを出力する場合、端子T102から「H」レベルのEVhh信号を、バッファB1を介してレベルシフタL101に入力させ、レベルシフタL101が「H」レベル(電圧Vhh)をNMOSトランジスタN101のゲートに出力する。これにより、NMOSトランジスタN101をオン状態とし、端子Toutに対して電圧Vhhを出力する。
このとき、他のNMOSトランジスタN100,N102は、端子T100及び端子T104を「L」レベルとして、それぞれゲートに「L」レベルが印加されるようにし、オフ状態とする。
また、端子Toutから電源電圧の電圧Vllを出力する場合、端子T104から「H」レベルのEVll信号を、NMOSトランジスタN102のゲートに入力させる。これにより、NMOSトランジスタN102をオン状態とし、端子Toutに対して電圧Vllを出力する。
このとき、他のNMOSトランジスタN100,N101は、端子T100及び端子T102を「L」レベルとして、それぞれゲートに「L」レベルが印加されるようにし、オフ状態とする。
しかしながら、上記電圧切替回路は、出力される電圧がNMOSスイッチの閾値電圧Vth分低下した電圧となり、たとえば半導体装置の電源であるVdd電圧を低下させずに出力させることができない。
また、図5に示すVhhが半導体装置にて生成する電圧である場合、Vhhを出力する際、Vhh−Vthが出力されることとなる。
OUT端子から所望の電圧を出力するためには、NMOSスイッチの閾値電圧Vth分高い電圧を生成し、ゲートに印加することが考えられるが、低消費電力の観点から好ましくない。
また、単純にPMOSスイッチを使用した場合、PMOSスイッチ及び電圧を変換するレベルシフタに使用されるPMOSトランジスタのウェル電位を、出力する電圧において最大のものとしておく必要があるため、常時Vhhを生成し続ける必要があり、低消費電力の観点から好ましくない。
本発明は、このような事情に鑑みてなされたもので、複数の電圧をトランジスタの閾値電圧により低下させずに、低消費電力にて出力する電圧切替回路を提供することを目的とする。
本発明の電圧切替回路は、入力される複数の電圧を選択信号により選択し、選択された電圧を出力端子から出力する回路であり、半導体装置の論理回路を動作させる電源電圧を前記出力端子に出力する第1のPMOSトランジスタと、前記電源電圧に比較して高い第1の電圧を前記出力端子に出力する第2のPMOSトランジスタと、前記電源電圧に比較して低い第2の電圧を前記出力端子に出力する第3のPMOSトランジスタと、前記出力端子に電源電圧及び第2の電圧を出力する場合、前記第1及び第3のトランジスタのウェル電圧を電源電圧とし、前記出力端子に第1の電圧を出力する場合、前記第1及び第3のトランジスタのウェル電圧を第1の電圧とするウェル電位制御部(例えば、実施形態におけるインバータI1及びI2とトランジスタP1及びP2とから構成される)とを有することを特徴とする。
本発明の電圧切替回路は、前記第1のPMOSトランジスタのソースが電源電圧に接続され、前記第2のPMOSトランジスタのソースが第1の電圧に接続され、前記第3のPMOSトランジスタが第2の電圧に接続され、第1,第2及び第3のPMOSトランジスタのドレインが前記出力端子に接続され、第1,第2及び第3のPMOSトランジスタのゲートにそれぞれを選択する制御信号が入力されていることを特徴とする。
本発明の電圧切替回路は、前記ウェル電位制御回路が、前記電源電圧にソースが接続され、ゲートに前記第1の電圧を出力する第1の制御信号が入力された第4のPMOSトランジスタと、ソースに対し該第4のPMOSトランジスタのドレインが接続され、ゲートに前記第1の制御信号の反転された信号が入力され、ドレインが出力端子に接続された第5のPMOSトランジスタとをさらに有し、前記第4のPMOSトランジスタのドレインが第1及び第3のPMOSトランジスタのウェルに接続されていることを特徴とする。
本発明の電圧切替回路は、前記第1,第2及び第3のPMOSトランジスタのゲートに、電源電圧からウェル電圧に出力電圧を変化させるレベルシフタの出力がそれぞれ接続され、選択信号の電圧レベルをレベルシフタによりにオン/オフ制御することを特徴とする。
本発明の電圧切替回路は、ドレインが前記出力端子に接続され、ソースが前記第4のPMOSトランジスタのドレインに接続され、ゲートに前記第1の制御信号が入力されているNMOSトランジスタを有することを特徴とする。
以上説明したように、発明によれば、半導体装置における論理回路を動作させる電源電圧より、高い電圧を含む複数の入力電圧から、選択信号により任意の電圧を出力する際、出力を切り替えるスイッチとしてPMOSトランジスタを利用し、かつ、出力する電圧に対応して、出力を切り替えるPMOSトランジスタのウェル電圧を制御することにより、従来のように出力される電圧が低下することがないため、所望の電圧よりも高い電圧を生成する必要がなく回路全体にて、低消費電力とすることができる。
本発明の電圧切替回路は、EEPROMなどにおいて、書き込みや読み出しにおいて複数の電源を必要とする半導体装置に用いられ、外部から供給される電源電圧から、昇圧や降圧などにより生成された複数の電圧を選択信号により選択し、選択された電圧(電源電圧,昇圧または降圧された電圧)を出力端子から出力する機能を有しており、半導体装置の論理回路を動作させる電源電圧を出力端子に出力する第1のPMOSトランジスタと、電源電圧に比較して高い第1の電圧を前記出力端子に出力する第2のPMOSトランジスタと、電源電圧に比較して低い第2の電圧を前記出力端子に出力する第3のPMOSトランジスタと、出力端子に電源電圧及び第2の電圧を出力する場合、第1及び第3のトランジスタのウェル電圧を電源電圧とし、前記出力端子に第1の電圧を出力する場合、第1及び第3のトランジスタのウェル電圧を第1の電圧とするウェル電位制御部とを有している。
以下、本発明の一実施形態による電圧切替回路1を図面を参照して説明する。図1は同実施形態による電圧切替回路の構成例を示すブロック図である。
この図において、O1は2入力のオア回路であり、L1〜L6は入力電圧を所定の電圧の出力電圧に変換して出力するレベルシフタであり、I1〜I7は入力信号を反転して出力するインバータであり、P1〜P7は各々独立したn−ウェル(以下ウェル)内に形成されたpチャネル型のMOS(金属−酸化物−半導体)FET(電界効果トランジスタ)トランジスタであり、N1はnチャネル型のMOSFETである。以下、MOSFETを単にトランジスタとして記載する。また、図1において、トランジスタP1〜P7及びN1の端子に記載してある「S」及び「D」は、各々ソース端子及びドレイン端子を示している。
例えば、電圧切替回路1は、昇圧された電圧Vhh1及び電圧Vhh2と、降圧された電圧Vll1及び電圧Vll2とが入力されており、以下に述べる制御信号により、電圧Vhh1,電圧Vhh2,電圧Vll1,電圧Vll2及び電源電圧Vddのいずれかを端子Toutから出力するものとして説明する。ここで、EEPROM内部の論理回路を駆動するために外部から供給されるVddを、例えば、図5に示す昇圧回路により昇圧したものを電圧Vhh1及び電圧Vhh2とし、降圧したものを電圧Vll1及び電圧Vll2とし、Vhh2>Vhh1>Vdd>Vll1>Vll2の関係にあるとする。
端子T1及び端子T4から入力されるEVhh1信号は、電圧切替回路1に対して端子Toutから電圧Vhh1を出力させるための制御信号である。
端子T2及び端子T5から入力されるEVhh2信号は、電圧切替回路1に対して端子Toutから電圧Vhh2を出力させるための制御信号である。
端子T3から入力されるEVdd信号は、電圧切替回路1に対して端子Toutから電圧Vddを出力させるための制御信号である。
本実施形態においては、各入力が「H」レベルの信号として入力される正論理にて説明する。また、「H」レベルにて特に示さない場合、電圧Vddであり、「L」レベルは接地電位である。
端子T7から入力されるEVll1信号は、電圧切替回路1に対して端子Toutから電圧Vll1を出力させるための制御信号である。
端子T9から入力されるEVll2信号は、電圧切替回路1に対して端子Toutから電圧Vll2を出力させるための制御信号である。
端子T6から電圧Vhh1が入力され、端子T8から電圧Vhh2が入力され、端子T10から電圧Vll1が入力され、端子T11から電圧Vll2が入力される。
オア回路O1は、2入力端子の一方に端子T1が接続され、他方に端子T2が入力され、出力端子がレベルシフタL1に接続されている。
レベルシフタL1は、バッファ構成であり、電圧Vdd(VDD1端子)と接続点Qの電圧(VDD2端子)とが電源として供給され、オア回路O1から入力される信号の「H」レベルの電圧を、電圧Vddから接続点Qの電圧に変換して、出力端子から出力する。
インバータI1は、接続点Qの電圧が電源として供給され、入力端子がレベルシフタL1の出力端子に接続され、レベルシフタL1から入力される信号を反転して出力する。
インバータI2は、接続点Qの電圧が電源として供給され、入力端子がインバータI1の出力端子に接続され、インバータI1から入力される信号を反転して出力する。
トランジスタP1は、ウェルが接続点Qに接続され、ソースに電圧Vddが供給され(ソースが電圧Vddの配線に接続され)、ゲートがインバータ2の出力端子に接続されている。
トランジスタP2は、ウェルが接続点Qに接続され、ソースがトランジスタP1のドレインに接続され、ゲートがインバータI1の出力端子に接続され、ドレインが端子Toutに接続されている。
インバータI5は、電源としてVddが供給され、入力端子が端子T3と接続され、出力端子がレベルシフタL2に接続されている。
レベルシフタL2は、バッファ構成であり、電圧Vdd(VDD1端子)と接続点Qの電圧(VDD2端子)とが電源として供給され、インバータI5から入力される信号の「H」レベルの電圧を、電圧Vddから接続点Qの電圧に変換して、出力端子から出力する。
トランジスタP3は、ウェルが接続点Qに接続され、ソースに電圧Vddが供給され、ゲートがレベルシフタL2の出力端子に接続され、ドレインが端子Toutに接続されている。
インバータI3は、電源としてVddが供給され、入力端子が端子T4と接続され、出力端子がレベルシフタL3に接続されている。
レベルシフタL3は、バッファ構成であり、電圧Vdd(VDD1端子)と端子T6から入力される電圧Vhh1(VDD2端子)とが電源として供給され、インバータI3から入力される信号の「H」レベルの電圧を、電圧Vddから電圧Vhh1に変換して、出力端子から出力する。
トランジスタP4は、ウェル及びソースが端子T6に接続され、ゲートがレベルシフタL3の出力端子に接続され、ドレインが端子Toutに接続されている。
インバータI4は、電源としてVddが供給され、入力端子が端子T5に接続され、出力端子がレベルシフタL4に接続されている。
レベルシフタL4は、バッファ構成であり、電圧Vdd(VDD1端子)と端子T6から入力される電圧Vhh2(VDD2端子)とが電源として供給され、インバータI3から入力される信号の「H」レベルの電圧を、電圧Vddから電圧Vhh2に変換して、出力端子から出力する。
トランジスタP5は、ウェル及びソースが端子T8に接続され、ゲートがレベルシフタL4の出力端子に接続され、ドレインが端子Toutに接続されている。
インバータI6は、電源としてVddが供給され、入力端子が端子T7に接続され、出力端子がレベルシフタL5に接続されている。
レベルシフタL5は、バッファ構成であり、電圧Vdd(VDD1端子)と接続点Qの電圧(VDD2端子)とが電源として供給され、インバータI6から入力される信号の「H」レベルの電圧を、電圧Vddから接続点Qの電圧に変換して、出力端子から出力する。
トランジスタP7は、ウェルが接続点Qに接続され、ソースが端子T10に接続され、ゲートがレベルシフタL5の出力端子に接続され、ドレインが端子Toutに接続されている。
インバータI7は、電源としてVddが供給され、入力端子が端子T9に接続され、出力端子がレベルシフタL6に接続されている。
レベルシフタL6は、バッファ構成であり、電圧Vdd(VDD1端子)と接続点Qの電圧(VDD2端子)とが電源として供給され、インバータI7から入力される信号の「H」レベルの電圧を、電圧Vddから接続点Qの電圧に変換して、出力端子から出力する。
トランジスタP6は、ウェルが接続点Qに接続され、ソースが端子T11に接続され、ゲートがレベルシフタL6の出力端子に接続され、ドレインが端子Toutに接続されている。
トランジスタN1は、ウェルが接地電位とされ、ゲートがインバータI2の出力端子に接続され、ソースが接続点Qに接続され、ドレインが端子Toutに接続されている。
次に、図1及び図2を用いて、本実施形態の電源切替回路の動作を説明する。図2は各端子に入力される制御信号と、そのときの接続点Qの電圧及び出力電圧との関係を示すテーブルである。
<端子Toutから電圧Vddを出力するため、EVdd信号を「H」レベルとした場合>
EVhh1信号及びEVhh2信号がともに「L」レベルであるため、オア回路O1は「L」レベルの信号を出力する。
そして、レベルシフタL1は「L」レベルの信号が入力されるため、「L」レベルの信号を出力し、インバータI1は「H」レベルの信号を出力し、インバータI2は「L」レベルの信号を出力する。
これにより、トランジスタP1はゲートに「L」レベルが印加されるため、オン状態となる。一方、トランジスタP2はゲートに「H」レベルが印加されるため、オフ状態となる。
また、インバータI5は、EVdd信号が「H」レベルにて供給されるため、「L」レベルの信号を出力する。
これにより、トランジスタP3はオン状態となり、端子Toutに電圧Vddを出力する。
そして、トランジスタP1は、オン状態のため、接続点Qの電位を電圧Vddとする。
この結果、トランジスタP1,P2,P3,P7及びP6のウェルの電位は電圧Vddとなり、レベルシフタL1,L2,L5及びL6のVDD2端子も電圧Vddが供給されることとなる。
また、インバータI3はEVhh1信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL3は「H」レベル(電圧Vhh1)を出力する。
これにより、トランジスタP4は、ウェルの電位がVhh1であり、ゲートに「H」レベル(電圧Vhh1)が印加されるため、オフ状態となり、ドレインから電圧Vhh1が出力されることはない。
同様に、インバータI4はEVhh2信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL4は「H」レベル(電圧Vhh2)を出力する。
これにより、トランジスタP5は、ウェルの電位がVhh2であり、ゲートに「H」レベル(電圧Vhh2)が印加されるため、オフ状態となり、ドレインから電圧Vhh2が出力されることはない。
また、インバータI6はEVll1信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL5は「H」レベル(電圧Vdd)を出力する。
これにより、トランジスタP7は、ウェルの電位がVddであり、ゲートに「H」レベル(電圧Vdd)が印加されるため、オフ状態となり、ドレインから電圧Vll1が出力されることはない。
同様に、インバータI7はEVll2信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL6は「H」レベル(電圧Vdd)を出力する。
これにより、トランジスタP6は、ウェルの電位がVddであり、ゲートに「H」レベル(電圧Vdd)が印加されるため、オフ状態となり、ドレインから電圧Vll2が出力されることはない。
<端子Toutから電圧Vhh1を出力するため、Ehh1信号を「H」レベルとした場合>
EVhh1信号が「H」レベル、EVhh2信号が「L」レベルであるため、オア回路O1は「H」レベルの信号を出力する。
そして、レベルシフタL1は「H」レベルの信号が入力されるため、「H」レベル(接続点Qの電圧)の信号を出力し、インバータI1は「L」レベルの信号を出力し、インバータI2は「H」レベル(接続点Qの電圧)の信号を出力する。
これにより、トランジスタP1はゲートに「H」レベルが印加されるため、オフ状態となる。一方、トランジスタP2はゲートに「L」レベルが印加されるため、オン状態となる。
一方、インバータI3はEVhh1信号が「H」レベルのため、「L」レベルの信号を出力し、レベルシフタL3は「L」レベルを出力する。
これにより、トランジスタP4は、ウェルの電位がVhh1であり、ゲートに「L」レベルが印加されるため、オン状態となり、ドレインから端子Toutに対して電圧Vhh1を出力する。
この結果、トランジスタP1,P2,P3,P7及びP6のウェルの電位は電圧Vhh1となり、レベルシフタL1,L2,L5及びL6のVDD2端子も電圧Vhh1が供給されることとなる。
またインバータI4はEVhh2信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL4は「H」レベル(電圧Vhh2)を出力する。
これにより、トランジスタP5は、ウェルの電位がVhh2であり、ゲートに「H」レベル(電圧Vhh2)が印加されるため、オフ状態となり、ドレインから電圧Vhh2が出力されることはない。
また、インバータI5は、EVdd信号が「L」レベルにて供給されるため、「H」レベルの信号を出力する。
そして、レベルシフタL2は、「H」レベルが入力されるため、「H」レベル(電圧Vhh1)を出力する。
これにより、トランジスタP3はオフ状態となり、端子Toutに電圧Vddを出力しない。
また、インバータI6はEVll1信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL5は「H」レベル(電圧Vhh1)を出力する。
これにより、トランジスタP7は、ウェルの電位がVhh1であり、ゲートに「H」レベル(電圧Vhh1)が印加されるため、オフ状態となり、ドレインから電圧Vll1が出力されることはない。
同様に、インバータI7はEVll2信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL6は「H」レベル(電圧Vhh1)を出力する。
これにより、トランジスタP6は、ウェルの電位がVhh1であり、ゲートに「H」レベル(電圧Vhh1)が印加されるため、オフ状態となり、ドレインから電圧Vll2が出力されることはない。
また、「端子Toutから電圧Vhh2を出力するため、Ehh2信号を「H」レベルとした場合」の動作は、上述した「端子Toutから電圧Vhh1を出力するため、Ehh1信号を「H」レベルとした場合」の動作と同様のため、説明を省略する。
<端子Toutから電圧Vll1を出力するため、Ell1信号を「H」レベルとした場合>
EVhh1信号及びEVhh2信号がともに「L」レベルであるため、オア回路O1は「L」レベルの信号を出力する。
そして、レベルシフタL1は「L」レベルの信号が入力されるため、「L」レベルの信号を出力し、インバータI1は「H」レベルの信号を出力し、インバータI2は「L」レベルの信号を出力する。
これにより、トランジスタP1はゲートに「L」レベルが印加されるため、オン状態となる。一方、トランジスタP2はゲートに「H」レベルが印加されるため、オフ状態となる。
また、インバータI5は、EVdd信号が「L」レベルにて供給されるため、「H」レベルの信号を出力する。
これにより、トランジスタP3はオフ状態となり、ドレインから端子Toutに電圧Vddを出力しない。
そして、トランジスタP1は、オン状態のため、接続点Qの電位を電圧Vddとする。
この結果、トランジスタP1,P2,P3,P7及びP6のウェルの電位は電圧Vddとなり、レベルシフタL1,L2,L5及びL6のVDD2端子も電圧Vddが供給されることとなる。
また、インバータI3はEVhh1信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL3は「H」レベル(電圧Vhh1)を出力する。
これにより、トランジスタP4は、ウェルの電位がVhh1であり、ゲートに「H」レベル(電圧Vhh1)が印加されるため、オフ状態となり、ドレインから電圧Vhh1が出力されることはない。
同様に、インバータI4はEVhh2信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL4は「H」レベル(電圧Vhh2)を出力する。
これにより、トランジスタP5は、ウェルの電位がVhh2であり、ゲートに「H」レベル(電圧Vhh2)が印加されるため、オフ状態となり、ドレインから電圧Vhh2が出力されることはない。
また、インバータI6はEVll1信号が「H」レベルのため、「L」レベルの信号を出力し、レベルシフタL5は「L」レベルを出力する。
これにより、トランジスタP7は、ウェルの電位がVddであり、ゲートに「L」レベルが印加されるため、オン状態となり、ドレインから端子Toutに対して電圧Vll1を出力する。
また、インバータI7はEVll2信号が「L」レベルのため、「H」レベルの信号を出力し、レベルシフタL6は「H」レベル(電圧Vdd)を出力する。
これにより、トランジスタP6は、ウェルの電位がVddであり、ゲートに「H」レベル(電圧Vdd)が印加されるため、オフ状態となり、ドレインから電圧Vll2が出力されることはない。
また、「端子Toutから電圧Vll2を出力するため、Ell2信号を「H」レベルとした場合」の動作は、上述した「端子Toutから電圧Vll1を出力するため、Ell1信号を「H」レベルとした場合」の動作と同様のため、説明を省略する。
上述したように、本願発明は、電源電圧の電圧Vddと、この電圧Vddを昇圧して生成した電圧Vhh1及び電圧Vhh2と、電圧Vddを降圧して生成した電圧Vll1及び電圧Vll2との複数の電圧を切り替えて、出力端子である端子Toutから出力する。
このとき、電圧Vddより高い電圧Vhh1及び電圧Vhh2を端子Toutから出力する際、電圧Vdd及び電圧Vddより低い電圧(Vll1,Vll2)を出力するトランジスタP3,P7,P6のウェルを端子Toutから出力される電圧にし、かつレベルシフタにより、ゲートに印加する「H」レベルの電圧を、端子Toutから出力される電圧とするため、トランジスタP3,P7,P6にてリークすることはない。
また、電圧Vddより高い電圧Vhh1及び電圧Vhh2が出力される際、トランジスタP1及びP2の閾値電圧Vthが高かったり、ターンオン時間がかかる場合、寄生ダイオード(寄生バイポーラ)がオンしてしまうため、各トランジスタのウェルの電位を、電圧Vhh1及び電圧Vhh2と、高速に上昇させることが必要である。
このため、トランジスタN1は、電圧Vddより高い電圧Vhh1及び電圧Vhh2が出力される際にオン状態となり、強制的にウェルの電位を、端子Toutから出力される電圧(電圧Vddより高い電圧Vhh1及び電圧Vhh2)へ高速に上昇させる。
このトランジスタN1は、インバータI2の出力する電位が「H」レベルとなる際に高速にオン状態とする必要があり、バックゲート効果を加味して、閾値電圧を他の論理回路で使用するトランジスタより低く設定、たとえば0.1V程度の閾値電圧とする。
次に、図3を用い、上述した本実施形態の応用例について説明する。図3は図4におけるワード線選択回路にて選択されたワード線の1本のみを取り出した概念図である。
端子T12がメモリセルにおけるトランジスタのゲートに接続されるワード線に直接接続されている。
トランジスタP10,P11及びN2は、端子T10から入力される、昇圧回路から供給される書込電圧をワード線に供給する書込電圧入力回路を構成している。ここで、トランジスタP10及びトランジスタP11はpチャネル型MOSFETであり、トランジスタN2及びトランジスタN3はnチャネル型MOSFETである。特に、トランジスタN3はトランジスタN1と同様に、閾値電圧が他の論理回路に用いられているトランジスタの閾値より低く設定されている。
ここで、後に説明するトランジスタN3は常時オン状態となっている。そのオン状態とする電圧が、メモリセルに対するデータの書き込み時、メモリセルからデータを読み出す読み出し時、あるいはアクセスされていない待機時の場合に、それぞれ電圧切替回路1により切り替えられている。ここで、この図3にて用いる電圧切替回路1は、図1における電圧Vhh2及び電圧Vll2の構成がない3電源を切り替える構成としたものである。したがって、図1におけるオア回路O1がなく端子T1が直接にレベルシフタL1の入力端子に接続されている。
それぞれの電圧の使用目的について以下に説明する。
メモリセルに対するデータの書き込み時、EVll1信号が「H」レベル、EVdd信号及びEVhh1信号が「L」レベルにて、端子Toutから出力される電圧Vll1がトランジスタN3のゲートに印加されている。
このとき、ワード線を選択する場合、端子T11から図3に示す回路に対応するワード線を選択する選択信号が「L」レベルにて入力されており、インバータI8が「H」レベルを出力する。
これにより、トランジスタP11及びトランジスタN2からなるインバータが「L」レベルを出力し、トランジスタP10がオン状態となり端子10から入力される昇圧電圧を、端子T12からワード線へ供給する。
一方、選択されていない場合、端子T11から図3に示す回路に対応するワード線を選択する選択信号が「H」レベルにて入力されており、インバータI8が「L」レベルを出力する。
これにより、トランジスタP11及びトランジスタN2からなるインバータが「H」レベルを出力し、トランジスタP10がオフ状態となり端子10から入力される昇圧電圧を、端子T12に対して出力しない。そして、インバータI8により、ワード線は「L」レベルに引き下げられる。
ここで、電圧Vll1は電圧Vddより低い電圧、例えば電圧Vddに対して0.5V程度低い電圧に設定されている。
これにより、インバータI8から出力される「H」レベルの電圧Vddより低いため、トランジスタN3のVgs(ゲート−ソース間電圧)が「−(マイナス)」となり、ワード線が選択された場合、端子T12に出力される昇圧電圧により、インバータI8の方向へ発生するリーク電流の流出を防止することができる。
また、メモリセルに対するデータの読み出し時、EVhh1信号が「H」レベル、EVdd信号及びEVll1信号が「L」レベルにて、端子Toutから出力される電圧Vhh1がトランジスタN3のゲートに印加されている。
また、待機時の時、EVdd信号が「H」レベル、EVhh1信号及びEVll1信号が「L」レベルにて、端子Toutから出力される電圧VddがトランジスタN3のゲートに印加されている。
ここで、電圧Vhh1は電圧Vddより高い電圧、例えば電圧Vddより0.5V程度高い電圧に設定されている。
これにより、トランジスタN3のオン状態におけるインピーダンスを低下させることができ、ワード線の立ち上がりを高速化することができ、メモリセルからのデータの読み出し速度を向上させることが可能となる。
また、アクセスされていない待機時、EVdd信号が「H」レベル、EVhh1信号及びEVll1信号が「L」レベルにて、端子Toutから出力される電圧VddがトランジスタN3のゲートに印加されている。
上述したように、本実施形態による電圧切替回路は、EEPROMのワード線における、ワード線を書き込み電圧とした場合のリークを防止するトランジスタN3のゲート電圧を、そのときどきの必要に応じて変更する場合に用いることができる。
これにより、データの読み出し時に、読み出しを行うメモリセルに接続されたワード線を高速に立ち上げることができ、読み出し時間を短縮することができ、かつ、データの書き込み時に、昇圧電圧から電圧Vddへのリーク電流を減少させることが可能となる。
本発明の一実施形態による電圧切替回路の構成例を示すブロック図である。 図1の電圧切替回路の端子Toutから出力する電圧と、その際の制御信号及びウェルの電位との関係を示すテーブルである。 図1の電圧切替回路の応用例を示す概念図である。 EEPROMの構成の概要を示す概念図である。 従来の電圧切替回路の構成を示すブロック図である。
符号の説明
1…電圧切替回路
I1,I2,I3,I4,I5,I6,I7,I8…インバータ
L1,L2,L3,L4,L5,L6…レベルシフタ
N1,N2,N3…トランジスタ(nチャネル型MOSFET)
O1…オア回路
P1、P2,P3,P4,P5,P7…トランジスタ(pチャネル型MOSFET)
P10,P11…トランジスタ(pチャネル型MOSFET)

Claims (4)

  1. 入力される複数の電圧を選択信号により選択し、選択された電圧を出力端子から出力する電圧切替回路であり、
    半導体装置の論理回路を動作させる電源電圧を前記出力端子に出力する第1のPMOSトランジスタと、
    前記電源電圧に比較して高い第1の電圧を前記出力端子に出力する第2のPMOSトランジスタと、
    前記電源電圧に比較して低い第2の電圧を前記出力端子に出力する第3のPMOSトランジスタと、
    前記出力端子に電源電圧及び第2の電圧を出力する場合、前記第1及び第3のトランジスタのウェル電圧を電源電圧とし、前記出力端子に第1の電圧を出力する場合、前記第1及び第3のトランジスタのウェル電圧を第1の電圧とするウェル電位制御部と
    前記第1,第2及び第3のPMOSトランジスタのゲートに、電源電圧からウェル電圧に出力電圧を変化させるレベルシフタの出力がそれぞれ接続され、選択信号の電圧レベルをレベルシフタでウェル電圧に変化させることにより前記第1,第2及び第3のPMOSトランジスタのゲートを確実にオン/オフ制御する
    を有することを特徴とする電圧切替回路。
  2. 前記第1のPMOSトランジスタのソース電源電圧が入力され、前記第2のPMOSトランジスタのソース第1の電圧が入力され、前記第3のPMOSトランジスタのソースに第2の電圧が入力され、
    第1,第2及び第3のPMOSトランジスタのドレインが前記出力端子に接続され、
    第1,第2及び第3のPMOSトランジスタのゲートにそれぞれを選択する制御信号が入力されていることを特徴とする請求項1に記載の電圧切替回路。
  3. 前記ウェル電位制御が、
    前記電源電圧ソースに入力され、ゲートに前記第1の電圧を出力する第1の制御信号が入力された第4のPMOSトランジスタと、
    ソースに前記第4のPMOSトランジスタのドレインが接続され、ゲートに前記第1の制御信号の反転された信号が入力され、ドレインが出力端子に接続された第5のPMOSトランジスタと
    をさらに有し、
    前記第4のPMOSトランジスタのドレインが第1及び第3のPMOSトランジスタのウェルに接続されていることを特徴とする請求項1または2に記載の電圧切替回路。
  4. ドレインが前記出力端子に接続され、ソースが前記第4のPMOSトランジスタのドレインに接続され、ゲートに前記第1の制御信号が入力されているNMOSトランジスタを有することを特徴とする請求項3に記載の電圧切替回路。
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