KR19990061063A - 데이타 출력버퍼 - Google Patents

Abstract

본 발명은 반도체 집적소자에 의해 처리된 데이타를 완충하여 상기 데이타가 외부의 주변회로를 구동하기에 충분한 전압레벨을 갖도록 하는 데이타 출력버퍼에 관한 것으로, 데이타 신호 및 제어신호에 응답하여 풀-업 수단 및 풀-다운 수단을 구동하는 제1 제어 수단과, 상기 풀-업 수단 및 풀-다운 수단의 연결노드와 출력단 사이에 연결되어 데이타 신호를 상기 출력단으로 전달하는 전달 수단과, 상기 제1 제어 수단의 출력신호에 응답하여 상기 전달 수단에 의한 데이타 출력신호의 전달손실을 보상하는 제2 제어 수단을 구비하므로써, 부트스트랩핑에 의해 충전시간을 단축시킬 수 있고, 문턱전압의 손실을 보상할 수 있으며, 또한 래치-업의 방지 및 고속동작이 가능한 데이타 출력버퍼에 관한 것이다.

Description

데이타 출력버퍼

본 발명은 반도체 메모리 장치의 데이타 출력버퍼에 관한 것으로, 특히 래치-업을 방지하고 고속동작이 가능한 데이타 출력버퍼에 관한 것이다.

일반적으로, 반도체 메모리장치에 사용되는 데이타 출력버퍼는 반도체 집적회로에 의해 처리된 데이타를 완충하여 상기 데이타가 외부의 주변회로를 구동하기에 충분한 전압레벨을 갖도록 한다.

이를 위하여, 상기 데이타 출력버퍼는 데이타의 제1 논리가 전원전압(Vcc)을 갖도록 증폭하는 풀-업(Pull-up) 드라이버단과, 그리고 데이타의 제2 논리가 접지전압(Vss)을 갖도록 증폭하는 풀-다운(Pull-down) 드라이버단을 구비한다. 그리고, 상기 풀-업 드라이버단은 NMOS 또는 PMOS 트랜지스터로 구성하고, 풀-다운 드라이버단은 NMOS 트랜지스터로 구성된다.

상기 NMOS형 풀-업 드라이버단은 출력라인상의 전압을 입력라인상의 전압보다 작게 제한하기 때문에 입력라인상의 데이타의 제1 논리를 전원전압(Vcc)보다 큰전압으로 승압시키는 회로를 요구한다. 상기 승압회로는 데이타 출력버퍼의 동작속도를 저하시키거나, 또는 대기모드시의 전류소모를 가중시킨다.

한편, 상기 PMOS 풀-업 드라이버단은 승압회로를 필요로 하지 않기 때문에 데이타 출력버퍼의 동작속도를 향상시키고, 그리고 대기모드시에 전류소모를 방지할 수 있지만, 출력라인상의 전압이 전원전압(Vcc)보다 큰 경우, 상기 출력라인상의 전압을 상기 전원전압원쪽으로 래치-업(Latch-up)하는 문제점을 야기시킨다.

도 1a 는 종래의 CMOS형 데이타 출력버퍼를 나타낸 회로도로, 출력 인에이블신호의 보수신호(/oe)와 입력 데이타신호의 보수신호(/data)를 입력으로 하는 노아게이트(NOR1)와, 상기 출력 인에이블신호(oe)와 입력 데이타신호의 보수신호(/data)를 입력으로 하는 낸드게이트(NAND1)와, 상기 노아게이트(NOR1)와 낸드게이트(NAND1)의 출력을 버퍼링하여 풀-업/풀-다운 드라이버로 전달하는 제1 및 제2 인버터(I1, I2)와, 상기 제1 및 제2 인버터(I1, I2)의 출력신호가 각각의 게이트단으로 인가되는 풀-업 및 풀-다운 트랜지스터(MP1, MN1)로 구성된다.

그런데, 출력회로에는 과도전류가 크게 흐를 수 있으며, 디램(DRAM) 출력전압의 최대치에 대한 규정이 Vcc + 1V로 제한되어 있기 때문에, 상기 풀-업 드라이버를 이루는 P채널 모스 트랜지스터(MP1)의 드레인(P⁺)과 기판(N-웰)의 다이오드가 턴-온될 수 있어서, 풀-업 드라이버로 P채널 모스 트랜지스터를 사용하면 래치-업(latch-up)이 일어나기 쉽기 때문에 풀-업/풀-다운 드라이버용 모두 N채널 모스 트랜지스터를 사용하는 것이 일반적이다.

그런데, 이 경우 충전시에 문턱전압 강하(threshold voltage drop)에 의해 적절한 고전압 출력(V_OH)의 확보가 어렵게 되는 문제가 발생한다.

그래서, 승압된 전압으로 풀-업 드라이버용 N채널 모스 트랜지스터의 게이트를 구동하는 방식을 사용하였다. 이를 도 1b 에 도시하였다.

도 1b 는 상기 도 1a 에 도시된 CMOS형 데이타 출력버퍼의 풀-업 트랜지스터(MP1)를 N채널 모스 트랜지스터(MN1)로 대체한 후, 승압부(31)를 구비하여 부트스트랩핑된 전압이 상기 풀-업 트랜지스터(MN1)의 게이트에 인가되도록 구성된다.

그런데, 상기 도 1b 에 도시된 부트스트랩핑(bootstrapping)을 이용한 데이타 출력버퍼는 상기 승압부(31)에 딜레이부(50)를 구비하기 때문에 상기 딜레이부(50)의 딜레이로 인한 시간 손실 및 노이즈에 의해 부트스트랩핑(bootstrapping)이 제대로 일어나지 않을 수 있는 문제가 있다.

상기 문제의 해결을 위해, 전원전압(Vcc) 이상의 고전압(Vpp)을 승압전원으로 이용한 데이타 출력버퍼를 도 1c 에 나타내었다.

그런데, 상기 도 1c에 도시된 데이타 출력버퍼는 풀-업 트랜지스터(MN1)의 게이트전압을 전원전압(Vcc)이상으로 부트스트랩핑(bootstrapping)시켜 충전시간의 단축 및 문턱전압의 손실을 보상할 수는 있지만, 도면을 통해 알 수 있듯이 고전압 발생기(Vpp generator)가 별도로 필요하며 회로가 복잡해져서 레이-아웃 면적이 증가하는 문제가 발생한다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 래치-업을 방지하고 고속동작이 가능한 데이타 출력버퍼를 제공하는데 있다.

도 1a 는 종래의 CMOS형 데이타 출력버퍼를 나타낸 회로도

도 1b 는 종래의 부트스트랩핑을 이용한 데이타 출력버퍼를 나타낸 회로도

도 1c 는 종래의 고전압을 승압전원으로 이용한 데이타 출력버퍼를 나타낸 회로도

도 2 는 본 발명에 의한 데이타 출력버퍼를 나타낸 회로도

도 3 은 도 2 의 입/출력 신호 파형도

도면의 주요부분에 대한 부호의 설명

10 : 제1 제어부 20 : 전달부

30, 31, 32: 승압부 40 : 프리차지부

50 : 딜레이부 60 : 제2 제어부

상기 목적을 달성하기 위하여, 본 발명에 의한 데이타 출력버퍼는 데이타 신호 및 제어신호에 응답하여 풀-업 수단 및 풀-다운 수단을 구동하는 제1 제어 수단과, 상기 풀-업 수단 및 풀-다운 수단의 연결노드와 출력단 사이에 연결되어 데이타 신호를 상기 출력단으로 전달하는 전달 수단과, 상기 제1 제어 수단의 출력신호에 응답하여 상기 전달 수단에 의한 데이타 출력신호의 전달 손실을 보상하는 제2 제어 수단을 포함하여 구성되는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2 는 본 발명에 의한 데이타 입력버퍼를 나타낸 회로도로, 데이타 신호(data) 및 제어신호인 출력 인에이블신호(/oe)에 응답하여 풀-업 트랜지스터(MP1) 및 풀-다운 트랜지스터(MN1)을 구동하는 제1 제어부(10)와, 상기 풀-업 트랜지스터(MP1)와 풀-다운 트랜지스터(MN1)의 연결노드와 출력단 사이에 연결되어 데이타 신호(data)를 상기 출력단으로 전달하는 N채널 모스 트랜지스터(MN2)로 이루어진 전달부(20)와, 상기 전달부(20)를 이루는 N채널 모스 트랜지스터(MN2)를 초기에 전원전압(Vcc)으로 프리차지(precharge)시키는 소오스와 게이트가 다이오드접지된 N채널 모스 트랜지스터(MN3)로 이루어진 프리차지부(40) 및 로직하이(logic high)의 데이타를 리드(read)시 상기 전달부(20)를 이루는 N채널 모스 트랜지스터(MN2)의 게이트에 전원전압이상(2Vcc -Vt)으로 승압된 고전압을 인가하여 문턱전압의 손실(Vt loss)을 방지하는 승압부(30)로 이루어진 제2 제어부(60)를 추가로 하여 구성된다.

상기 구성을 갖는 본 발명에 의한 데이타 출력버퍼의 동작은 다음과 같다.

우선, 출력버퍼가 인에이블되지 않은 상태에서는 즉, /oe = high일 때(도3(a)참조), 제1 제어부(10)의 출력은 하이-임피던스 상태(이하‘Hi-Z’라 칭함)가 되고, 전달부(20)의 N채널 모스 트랜지스터(MN2)의 게이트에는 프리차지부(40)에 의해 Vcc-Vt의 전압이 인가되어 출력(output : 도3(c)참조)으로는 Hi-Z상태를 출력하게 된다.

그리고, 출력버퍼가 인에이블되었을 때 즉, /oe = low일 때, 제1 제어부(10)의 출력은 입력 데이타신호(data : 도3(b)참조)에 의해 결정된다.

입력 데이타신호(data)가 ‘로우’이면, 제1 제어부(10)의 출력은 ‘로우’가 되고, 전달부(20)를 구성하는 N채널 모스트랜지스터(MN2)의 게이트가 Vcc-Vt로 프리차지되어 있으므로 턴-온되어 출력(output)으로 ‘로우’를 출력하게 된다.

반대로, 입력 데이타신호(data)가 ‘하이’이면, 상기 Vcc-Vt로 프리차지되어 있던 전달부(20)의 N채널 모스트랜지스터(MN2)의 게이트가, 상기 제1 제어부(10) 내부의 노아게이트(NOR1)의 출력이 ‘하이’가 되면서 승압부(30)를 이루는 모스 캐패시터(C1)에 의해 2Vcc-Vt로 승압되고, 상기 제1 제어부(10)는 Vcc를 출력한다.

따라서, 전달부(20)를 이루는 N채널 모스 트랜지스터(MN2)는 문턱전압의 손실없이 버퍼링하여 출력할 수 있게 되는 것이다.

이상에서 설명한 바와같이, 본 발명에 따른 데이타 출력버퍼는 부트스트랩핑에 의해 충전시간을 단축할 수 있을 뿐만 아니라, 문턱전압의 손실을 보상할 수 있는 매우 뛰어난 효과가 있다.

또한, 래치-업의 방지 및 고속동작이 가능해지는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 풀-업 수단과 풀-다운 수단 및 출력단을 포함하는 데이타 출력버퍼에 있어서,

   데이타 신호 및 제어신호에 응답하여 상기 풀-업 수단 및 상기 풀-다운 수단을 구동하는 제1 제어 수단과,

   상기 풀-업 수단 및 풀-다운 수단의 연결노드와 상기 출력단 사이에 연결되어 데이타 신호를 상기 출력단으로 전달하는 전달 수단과,

   상기 제1 제어 수단의 출력신호에 응답하여 상기 전달 수단에 의한 데이타 출력신호의 전달 손실을 보상하는 제2 제어 수단을 포함하여 구성되는 것을 특징으로 하는 데이타 출력버퍼.
2. 제 1 항에 있어서,

   상기 제2 제어 수단은 상기 전달 수단을 소정의 제1 전위로 유지시키기 위한 프리차지부와,

   상기 제1 제어 수단의 출력신호에 응답하여 상기 프리차지부에 의한 제1 전위를 제2 전위로 변경시키는 전압 제어부를 포함하는 것을 특징으로 하는 데이타 출력버퍼.
3. 제 1 항에 있어서,

   상기 전달 수단은 N채널 모스 트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼
4. 제 2 항에 있어서,

   상기 프리차지부는 소오스와 게이트가 다이오드 접지되며 게이트로 전원전압이 인가되는 N채널 모스 트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.
5. 제 2 항에 있어서,

   상기 전압 제어부는 모스 캐패시터로 구성된 것을 특징으로 하는 데이타 출력버퍼.
6. 제 5 항에 있어서,

   상기 모스 캐패시터는 N채널 모스 트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.