KR100429890B1 - 데이터 신호의 스큐를 개선하는 데이터 출력 회로 - Google Patents

데이터 신호의 스큐를 개선하는 데이터 출력 회로 Download PDF

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Abstract

데이터 신호의 스큐를 개선하는 데이터 출력 회로가 개시된다. 본 발명에 따른 데이터 출력 회로는 제 1 반전부, 제 1 전압 보상부, 제 2 반전부, 제 2 전압 보상부 및 드라이버부를 구비하는 것을 특징으로 한다. 제 1 반전부는 소정의 동작 전압 레벨을 가지는 제 1 데이터 신호를 수신하여 반전시킨 제 1 반전 데이터 신호를 발생한다. 제 1 전압 보상부는 소정의 출력 전압 레벨을 가지는 제 1 전원 전압이 상기 동작 전압 레벨을 가지는 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하여 제 1 드라이빙 신호를 발생한다. 제 2 반전부는 상기 동작 전압 레벨을 가지는 제 2 데이터 신호를 수신하여 반전시킨 제 2 반전 데이터 신호를 발생한다.제 2 전압 보상부는 상기 제 1 전원 전압이 상기 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하여 제 2 드라이빙 신호를 발생한다. 드라이버부는 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호를 수신하고, 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호의 논리 레벨과 반대되는 논리 레벨을 가지는 출력 데이터 신호를 출력한다. 본 발명에 따른 데이터 출력 회로는 동작 전압 레벨과 다른 전압 레벨을 가지는 전원 전압의 전압 레벨 변화를 자동으로 인식하여 출력되는 데이터 신호의 스큐를 개선시킬 수 있는 장점이 있다.

Description

데이터 신호의 스큐를 개선하는 데이터 출력 회로{Data output circuit for improving skew of data circuit}
본 발명은 데이터 출력 회로에 관한 것으로, 특히 출력 전압 레벨이 동작 전압 레벨과 다를 경우 이를 감지하여 출력되는 데이터 신호의 스큐를 조절할 수 있는 데이터 출력 회로에 관한 것이다.
최근의 반도체 장치는 고속 동작이 요구됨에 따라 소모 전력이 커지고 있다. 따라서 소모 전력을 줄이기 위한 방법들이 제안되고 있고 그러한 방법의 하나로서 반도체 장치의 동작 전압의 레벨을 낮추는 방법이 사용된다.
따라서 하나의 반도체 장치 내부에서도 서로 인터페이스 되는 회로와 회로간에 사용되는 전압원이 다른 경우가 발생될 수 있다. 특히, 반도체 장치 내부 회로를 동작시키는 전압원과 데이터 신호가 출력되는 출력 드라이버 회로의 전압원이 다를 수 있다.
도 1은 종래의 동작 전압 레벨과 출력 전압 레벨이 다른 데이터 출력 회로를 나타내는 회로도이다.
도 1을 참조하면, 종래의 데이터 출력 회로(100)는 버퍼 로직부(110), 프리 드라이버부(120) 및 주 드라이버부(130)를 구비한다.
버퍼 로직부(110)는 클럭 신호(CLK)에 응답하여 데이터 신호(DATA) 및 반전 데이터 신호(/DATA)를 일정 시간동안 버퍼링 한 후 제 1 데이터 신호(DATA1) 및 제 2 데이터 신호(DATA2)로서 출력한다. 이러한 동작을 위하여 버퍼 로직부(110)는 전송 게이트들(111, 113), 인버터들(I1, I2, I3, I4, I5)을 구비한다.
또한 비교 전압 신호(VCOM)에 응답하여 제 2 데이터 신호(DATA2)의 스큐를 제어하는 저항들(R1, R2)과 엔모스 트랜지스터(MN2)를 더 구비할 수 있다. 비교 전압 신호(VCOM)의 발생 방법은 도 2에서 후술된다.
버퍼 로직부(110)의 전원은 데이터 출력 회로(100)의 내부 회로(미도시)의 동작 전압 레벨이다.
프리 드라이버부(120)는 동작 전압 레벨을 가지는 제 1 데이터 신호(DATA1) 및 제 2 데이터 신호(DATA2)를 출력 전압 레벨을 가지는 제 1 드라이빙 신호(DRV1) 및 제 2 드라이빙 신호(DRV2)로 전환한다.
또한 제 1 데이터 신호(DATA1)와 제 2 데이터 신호(DATA2)의 논리 레벨과 제 1 드라이빙 신호(DRV1) 및 제 2 드라이빙 신호(DRV2)의 논리 레벨은 서로 반대이다.
이러한 동작을 위하여 프리 드라이버부(120)는 출력 전압 레벨을 가지는 제 1 전원 전압(VDDQ)과 제 1 접지 전압(VSSQ)사이에 연결되는 엔모스 트랜지스터들(MN0, MN1)과 피모스 트랜지스터들(MP0, MP1)을 구비한다.
주 드라이버부(130)는 제 1 드라이빙 신호(DRV1) 및 제 2 드라이빙 신호(DRV2)에 응답하여 출력 데이터 신호(DATAOUT)를 출력한다. 이러한 동작을 위하여 주 드라이버부(130)는 출력 전압 레벨을 가지는 제 1 전원 전압(VDDQ)과 제 1 접지 전압(VSSQ)사이에 연결되는 엔모스 트랜지스터(MN3)와 피모스 트랜지스터 (MP3)를 구비한다.
종래의 데이터 출력 회로(100)의 버퍼 로직부(110)의 전원은 내부 회로(미도시)를 동작시키는 동작 전압 레벨을 가지는 전원 전압으로서, 일반적으로 3.3V 또는 2.5V 수준의 전압 레벨을 갖는다.
프리 드라이버부(120)와 주 드라이버부(130)는 출력 전압 레벨을 가지는 제1 전원 전압(VDDQ)과 제 1 접지 전압(VSSQ)을 가진다. 출력 전압 레벨은 보통의 경우 동작 전압 레벨과 동일하지만 고속 동작 영역에서의 출력 특성 문제를 고려하고 저 전력 소모를 구현하기 위하여 동작 전압 레벨보다 낮은 전압 레벨을 갖는 추세이다.
종래의 데이터 출력 회로(100)는 프리 드라이버부(120)와 주 드라이버부(130)에 사용되는 출력 전압 레벨이 동작 전압 레벨과 달라지면 프리 드라이버부(120)의 제 1 드라이빙 신호(DRV1) 및 제 2 드라이빙 신호(DRV2)의 기울기가 변하게되어 출력 데이터 신호(DATAOUT)에 스큐(skew)가 발생된다.
스큐가 발생되는 문제를 방지하기 위하여 데이터 출력 회로(100)는 비교 전압 신호(VCOM)를 활성화시켜 제 2 저항(R2)을 이용하지 않고 엔모스 트랜지스터(MN2)의 턴 온 저항을 대신 이용하여 제 2 드라이빙 신호(DRV2)의 하이 레벨로의 천이 시간을 빠르게 하여 스큐를 보상한다.
비교 전압 신호(VCOM)는 출력 전압 레벨을 가지는 제 1 전원 전압(VDDQ)의 레벨 변화를 감지하여 자동적으로 발생되거나 또는 파워 업(Power Up)시에 MRS(Mode Register Set) 과정을 통하여 설정되거나, 퓨즈 컷팅(Fuse-Cut)등의 방법으로 발생될 수 있다.
도 2는 도 1의 비교 전압 신호를 자동적으로 발생시키는 회로도이다.
저항들(RA, RB)의 저항비를 이용하여 동작 전압 레벨을 가지는 제 2 전원 전압(VDD)에 대한 적절한 기준 전위를 발생하고, 기준 전위를 출력 전압 레벨을 가지는 제 1 전원 전압(VDDQ)과 비교기(210)를 이용하여 비교한다.
제 1 전원 전압(VDDQ)의 레벨이 일정한 전압 레벨 이하이면 인버터(220)에 의하여 비교 전압 신호(VCOM)가 하이 레벨로 발생된다.
그러나 도 2에 도시된 종래의 제 1 전원 전압(VDDQ)의 변화를 자동적으로 감지하는 방법은 저항들(RA, RB)이 공정 변화에 민감하며, 제 2 전원 전압(VDD)의 전압 레벨도 보통 ±3V 변화가 있을 수 있으므로 기준 전위 자체가 변화될 수 있는 문제가 있다.
그리고 도 1과 같이 비교 전압 신호(VCOM)를 활성화시켜 엔모스 트랜지스터(MN2)의 턴 온 저항을 변화시키는 방법은 엔모스 트랜지스터(MN2)의 턴 온 저항이 0이 될 수 없으며, 제 2 전원 전압(VDD)의 전압 레벨에 따라서 비교 전압 신호(VCOM)의 전압 레벨이 변화되어 엔모스 트랜지스터(MN2)의 턴 온 저항도 변하게 되는 문제가 있다.
또한 도 1의 출력 데이터 신호(DATAOUT)가 활성화되기 위해서는 제 1 드라이빙 신호(DRV1)가 로우 레벨이거나 제 2 드라이빙 신호(DRV2)가 하이 레벨이어야 한다.
그러려면 도 1의 제 1 데이터 신호(DATA1)가 하이 레벨이 되어 엔모스 트랜지스터 (MN0)의 게이트와 소스 사이의 전압(Vgs)이 VDD-VSSQ가 되거나 제 2 데이터 신호 (DATA2)가 로우 레벨이 되어 피모스 트랜지스터(MP1)의 게이트와 소스 사이의 전압 (Vgs)이 VDDQ-VSS가 되어야 한다.
그러나 제 1 전원 전압(VDDQ)의 전압 레벨이 변한다면 엔모스 트랜지스터 (MN0)의 게이트와 소스 사이의 전압(Vgs)은 변화가 없으나 피모스 트랜지스터(MP1)의 게이트와 소스 사이의 전압(Vgs)은 제 1 전원 전압(VDDQ)의 전압 레벨에 따라 변한다.
결국 제 1 전원 전압(VDDQ)의 레벨이 낮은 경우 피모스 트랜지스터 (MP1)의 게이트와 소스 사이의 전압(Vgs)이 작아져 제 2 드라이빙 신호(DRV2)의 기울기가 작아지는 문제가 발생되고 출력 데이터 신호(DATAOUT)에 스큐가 발생되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는, 출력 전압 레벨과 동작 전압 레벨이 다를 경우 출력 전압 레벨의 변화를 인식하여 출력되는 데이터 신호의 스큐를 개선시키는 데이터 출력 회로를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 동작 전압 레벨과 출력 전압 레벨이 다른 데이터 출력 회로를 나타내는 회로도이다.
도 2는 도 1의 비교 전압 신호를 자동적으로 발생시키는 회로도이다.
도 3은 본 발명의 제 1 실시예에 따른 데이터 출력 데이터 회로이다.
도 4는 도 3의 전압 보상부의 다른 회로구성을 나타내는 회로도이다.
도 5는 본 발명의 제 2 실시예에 따른 데이터 출력 데이터 회로이다.
도 6은 도 5의 제 1 및 제 2 제어 전압 발생부를 나타내는 회로도이다.
도 7은 본 발명의 제 3 실시예에 따른 데이터 출력 데이터 회로이다.
도 8은 도 7의 제 1 및 제 2 제어부를 나타내는 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 데이터 출력 회로는 제 1 반전부, 제 1 전압 보상부, 제 2 반전부, 제 2 전압 보상부 및 드라이버부를 구비하는 것을 특징으로 한다.
제 1 반전부는 소정의 동작 전압 레벨을 가지는 제 1 데이터 신호를 수신하여 반전시킨 제 1 반전 데이터 신호를 발생한다.
제 1 전압 보상부는 소정의 출력 전압 레벨을 가지는 제 1 전원 전압이 상기 동작 전압 레벨을 가지는 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하여 제 1 드라이빙 신호를 발생한다.
제 2 반전부는 상기 동작 전압 레벨을 가지는 제 2 데이터 신호를 수신하여 반전시킨 제 2 반전 데이터 신호를 발생한다.
제 2 전압 보상부는 상기 제 1 전원 전압이 상기 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하여 제 2 드라이빙 신호를 발생한다.
드라이버부는 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호를 수신하고, 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호의 논리 레벨과 반대되는 논리 레벨을 가지는 출력 데이터 신호를 출력한다.
상기 제 1 반전부는 직렬 연결되는 제 1 피모스 트랜지스터와 제 1 엔모스 트랜지스터가 상기 제 1 전원 전압과 상기 출력 전압 레벨을 가지는 제 1 접지 전압 사이에 연결되어 인버터를 형성하고, 상기 제 1 데이터 신호가 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터의 게이트로 인가되는 것을 특징으로 한다.
상기 제 2 반전부는 직렬 연결되는 제 2 피모스 트랜지스터와 제 2 엔모스 트랜지스터가 상기 제 1 전원 전압과 상기 제 1 접지 전압 사이에 연결되어 인버터를 형성하고 상기 제 2 데이터 신호가 상기 제 2 피모스 트랜지스터와 상기 제 2 엔모스 트랜지스터의 게이트로 인가되는 것을 특징으로 한다.
상기 제 1 전압 보상부는 제 1 보상 피모스 트랜지스터 및 제 2 보상 피모스 트랜지스터를 구비한다.
제 1 보상 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가된다.
제 2 보상 피모스 트랜지스터는 상기 제 1 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 1 데이터 신호가 게이트로 인가되며 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터의 연결 노드에 소스가 연결된다.
상기 제 1 전압 보상부는 상기 제 1 전원 전압과 상기 제 2 전원 전압이 상기 제 1 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하는 것을 특징으로 한다.
상기 제 2 전압 보상부는 제 3 보상 피모스 트랜지스터 및 제 4 보상 피모스 트랜지스터를 구비한다.
제 3 보상 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가된다.
제 4 보상 피모스 트랜지스터는 상기 제 3 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 2 데이터 신호가 게이트로 인가되며 상기 제 2 피모스 트랜지스터와 상기 제 2 엔모스 트랜지스터의 연결 노드에 소스가 연결된다.
상기 제 2 전압 보상부는 상기 제 1 전원 전압과 상기 제 2 전원 전압이 상기 제 3 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하는 것을 특징으로 한다.
상기 제 1 데이터 신호 및 제 2 데이터 신호는 서로 동일한 레벨을 가지는신호인 것을 특징으로 한다.
상기 제 1 전압 보상부는 제 1 보상 피모스 트랜지스터, 제 2 보상 피모스 트랜지스터, 제 1 내지 제 N 부하 피모스 트랜지스터들 및 제 1 부하 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 1 보상 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 소정의 제 1 하강 전압이 게이트로 인가된다.
제 2 보상 피모스 트랜지스터는 상기 제 1 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 1 데이터 신호가 게이트로 인가되며 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터의 연결 노드에 소스가 연결된다.
제 1 내지 제 N 부하 피모스 트랜지스터들은 상기 제 1 전원 전압에 직렬로 연결된다.
제 1 부하 엔모스 트랜지스터는 상기 제 N 부하 피모스 트랜지스터와 제 2 접지 전압 사이에 연결되며, 드레인이 상기 제 1 하강 전압을 발생하고 게이트와 소스가 연결된다.
상기 제 1 전압 보상부는 상기 제 2 전원 전압과 상기 제 1 하강 전압이 상기 제 1 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하며, 상기 제 1 하강 전압은 상기 제 1 내지 제 N 부하 피모스 트랜지스터들의 개수에 의하여 정해지는 것을 특징으로 한다.
상기 제 2 전압 보상부는 제 3 보상 피모스 트랜지스터, 제 4 보상 피모스트랜지스터, 제 N+1 내지 제 M 부하 피모스 트랜지스터들 및 제 2 부하 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 3 보상 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 소정의 제 2 하강 전압이 게이트로 인가된다.
제 4 보상 피모스 트랜지스터는 상기 제 3 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 2 데이터 신호가 게이트로 인가되며 상기 제 2 피모스 트랜지스터와 상기 제 2 엔모스 트랜지스터의 연결 노드에 소스가 연결된다.
제 N+1 내지 제 M 부하 피모스 트랜지스터들은 상기 제 1 전원 전압에 직렬로 연결된다.
제 2 부하 엔모스 트랜지스터는 상기 제 M 부하 피모스 트랜지스터와 제 2 접지 전압 사이에 연결되며, 드레인이 상기 제 2 하강 전압을 발생하고 게이트와 소스가 연결된다.
상기 제 2 전압 보상부는 상기 제 2 전원 전압과 상기 제 2 하강 전압이 상기 제 3 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하며, 상기 제 2 하강 전압은 상기 제 N+1 내지 제 M 부하 피모스 트랜지스터들의 개수에 의하여 정해지는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 데이터 출력 회로는 제 1 반전부, 제 1 전압 보상부, 제 2 반전부, 제 2 전압 보상부 및 드라이버부를 구비하는 것을 특징으로 한다.
제 1 반전부는 소정의 출력 전압 레벨을 가지는 제 1 전원 전압의 레벨과 소정의 동작 전압 레벨을 가지는 제 2 전원 전압의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 1 데이터 신호를 수신하여 반전시킨 제 1 반전 데이터 신호를 발생한다.
제 1 전압 보상부는 상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하여 제 1 드라이빙 신호를 발생한다.
제 2 반전부는 상기 제 1 전원 전압의 레벨과 상기 제 2 전원 전압의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 2 데이터 신호를 수신하여 반전시킨 제 2 반전 데이터 신호를 발생한다.
제 2 전압 보상부는 상기 제 1 전원 전압이 상기 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하여 제 2 드라이빙 신호를 발생한다.
드라이버부는 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호를 수신하고, 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호의 논리 레벨과 반대되는 논리 레벨을 가지는 출력 데이터 신호를 출력한다.
상기 제 1 반전부는 제 1 반전 피모스 트랜지스터, 제 2 반전 피모스 트랜지스터, 제 1 반전 엔모스 트랜지스터 및 제 1 제어 전압 발생부를 구비하는 것을 특징으로 한다.
제 1 반전 피모스 트랜지스터는 상기 제 1 전원 전압에 소스가 연결되고 게이트에 소정의 제 1 제어 전압이 인가된다.
제 2 반전 피모스 트랜지스터는 상기 제 1 반전 피모스 트랜지스터의 드레인에 소스가 연결되고 게이트에 상기 제 1 데이터 신호가 인가되며 드레인이 상기 제 1 반전 데이터 신호를 발생한다.
제 1 반전 엔모스 트랜지스터는 상기 제 2 반전 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트에 상기 제 1 데이터 신호가 인가되며 소스가 제 1 접지 전압에 연결된다.
제 1 제어 전압 발생부는 상기 제 1 전원 전압의 레벨과 상기 제 2 전원 전압의 레벨이 동일하면 상기 제 1 제어 전압을 제 1 논리 레벨로 발생하고, 상기 제 2 전원 전압의 레벨보다 상기 제 1 전원 전압의 레벨이 일정 레벨만큼 낮으면 상기 제 1 제어 전압을 제 2 논리 레벨로 발생한다.
상기 제 1 제어 전압 발생부는 제 1 제어 피모스 트랜지스터, 제 1 내지 제 N 부하 피모스 트랜지스터들, 제 1 제어 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 1 제어 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가된다.
제 1 내지 제 N 부하 피모스 트랜지스터들은 상기 제 1 제어 피모스 트랜지스터에 직렬로 연결된다.
제 1 제어 엔모스 트랜지스터는 상기 제 N 부하 피모스 트랜지스터와 제 2 접지 전압 사이에 연결되며, 드레인이 상기 제 1 제어 전압을 발생하고 게이트와소스가 연결된다.
상기 제 1 전압 보상부는 제 1 보상 피모스 트랜지스터 및 제 2 보상 피모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 1 보상 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가된다.
제 2 보상 피모스 트랜지스터는 상기 제 1 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 1 데이터 신호가 게이트로 인가되며 상기 제 2 반전 피모스 트랜지스터와 상기 제 1 반전 엔모스 트랜지스터의 연결 노드에 소스가 연결된다.
상기 제 1 전압 보상부는 상기 제 1 전원 전압과 상기 제 2 전원 전압이 상기 제 1 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하는 것을 특징으로 한다.
상기 제 2 반전부는 제 3 반전 피모스 트랜지스터, 제 4 반전 피모스 트랜지스터, 제 2 반전 엔모스 트랜지스터 제 2 제어 전압 발생부를 구비하는 것을 특징으로 한다.
제 3 반전 피모스 트랜지스터는 상기 제 1 전원 전압에 소스가 연결되고 게이트에 소정의 제 2 제어 전압이 인가된다.
제 4 반전 피모스 트랜지스터는 상기 제 3 반전 피모스 트랜지스터의 드레인에 소스가 연결되고 게이트에 상기 제 2 데이터 신호가 인가되며 드레인이 상기 제2 반전 데이터 신호를 발생한다.
제 2 반전 엔모스 트랜지스터는 상기 제 4 반전 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트에 상기 제 2 데이터 신호가 인가되며 소스가 제 1 접지 전압에 연결된다.
제 2 제어 전압 발생부는 상기 제 1 전원 전압의 레벨과 상기 제 2 전원 전압의 레벨이 동일하면 상기 제 1 제어 전압을 제 1 논리 레벨로 발생하고, 상기 제 2 전원 전압의 레벨보다 상기 제 1 전원 전압의 레벨이 일정 레벨만큼 낮으면 상기 제 2 제어 전압을 제 2 논리 레벨로 발생한다.
상기 제 2 제어 전압 발생부는 제 2 제어 피모스 트랜지스터, 제 N+1 내지 제 M 부하 피모스 트랜지스터들 및 제 2 제어 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 2 제어 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가된다. 제 N+1 내지 제 M 부하 피모스 트랜지스터들은 상기 제 2 제어 피모스 트랜지스터에 직렬로 연결된다.
제 2 제어 엔모스 트랜지스터는 상기 제 M+1 부하 피모스 트랜지스터와 제 2 접지 전압 사이에 연결되며, 드레인이 상기 제 2 제어 전압을 발생하고 게이트와 소스가 연결된다.
상기 제 2 전압 보상부는 제 3 보상 피모스 트랜지스터 및 제 4 보상 피모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 3 보상 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가된다.
제 4 보상 피모스 트랜지스터는 상기 제 3 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 2 데이터 신호가 게이트로 인가되며 상기 제 4 반전 피모스 트랜지스터와 상기 제 2 반전 엔모스 트랜지스터의 연결 노드에 소스가 연결된다.
상기 제 2 전압 보상부는 상기 제 1 전원 전압과 상기 제 2 전원 전압이 상기 제 3 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하는 것을 특징으로 한다.
상기 제 1 데이터 신호 및 제 2 데이터 신호는 서로 동일한 레벨을 가지는 신호인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 데이터 출력 회로는 제 1 반전부, 제 1 전압 보상부, 제 1 제어부, 제 2 반전부, 제 2 전압 보상부, 제 2 제어부 및 드라이버부를 구비하는 것을 특징으로 한다.
제 1 반전부는 소정의 출력 전압 레벨을 가지는 제 1 전원 전압의 레벨과 소정의 동작 전압 레벨을 가지는 제 2 전원 전압의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 1 데이터 신호를 수신하여 반전시킨 제 1 반전 데이터 신호를 발생한다.
제 1 전압 보상부는 상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의전압 레벨을 보상하여 제 1 드라이빙 신호를 발생한다.
제 1 제어부는 상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 동일한 경우와 상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우에 각각 응답하여 상기 제 1 전압 보상부의 동작을 제어하는 제 1 제어 신호 및 상기 제 1 반전부의 동작을 제어하는 제 2 제어 신호를 발생한다.
제 2 반전부는 상기 제 1 전원 전압의 레벨과 상기 제 2 전원 전압의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 2 데이터 신호를 수신하여 반전시킨 제 2 반전 데이터 신호를 발생한다.
제 2 전압 보상부는 상기 제 1 전원 전압이 상기 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하여 제 2 드라이빙 신호를 발생한다.
제 2 제어부는 상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 동일한 경우와 상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우에 각각 응답하여 상기 제 2 전압 보상부의 동작을 제어하는 제 3 제어 신호 및 상기 제 2 반전부의 동작을 제어하는 제 4 제어 신호를 발생한다.
드라이버부는 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호를 수신하고, 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호의 논리 레벨과 반대되는 논리 레벨을 가지는 출력 데이터 신호를 출력한다.
상기 제 1 반전부는 제 1 반전 피모스 트랜지스터, 제 2 반전 피모스 트랜지스터 및 제 1 반전 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 1 반전 피모스 트랜지스터는 상기 제 1 전원 전압에 소스가 연결되고 게이트에 상기 제 2 제어 신호가 인가된다.
제 2 반전 피모스 트랜지스터는 상기 제 1 반전 피모스 트랜지스터의 드레인에 소스가 연결되고 게이트에 상기 제 1 데이터 신호가 인가되며 드레인이 상기 제 1 반전 데이터 신호를 발생한다.
제 1 반전 엔모스 트랜지스터는 상기 제 2 반전 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트에 상기 제 1 데이터 신호가 인가되며 소스가 제 1 접지 전압에 연결된다.
상기 제 1 제어부는 제 1 제어 피모스 트랜지스터, 제 1 제어 엔모스 트랜지스터, 제 1 인버터 및 제 2 인버터를 구비하는 것을 특징으로 한다.
제 1 제어 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가된다.
제 1 제어 엔모스 트랜지스터는 상기 제 1 제어 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트와 소스가 제 2 접지 전압에 연결된다.
제 1 인버터는 상기 제 1 제어 피모스 트랜지스터와 상기 제 1 제어 엔모스 트랜지스터의 연결노드에 연결되며 상기 제 1 제어 신호를 발생한다.
제 2 인버터는 상기 제 1 인버터에 연결되며 상기 제 2 제어 신호를 발생한다.
상기 제 1 전압 보상부는 제 1 보상 피모스 트랜지스터 및 제 2 보상 피모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 1 보상 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 제어 신호가 게이트로 인가된다.
제 2 보상 피모스 트랜지스터는 상기 제 1 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 1 데이터 신호가 게이트로 인가되며 상기 제 2 반전 피모스 트랜지스터와 상기 제 1 반전 엔모스 트랜지스터의 연결 노드에 소스가 연결된다.
상기 제 2 반전부는 제 3 반전 피모스 트랜지스터, 제 4 반전 피모스 트랜지스터 및 제 2 반전 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 3 반전 피모스 트랜지스터는 상기 제 1 전원 전압에 소스가 연결되고 게이트에 소정의 제 4 제어 신호가 인가된다.
제 4 반전 피모스 트랜지스터는 상기 제 3 반전 피모스 트랜지스터의 드레인에 소스가 연결되고 게이트에 상기 제 2 데이터 신호가 인가되며 드레인이 상기 제 2 반전 데이터 신호를 발생한다.
제 2 반전 엔모스 트랜지스터는 상기 제 4 반전 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트에 상기 제 2 데이터 신호가 인가되며 소스가 제 1 접지 전압에 연결된다.
상기 제 2 제어부는 제 2 제어 피모스 트랜지스터, 제 2 제어 엔모스 트랜지스터, 제 3 인버터 및 제 4 인버터를 구비하는 것을 특징으로 한다.
제 2 제어 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가된다. 제 2 제어 엔모스 트랜지스터는 상기 제 2 제어 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트와 소스가 제 2 접지 전압에 연결된다.
제 3 인버터는 상기 제 2 제어 피모스 트랜지스터와 상기 제 2 제어 엔모스 트랜지스터의 연결노드에 연결되며 상기 제 3 제어 신호를 발생한다. 제 4 인버터는 상기 제 3 인버터에 연결되며 상기 제 4 제어 신호를 발생한다.
상기 제 2 전압 보상부는 제 3 보상 피모스 트랜지스터 및 제 4 보상 피모스 트랜지스터를 구비하는 것을 특징으로 한다.
제 3 보상 피모스 트랜지스터는 상기 제 2 전원 전압에 소스가 연결되고 상기 제 3 제어 신호가 게이트로 인가된다.
제 4 보상 피모스 트랜지스터는 상기 제 3 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 2 데이터 신호가 게이트로 인가되며 상기 제 4 반전 피모스 트랜지스터와 상기 제 2 반전 엔모스 트랜지스터의 연결 노드에 소스가 연결된다.
상기 제 1 데이터 신호 및 제 2 데이터 신호는 서로 동일한 레벨을 가지는 신호인 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제 1 실시예에 따른 데이터 출력 데이터 회로이다.
도 3을 참조하면, 본 발명의 제 1 실시예에 따른 데이터 출력 회로(300)는 제 1 반전부(330), 제 1 전압 보상부(340), 제 2 반전부(350), 제 2 전압 보상부(360) 및 드라이버부(380)를 구비한다.
도 3에는 데이터 출력 회로(300)의 동작의 이해를 돕기 위하여 클럭 신호(CLK)에 응답하여 데이터를 저장하였다가 출력하는 버퍼 로직부(310)가 더 도시되어 있다. 버퍼 로직부(310)는 클럭 신호(CLK)에 응답하여 데이터(DATA)와 반전 데이터(/DATA)를 출력하는 전송 게이트들(311, 313)을 구비한다.
데이터(DATA)는 인버터들(I1, I2)을 통과하여 제 1 데이터 신호(DATA1)로서 출력된다. 반전 데이터(/DATA)는 인버터들(I3, I4, I5)을 통하여 제 2 데이터 신호(DATA2)로서 출력된다. 제 1 데이터 신호(DATA1)와 제 2 데이터 신호(DATA2)는 서로 동일한 논리 레벨을 가진다.
데이터(DATA) 및 반전 데이터(/DATA)는 데이터 출력 회로(300)의 내부 회로(미도시)를 동작시키는 동작 전압 레벨을 가진다. 따라서 제 1 데이터 신호(DATA1) 및 제 2 데이터 신호(DATA2)도 동작 전압 레벨을 가진다.
제 1 반전부(330)는 소정의 동작 전압 레벨을 가지는 제 1 데이터 신호(DATA1)를 수신하여 반전시킨 제 1 반전 데이터 신호(/DATA1)를 발생한다.
제 1 반전부(330)는 직렬 연결되는 제 1 피모스 트랜지스터(MP1)와 제 1 엔모스 트랜지스터(MN1)가 제 1 전원 전압(VDDQ)과 출력 전압 레벨을 가지는 제 1 접지 전압(VSSQ) 사이에 연결되어 인버터를 형성한다.
그리고 제 1 데이터 신호(DATA1)는 제 1 피모스 트랜지스터(MP1)와 제 1 엔모스 트랜지스터(MN1)의 게이트로 인가된다.
출력 전압 레벨은 동작 전압 레벨보다 낮은 전압 레벨을 가진다. 출력 데이터 신호(DATAOUT)가 높은 주파수를 가지므로 전력 소모를 감소시키기 위함이다.
제 1 반전부(330)가 출력 전압 레벨을 가지는 제 1 전원 전압(VDDQ)과 제 1 접지 전압(VSSQ) 사이에서 동작되므로 제 1 반전 데이터 신호(/DATA1)는 출력 전압 레벨을 가진다.
제 1 데이터 신호(DATA1)가 하이 레벨이면 제 1 엔모스 트랜지스터(MN1)가 턴 온 되어 제 1 반전 데이터 신호(/DATA1)는 로우 레벨로 발생될 것이다. 제 1 데이터 신호(DATA1)가 로우 레벨이면 제 1 피모스 트랜지스터(MP1)가 턴 온 되어 제 1 반전 데이터 신호(/DATA1)는 하이 레벨로 발생될 것이다.
제 2 반전부(350)는 동작 전압 레벨을 가지는 제 2 데이터 신호(DATA2)를 수신하여 반전시킨 제 2 반전 데이터 신호(/DATA2)를 발생한다.
좀더 설명하면, 제 2 반전부(350)는 직렬 연결되는 제 2 피모스 트랜지스터(MP2)와 제 2 엔모스 트랜지스터(MN2)가 제 1 전원 전압(VDDQ)과 제 1 접지 전압(VSSQ) 사이에 연결되어 인버터를 형성한다.
그리고 제 2 데이터 신호(DATA2)는 제 2 피모스 트랜지스터(MP2)와 제 2 엔모스 트랜지스터(MN2)의 게이트로 인가된다.
제 2 반전부(350)는 제 1 반전부(330)와 동일한 회로 구성을 가지므로 자세한 동작의 설명은 생략한다.
제 1 반전 데이터 신호(/DATA1)와 제 2 반전 데이터 신호(/DATA2)는 출력 전압 레벨을 가지므로 동작 전압 레벨에 비하여 낮은 전압 레벨을 가지므로 제 1 반전 데이터 신호(/DATA1)와 제 2 반전 데이터 신호(/DATA2)의 기울기가 작아질 수 있다.
따라서 제 1 반전 데이터 신호(/DATA1)와 제 2 반전 데이터 신호(/DATA2)가 그대로 드라이버부(380)로 인가된다면 출력 데이터 신호(DATAOUT)는 스큐 에러를 가질 수 있다. 그러므로 제 1 반전 데이터 신호(/DATA1)와 제 2 반전 데이터 신호(/DATA2)의 전압 레벨을 보충하기 위한 제 1 전압 보상부(340) 및 제 2 전압 보상부(360)가 이용된다.
제 1 전압 보상부(340)는 출력 전압 레벨을 가지는 제 1 전원 전압(VDDQ)이 동작 전압 레벨을 가지는 제 2 전원 전압(VDD)과 일정한 전압 레벨 이상 차이가 나는 경우, 제 1 반전 데이터 신호(/DATA1)의 전압 레벨을 보상하여 제 1 드라이빙 신호(DRV1)를 발생한다.
구체적으로, 제 1 전압 보상부(340)는 제 1 보상 피모스 트랜지스터(MPC1) 및 제 2 보상 피모스 트랜지스터(MPC2)를 구비한다.
제 1 보상 피모스 트랜지스터(MPC1)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 1 전원 전압(VDDQ)이 게이트로 인가된다. 제 2 보상 피모스트랜지스터(MPC2)는 제 1 보상 피모스 트랜지스터(MPC1)의 드레인에 소스가 연결되고 제 1 데이터 신호(DATA1)가 게이트로 인가되며 제 1 피모스 트랜지스터(MP1)와 제 1 엔모스 트랜지스터(MN1)의 연결 노드에 소스가 연결된다.
제 1 전압 보상부(340)는 제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)이 제 1 보상 피모스 트랜지스터(MPC1)의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 제 1 반전 데이터 신호(/DATA1)의 전압 레벨을 보상한다.
즉, 제 1 전원 전압(VDDQ)의 전압 레벨이 제 2 전원 전압(VDD)의 전압 레벨에서 제 1 보상 피모스 트랜지스터(MPC1)의 문턱 전압을 뺀 값보다 작으면 제 1 보상 피모스 트랜지스터(MPC1)는 턴 온 된다. 제 1 데이터 신호(DATA1)가 로우 레벨 일 경우 제 2 보상 피모스 트랜지스터(MPC2)도 턴 온 된다.
따라서 출력 전압 레벨을 가지는 제 1 반전 데이터 신호(/DATA1)가 동작 전압 레벨을 가지도록 전압 보상이 이루어진다. 즉, 제 2 전원 전압(VDD)에 의하여 제 1 반전 데이터 신호(/DATA1)의 전압 레벨이 상승된다. 제 1 드라이빙 신호(DRV1)는 제 1 반전 데이터 신호(/DATA1)의 전압 레벨이 동작 전압 레벨까지 상승된 신호이다.
제 2 전압 보상부(360)는 제 1 전원 전압(VDDQ)이 제 2 전원 전압(VDD)과 일정한 전압 레벨 이상 차이가 나는 경우, 제 2 반전 데이터 신호(/DATA2)의 전압 레벨을 보상하여 제 2 드라이빙 신호(DRV2)를 발생한다.
좀더 설명하면, 제 2 전압 보상부(360)는 제 3 보상 피모스 트랜지스터(MPC3) 및 제 4 보상 피모스 트랜지스터(MPC4)를 구비한다.
제 3 보상 피모스 트랜지스터(MPC3)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 1 전원 전압(VDDQ)이 게이트로 인가된다. 제 4 보상 피모스 트랜지스터(MPC4)는 제 3 보상 피모스 트랜지스터(MPC3)의 드레인에 소스가 연결되고 제 2 데이터 신호(DATA2)가 게이트로 인가되며 제 2 피모스 트랜지스터(MP2)와 제 2 엔모스 트랜지스터(MN2)의 연결 노드에 소스가 연결된다.
제 2 전압 보상부(360)는 제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)이 제 3 보상 피모스 트랜지스터(MPC3)의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 제 2 반전 데이터 신호(/DATA2)의 전압 레벨을 보상한다.
제 2 전압 보상부(360)의 동작도 제 1 전압 보상부(340)의 동작과 동일하다. 제 2 데이터 신호(DATA2)의 논리 레벨이 제 1 데이터 신호(DATA1)의 논리 레벨과 동일하다. 제 2 데이터 신호(DATA2)의 논리 레벨이 로우 레벨이라고 할 경우, 제 2 드라이빙 신호(DRV2)의 논리 레벨은 하이 레벨이다.
즉, 제 1 드라이빙 신호(DRV1)와 제 2 드라이빙 신호(DRV2)는 모두 동작 전압 레벨을 가지며, 동시에 하이 레벨을 가진다. 그러면, 드라이버부(380)의 엔모스 트랜지스터(MNDRV)는 턴 온 되고, 피모스 트랜지스터(MPDRV)는 턴 오프 된다. 따라서 출력 데이터 신호(DATAOUT)는 로우 레벨로 발생된다. 물론 제 1 드라이빙 신호(DRV1) 및 제 2 드라이빙 신호(DRV2)가 동작 전압 레벨을 가지므로 출력 데이터 신호(DATAOUT)의 스큐는 감소될 것이다.
제 1 전압 보상부(340)와 제 2 전압 보상부(360)의 동작이 좀 더 상세히 설명된다.
제 1 전압 보상부(340)와 제 2 전압 보상부(360)는 동작 전압 레벨을 가지는 제 2 전원 전압(VDD)을 소스로 수신하고 출력 전압 레벨을 가지는 제 1 전원 전압(VDDQ)을 게이트로 수신하는 제 1 보상 피모스 트랜지스터(MPC1)와 제 3 보상 피모스 트랜지스터(MPC3)를 각각 구비한다.
제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)의 전압 레벨의 차이가 각각 제 1 보상 피모스 트랜지스터(MPC1)와 제 3 보상 피모스 트랜지스터(MPC3)의 문턱 전압(Threthold Voltage) 이상으로 차이가 나지 않는 경우, 제 1 보상 피모스 트랜지스터(MPC1)와 제 3 보상 피모스 트랜지스터(MPC3)는 턴 오프 된다.
그러면 도 3의 데이터 출력 회로(300)는 종래의 데이터 출력 회로(100)와 동일한 동작을 한다.
제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)의 전압 레벨의 차이가 각각 제 1 보상 피모스 트랜지스터(MPC1)와 제 3 보상 피모스 트랜지스터(MPC3)의 문턱 전압(Threthold Voltage) 이상으로 차이가 나는 경우, 제 1 보상 피모스 트랜지스터(MPC1)와 제 3 보상 피모스 트랜지스터(MPC3)는 턴 온 된다.
그리고, 제 1 데이터 신호(DATA1)와 제 2 데이터 신호(DATA2)가 로우 레벨로 활성화되는 경우, 제 1 반전부(330)의 제 1 피모스 트랜지스터(MP1)와 제 2 반전부(350)의 제 2 피모스 트랜지스터(MP2)가 턴 온 되는 것과 동시에 제 2 보상 피모스 트랜지스터(MPC2)와 제 4 보상 피모스 트랜지스터(MPC4)도 턴 온 된다.
그러면, 하이 레벨을 가지는 제 1 드라이빙 신호(DRV1)와 제 2 드라이빙 신호(DRV2)의 전압 레벨이 보상된다. 즉, 제 1 드라이빙 신호(DRV1)와 제 2 드라이빙신호(DRV2)의 전압 레벨이 동작 전압 레벨로 상승된다.
제 1 데이터 신호(DATA1)가 로우 레벨을 가질 경우, 논리 하이 레벨을 가지는 제 1 드라이빙 신호(DRV1)의 전압 레벨은 제 1 피모스 트랜지스터(MP0)의 문턱 전압인 "제 1 전원 전압(VDDQ)의 전압 레벨 - 제 1 데이터 신호(DATA1)의 전압 레벨(VSS)"에 의하여 결정된다.
그런데 제 1 전원 전압(VDDQ)의 전압 레벨이 낮아질수록 제 1 피모스 트랜지스터(MP1)의 문턱 전압의 값이 작아져 제 1 드라이빙 신호(DRV1)의 하이 레벨의 활성화가 느려진다.
그러나 제 1 전원 전압(VDDQ)의 전압 레벨이 낮아질수록 제 1 전압 보상부(340)의 제 2 전원 전압(VDD)과 제 1 전원 전압(VDDQ)의 전위 차이는 커지므로 제 1 보상 피모스 트랜지스터(MPC1)가 턴 온 되는 정도도 더욱 커지고 제 1 드라이빙 신호(DRV1)의 하이 레벨로의 활성화가 빨라진다.
결국, 제 1 전원 전압(VDDQ)의 전압 레벨의 변화에 관계없이 출력 데이터 신호(DATAOUT)의 파형의 스큐를 유지할 수 있다.
위에 설명한 것과 마찬가지로, 제 2 데이터 신호(DATA2)가 로우 레벨을 가질 경우, 논리 하이 레벨을 가지는 제 2 드라이빙 신호(DRV2)의 전압 레벨은 제 2 피모스 트랜지스터(MP0)의 문턱 전압인 "제 1 전원 전압(VDDQ)의 전압 레벨 - 제 2 데이터 신호(DATA2)의 전압 레벨(VSS)"에 의하여 결정된다.
그런데 제 1 전원 전압(VDDQ)의 전압 레벨이 낮아질수록 제 2 피모스 트랜지스터(MP2)의 문턱 전압의 값이 작아져 제 2 드라이빙 신호(DRV2)의 하이 레벨의 활성화가 느려진다.
그러나 제 1 전원 전압(VDDQ)의 전압 레벨이 낮아질수록 제 2 전압 보상부(360)의 제 2 전원 전압(VDD)과 제 1 전원 전압(VDDQ)의 전위 차이는 커지므로 제 3 보상 피모스 트랜지스터(MPC3)가 턴 온 되는 정도도 더욱 커지고 제 2 드라이빙 신호(DRV2)의 하이 레벨로의 활성화도 빨라진다.
결국, 제 1 전원 전압(VDDQ)의 전압 레벨의 변화에 관계없이 출력 데이터 신호(DATAOUT)의 파형의 스큐를 유지할 수 있다.
도 4는 도 3의 전압 보상부의 다른 회로구성을 나타내는 회로도이다.
제 1 전압 보상부(340)는 제 1 보상 피모스 트랜지스터(MPC11), 제 2 보상 피모스 트랜지스터(MPC21), 제 1 내지 제 N 부하 피모스 트랜지스터들(MPR1, MPR2 ~MPR N) 및 제 1 부하 엔모스 트랜지스터(MNR1)를 구비한다.
좀더 설명하면, 제 1 보상 피모스 트랜지스터(MPC11)는 제 2 전원 전압(VDD)에 소스가 연결되고 소정의 제 1 하강 전압(VDROP1)이 게이트로 인가된다. 제 2 보상 피모스 트랜지스터(MPC21)는 제 1 보상 피모스 트랜지스터(MPC11)의 드레인에 소스가 연결되고 제 1 데이터 신호(DATA1)가 게이트로 인가되며 제 1 피모스 트랜지스터(MP1)와 제 1 엔모스 트랜지스터(MN1)의 연결 노드에 소스가 연결된다.
제 1 내지 제 N 부하 피모스 트랜지스터들(MPR1, MPR2 ~MPR N)은 제 1 전원 전압(VDDQ)에 직렬로 연결된다. 제 1 부하 엔모스 트랜지스터(MNR1)는 제 N 부하 피모스 트랜지스터(MPR N)와 제 2 접지 전압(VSS) 사이에 연결되며, 드레인이 제 1 하강 전압(VDROP1)을 발생하고 게이트와 소스가 연결된다.
제 1 전압 보상부(340)는 제 2 전원 전압(VDD)과 제 1 하강 전압(VDROP1)이 제 1 보상 피모스 트랜지스터(MPC11)의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우 제 1 반전 데이터 신호(/DATA1)의 전압 레벨을 보상하며, 제 1 하강 전압(VDROP1)은 제 1 내지 제 N 부하 피모스 트랜지스터들(MPR1, MPR2 ~MPR N)의 개수에 의하여 정해진다.
제 2 전압 보상부(350)는 제 3 보상 피모스 트랜지스터(MPC31), 제 4 보상 피모스 트랜지스터(MPC41), 제 N+1 내지 제 M 부하 피모스 트랜지스터들(MPR N+1, MPR N+2 ~MPR M) 및 제 2 부하 엔모스 트랜지스터(MNR2)를 구비한다.
좀더 설명하면, 제 3 보상 피모스 트랜지스터(MPC31)는 제 2 전원 전압(VDD)에 소스가 연결되고 소정의 제 2 하강 전압(VDROP2)이 게이트로 인가된다. 제 4 보상 피모스 트랜지스터(MPC41)는 제 3 보상 피모스 트랜지스터(MPC31)의 드레인에 소스가 연결되고 제 2 데이터 신호(DATA2)가 게이트로 인가되며 제 2 피모스 트랜지스터(MP2)와 제 2 엔모스 트랜지스터(MN2)의 연결 노드에 소스가 연결된다.
제 N+1 내지 제 M 부하 피모스 트랜지스터들(MPR N+1, MPR N+2 ~MPR M)은 제 1 전원 전압(VDDQ)에 직렬로 연결된다. 제 2 부하 엔모스 트랜지스터(MNR2)는 제 M 부하 피모스 트랜지스터(MPR M)와 제 2 접지 전압(VSS) 사이에 연결되며, 드레인이 제 2 하강 전압(VDROP2)을 발생하고 게이트와 소스가 연결된다.
제 2 전압 보상부(350)는 제 2 전원 전압(VDD)과 제 2 하강 전압(VDROP2)이 제 3 보상 피모스 트랜지스터(MP31)의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우 제 2 반전 데이터 신호(/DATA2)의 전압 레벨을 보상하며, 제 2하강 전압(VDROP2)은 제 N+1 내지 제 M 부하 피모스 트랜지스터들(MPR N+1, MPR N+2 ~ MPR M)의 개수에 의하여 정해진다.
도 3의 데이터 출력 회로(300)의 제 1 전압 보상부(340) 및 제 2 전압 보상부(350)는 제 1 전원 전압(VDDQ)이 제 2 전원 전압(VDD)보다 제 1 및 제 3 보상 피모스 트랜지스터(MPC1, MPC3)의 문턱 전압 레벨이상 작은 경우에 제 1 및 제 2 반전 데이터 신호(/DATA1, /DATA2)의 전압 레벨을 보상한다.
도 4의 제 1 및 제 2 전압 보상부(340, 350)의 새로운 실시예는 제 1 전원 전압(VDDQ)이 제 2 전원 전압(VDD)보다 제 1 및 제 3 보상 피모스 트랜지스터 (MPC11, MPC31)의 문턱 전압 레벨이상 작지 않더라도 제 1 및 제 2 반전 데이터 신호(/DATA1, /DATA2)의 전압 레벨을 보상할 수 있다.
즉, 도 4의 제 1 전압 보상부(340) 및 제 2 전압 보상부(350)를 이용하면, 제 1 전원 전압(VDDQ)의 변화를 좀더 정밀하게 인식하여 출력 데이터 신호(DATAOUT)의 스큐 조절이 가능하다.
이러한 동작을 위하여, 제 1 보상 피모스 트랜지스터(MPC11)의 게이트로 제 1 전원 전압(VDDQ)이 직접 인가되는 대신 제 1 하강 전압(VDROP1)이 인가된다.
제 1 하강 전압(VDROP1)은 제 1 전원 전압(VDDQ)의 전압 레벨에서 제 1 내지 제 N 부하 피모스 트랜지스터들(MPR1, MPR2 ~MPR N)의 문턱 전압 레벨의 총 합을 뺀 값을 전압 레벨로서 갖는다. 즉, 제 1 하강 전압(VDROP1)의 전압 레벨은 제 1 내지 제 N 부하 피모스 트랜지스터들(MPR1, MPR2 ~MPR N)의 개수에 의하여 정해진다.
제 1 전원 전압(VDDQ)의 전압 레벨이 제 2 전원 전압(VDD)의 전압 레벨과 제 1 보상 피모스 트랜지스터(MPC11)의 문턱 전압 레벨 이상 차이가 나지 않더라도, 제 1 내지 제 N 부하 피모스 트랜지스터들(MPR1, MPR2 ~MPR N)의 개수를 조정하여 제 1 하강 전압(VDROP1)의 전압 레벨을 조정한다면 제 1 보상 피모스 트랜지스터 (MPC11)를 턴 온 시킬 수 있다. 따라서 제 1 반전 데이터 신호(/DATA1)의 전압 레벨을 보상할 수 있다.
제 2 전압 보상부(350)의 동작도 제 1 전압 보상부(340)의 동작과 동일하다. 즉, 제 3 보상 피모스 트랜지스터(MPC31)의 게이트로 제 1 전원 전압(VDDQ)이 직접 인가되는 대신 제 2 하강 전압(VDROP2)이 인가된다.
제 2 하강 전압(VDROP2)은 제 1 전원 전압(VDDQ)의 전압 레벨에서 제 N+1 내지 제 M 부하 피모스 트랜지스터들(MPR N+1, MPR N+2 ~MPR M)의 문턱 전압 레벨의 총 합을 뺀 값을 전압 레벨로서 갖는다. 즉, 제 2 하강 전압(VDROP2)의 전압 레벨은 제 N+1 내지 제 M 부하 피모스 트랜지스터들(MPR N+1, MPR N+2 ~ MPR M)의 개수에 의하여 정해진다.
제 1 전원 전압(VDDQ)의 전압 레벨이 제 2 전원 전압(VDD)의 전압 레벨과 제 3 보상 피모스 트랜지스터(MPC31)의 문턱 전압 레벨 이상 차이가 나지 않더라도, 제 N+1 내지 제 M 부하 피모스 트랜지스터들(MPR N+1, MPR N+2 ~MPR M)의 개수를 조정하여 제 2 하강 전압(VDROP2)의 전압 레벨을 조정한다면 제 3 보상 피모스 트랜지스터(MPC31)를 턴 온 시킬 수 있다. 따라서 제 2 반전 데이터 신호(/DATA2) 의 전압 레벨을 보상할 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 데이터 출력 데이터 회로이다.
도 6은 도 5의 제 1 및 제 2 제어 전압 발생부를 나타내는 회로도이다.
도 5 및 도 6을 참조하면, 본 발명의 제 2 실시예에 따른 데이터 출력 회로(500)는 제 1 반전부(530), 제 1 전압 보상부(540), 제 2 반전부(550), 제 2 전압 보상부(560) 및 드라이버부(570)를 구비한다.
제 1 반전부(530)는 소정의 출력 전압 레벨을 가지는 제 1 전원 전압(VDDQ)의 레벨과 소정의 동작 전압 레벨을 가지는 제 2 전원 전압(VDD)의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 1 데이터 신호(DATA1)를 수신하여 반전시킨 제 1 반전 데이터 신호(/DATA1)를 발생한다.
좀더 설명하면, 제 1 반전부(530)는 제 1 반전 피모스 트랜지스터(MPA1), 제 2 반전 피모스 트랜지스터(MPA2), 제 1 반전 엔모스 트랜지스터(MNA1) 및 제 1 제어 전압 발생부(545)를 구비한다.
제 1 반전 피모스 트랜지스터(MPA1)는 제 1 전원 전압(VDDQ)에 소스가 연결되고 게이트에 소정의 제 1 제어 전압(CON1)이 인가된다. 제 2 반전 피모스 트랜지스터(MPA2)는 제 1 반전 피모스 트랜지스터(MPA1)의 드레인에 소스가 연결되고 게이트에 제 1 데이터 신호(DATA1)가 인가되며 드레인이 제 1 반전 데이터 신호(/DATA1)를 발생한다.
제 1 반전 엔모스 트랜지스터(MNA1)는 제 2 반전 피모스 트랜지스터(MPA2)의 드레인에 드레인이 연결되고 게이트에 제 1 데이터 신호(DATA1)가 인가되며 소스가 제 1 접지 전압(VSSQ)에 연결된다.
제 1 제어 전압 발생부(545)는 제 1 전원 전압(VDDQ)의 레벨과 제 2 전원 전압(VDD)의 레벨이 동일하면 제 1 제어 전압(CON1)을 제 1 논리 레벨로 발생하고, 제 2 전원 전압(VDD)의 레벨보다 제 1 전원 전압(VDDQ)의 레벨이 일정 레벨만큼 낮으면 제 1 제어 전압(CON1)을 제 2 논리 레벨로 발생한다.
제 1 제어 전압 발생부(545)는 제 1 제어 피모스 트랜지스터(MPCON1), 제 1 내지 제 N 부하 피모스 트랜지스터들(MPR1 ~ MPR N), 제 1 제어 엔모스 트랜지스터(MNCON1)를 구비한다.
제 1 제어 피모스 트랜지스터(MPCON1)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 1 전원 전압(VDDQ)이 게이트로 인가된다. 제 1 내지 제 N 부하 피모스 트랜지스터들(MPR1 ~ MPR N)은 제 1 제어 피모스 트랜지스터(MPCON1)에 직렬로 연결된다.
제 1 제어 엔모스 트랜지스터(MNCON1)는 제 N 부하 피모스 트랜지스터(MPR N)와 제 2 접지 전압(VSS) 사이에 연결되며, 드레인이 제 1 제어 전압(CON1)을 발생하고 게이트와 소스가 연결된다.
제 1 전압 보상부(540)는 제 1 전원 전압(VDDQ)의 레벨이 제 2 전원 전압(VDD)의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우, 제 1 반전 데이터 신호(/DATA1)의 전압 레벨을 보상하여 제 1 드라이빙 신호(DRV1)를 발생한다.
제 1 전압 보상부(540)는 제 1 보상 피모스 트랜지스터(MPC1) 및 제 2 보상 피모스 트랜지스터(MPC2)를 구비한다. 제 1 보상 피모스 트랜지스터(MPC1)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 1 전원 전압(VDDQ)이 게이트로 인가된다.
제 2 보상 피모스 트랜지스터(MPC2)는 제 1 보상 피모스 트랜지스터(MPC1)의 드레인에 소스가 연결되고 제 1 데이터 신호(DATA1)가 게이트로 인가되며 제 2 반전 피모스 트랜지스터(MPA2)와 제 1 반전 엔모스 트랜지스터(MNA1)의 연결 노드에 소스가 연결된다.
제 1 전압 보상부(540)는 제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)이 제 1 보상 피모스 트랜지스터(MPC1)의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 제 1 반전 데이터 신호(/DATA1)의 전압 레벨을 보상하는 것을 특징으로 한다.
도 5에는 클럭 신호(CLK)에 응답하여 데이터 신호(DATA) 및 반전 데이터 신호(/DATA)를 버퍼링한 후 제 1 데이터 신호(DATA1) 및 제 2 데이터 신호(DATA2) 로서 출력하는 버퍼 로직부(510)가 도시되어 있다.
제 2 반전부(550)는 제 1 전원 전압(VDDQ)의 레벨과 제 2 전원 전압(VDD)의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 2 데이터 신호(DATA2)를 수신하여 반전시킨 제 2 반전 데이터 신호(/DATA2)를 발생한다.
제 2 반전부(550)는 제 3 반전 피모스 트랜지스터(MPA3), 제 4 반전 피모스 트랜지스터(MPA4), 제 2 반전 엔모스 트랜지스터(MNA2) 및 제 2 제어 전압 발생부(565)를 구비한다.
제 3 반전 피모스 트랜지스터(MPA3)는 제 1 전원 전압(VDDQ)에 소스가 연결되고 게이트에 소정의 제 2 제어 전압(CON2)이 인가된다. 제 4 반전 피모스 트랜지스터(MPA4)는 제 3 반전 피모스 트랜지스터(MPA3)의 드레인에 소스가 연결되고 게이트에 제 2 데이터 신호(DATA2)가 인가되며 드레인이 제 2 반전 데이터 신호(/DATA2)를 발생한다.
제 2 반전 엔모스 트랜지스터(MNA2)는 제 4 반전 피모스 트랜지스터(MPA4)의 드레인에 드레인이 연결되고 게이트에 제 2 데이터 신호(DATA2)가 인가되며 소스가 제 1 접지 전압(VSSQ)에 연결된다.
제 2 제어 전압 발생부(565)는 제 1 전원 전압(VDDQ)의 레벨과 제 2 전원 전압(VDD)의 레벨이 동일하면 제 1 제어 전압(CON1)을 제 1 논리 레벨로 발생하고, 제 2 전원 전압(VDD)의 레벨보다 제 1 전원 전압(VDDQ)의 레벨이 일정 레벨만큼 낮으면 제 2 제어 전압(CON2)을 제 2 논리 레벨로 발생한다.
좀더 설명하면, 제 2 제어 전압 발생부(565)는 제 2 제어 피모스 트랜지스터(MPCON2), 제 N+1 내지 제 M 부하 피모스 트랜지스터들(MPR N+1 ~ MPR M) 및 제 2 제어 엔모스 트랜지스터(MNCON2)를 구비한다.
제 2 제어 피모스 트랜지스터(MPCON2)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 1 전원 전압(VDDQ)이 게이트로 인가된다. 제 N+1 내지 제 M 부하 피모스 트랜지스터들(MPR N+1 ~ MPR M)은 제 2 제어 피모스 트랜지스터(MPCON2)에 직렬로 연결된다.
제 2 제어 엔모스 트랜지스터(MNCON2)는 제 M 부하 피모스 트랜지스터(MPR M)와 제 2 접지 전압(VSS) 사이에 연결되며, 드레인이 제 2 제어 전압(CON2)을 발생하고 게이트와 소스가 연결된다.
제 2 전압 보상부(560)는 제 1 전원 전압(VDDQ)이 제 2 전원 전압(VDD)과 일정한 전압 레벨 이상 차이가 나는 경우, 제 2 반전 데이터 신호(/DATA2)의 전압 레벨을 보상하여 제 2 드라이빙 신호(DRV2)를 발생한다.
좀더 설명하면, 제 2 전압 보상부(560)는 제 3 보상 피모스 트랜지스터 (MPC3) 및 제 4 보상 피모스 트랜지스터(MPC4)를 구비한다.
제 3 보상 피모스 트랜지스터(MPC3)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 1 전원 전압(VDDQ)이 게이트로 인가된다. 제 4 보상 피모스 트랜지스터(MPC4)는 제 3 보상 피모스 트랜지스터(MPC3)의 드레인에 소스가 연결되고 제 2 데이터 신호(DATA2)가 게이트로 인가되며 제 4 반전 피모스 트랜지스터(MPA4)와 제 2 반전 엔모스 트랜지스터(MNA2)의 연결 노드에 소스가 연결된다.
제 2 전압 보상부(560)는 제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)이 제 3 보상 피모스 트랜지스터(MPC3)의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 제 2 반전 데이터 신호(/DATA2)의 전압 레벨을 보상한다.
드라이버부(570)는 제 1 드라이빙 신호(DRV1) 및 제 2 드라이빙 신호(DRV2)를 수신하고, 제 1 드라이빙 신호(DRV1) 및 제 2 드라이빙 신호(DRV2)의 논리 레벨과 반대되는 논리 레벨을 가지는 출력 데이터 신호(DATAOUT)를 출력한다.
버퍼 로직부(510)의 동작은 도 3의 동작 설명에서 설명되었으므로 생략된다.
도 5에 도시된 제 2 실시예에 따른 데이터 출력 회로(500)는 제 1 반전부(530) 및 제 2 반전부(550)의 구성 및 동작이 제 1 실시예에 따른 데이터 출력 회로(300)와 다르다. 따라서 제 1 반전부(530) 및 제 2 반전부(550)의 동작을중심으로 설명한다.
제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)이 동일한 전압 레벨을 가지거나 제 1 전원 전압(VDDQ)이 제 2 전원 전압(VDD)보다 제 1 제어 피모스 트랜지스터(MPCON1)의 문턱 전압 레벨 이하로 차이가 난다면 제 1 제어 피모스 트랜지스터(MPCON1)는 턴 오프 된다.
그러면 턴 오프 되어있는 제 1 제어 엔모스 트랜지스터(MNCON1)는 제 1 제어 전압(CON1)을 제 1 논리 레벨 즉, 로우 레벨로 일정하게 유지시킨다.
로우 레벨을 가지는 제 1 제어 전압(CON1)은 제 1 반전 피모스 트랜지스터(MPA1)를 턴 온 시킨다. 제 1 데이터 신호(DATA1)가 로우 레벨인 경우 제 2 반전 피모스 트랜지스터(MPA2)도 턴 온 되어 제 1 반전부(530)는 제 1 반전 데이터 신호(/DATA1)를 제 1 전원 전압(VDDQ)레벨로 발생한다.
이때 제 1 전원 전압(VDDQ)레벨은 동작 전압 레벨을 가지는 제 2 전원 전압(VDD)레벨과 동일하거나 제 1 제어 피모스 트랜지스터(MPCON1)의 문턱 전압 레벨 이하로 차이가 나므로 제 1 드라이빙 신호(DRV1)의 기울기도 느리지 않으며 출력 데이터 신호(DATAOUT)의 스큐도 발생되지 않는다.
제 1 전원 전압(VDDQ)레벨은 동작 전압 레벨을 가지는 제 2 전원 전압(VDD)레벨과 동일하거나 제 1 제어 피모스 트랜지스터(MPCON1)의 문턱 전압 레벨 이하로 차이가 나므로 제 1 보상 피모스 트랜지스터(MPC1)는 턴 오프 되어 있으며 제 1 전압 보상부(540)는 동작되지 않는다.
제 2 전원 전압(VDD)의 레벨보다 제 1 전원 전압(VDDQ)의 레벨이 제 1 제어피모스 트랜지스터(MPCON1)의 문턱 전압 레벨 이상으로 작다면 제 1 제어 피모스 트랜지스터(MPCON1)는 턴 온 되고 제 1 제어 전압(CON1)은 제 2 논리 레벨, 즉, 하이 레벨로 발생된다.
제 1 제어 전압(CON1)의 전압 레벨은 제 1 내지 제 N 부하 피모스 트랜지스터들(MPR 1 ~ MPR N)에 의하여 조절될 수 있다. 제 1 제어 전압(CON1)이 하이 레벨로 발생되면 제 1 반전 피모스 트랜지스터(MPA1)가 턴 오프 된다.
그러나 제 1 전압 보상부(540)의 제 1 보상 피모스 트랜지스터(MPC1)가 턴 온 된다. 제 1 데이터 신호(DATA1)가 로우 레벨이라면 제 2 보상 피모스 트랜지스터(MPC2)도 턴 온 되므로 제 1 반전 데이터 신호(/DATA1)의 전압 레벨은 제 2 전원 전압(VDD)레벨과 동일해진다.
따라서 제 1 드라이빙 신호(DRV1)의 기울기도 느려지지 않으며 출력 데이터 신호(DATAOUT)의 스큐도 발생되지 않는다.
제 1 제어 전압(CON1)은 제 1 전압 보상부(540)의 제 1 보상 피모스 트랜지스터(MPC1)의 동작과 연계되어 동작된다. 즉, 제 1 보상 피모스 트랜지스터(MPC1)가 턴 온 되는 만큼 제 1 반전 피모스 트랜지스터(MPA1)를 턴 오프 시키며, 제 1 보상 피모스 트랜지스터(MPC1)가 턴 오프 되는 만큼 제 1 반전 피모스 트랜지스터(MPA1)를 턴 온 시킨다.
제 2 반전부(550) 및 제 2 전압 보상부(560)의 회로 구성 및 동작은 제 1 반전부(530) 및 제 1 전압 보상부(540)의 회로 구성 및 동작과 동일하므로 상세한 설명은 생략한다.
도 7은 본 발명의 제 3 실시예에 따른 데이터 출력 데이터 회로이다.
도 8은 도 7의 제 1 및 제 2 제어부를 나타내는 회로도이다.
도 7 및 도 8을 참조하면, 본 발명의 제 3 실시예에 따른 데이터 출력 회로(700)는 제 1 반전부(730), 제 1 전압 보상부(740), 제 1 제어부(745), 제 2 반전부(750), 제 2 전압 보상부(760), 제 2 제어부(765) 및 드라이버부(770)를 구비한다.
제 1 반전부(730)는 소정의 출력 전압 레벨을 가지는 제 1 전원 전압(VDDQ)의 레벨과 소정의 동작 전압 레벨을 가지는 제 2 전원 전압(VDD)의 레벨이 동일하면, 동작 전압 레벨을 가지는 제 1 데이터 신호(DATA1)를 수신하여 반전시킨 제 1 반전 데이터 신호(/DATA1)를 발생한다.
좀더 설명하면, 제 1 반전부(730)는 제 1 반전 피모스 트랜지스터(MPA1), 제 2 반전 피모스 트랜지스터(MPA2) 및 제 1 반전 엔모스 트랜지스터(MNA1)를 구비한다.
제 1 반전 피모스 트랜지스터(MPA1)는 제 1 전원 전압(VDDQ)에 소스가 연결되고 게이트에 제 2 제어 신호(CONS2)가 인가된다. 제 2 반전 피모스 트랜지스터(MPA2)는 제 1 반전 피모스 트랜지스터(MPA1)의 드레인에 소스가 연결되고 게이트에 제 1 데이터 신호(DATA1)가 인가되며 드레인이 제 1 반전 데이터 신호(/DATA1)를 발생한다.
제 1 반전 엔모스 트랜지스터(MNA1)는 제 2 반전 피모스 트랜지스터(MPA2)의 드레인에 드레인이 연결되고 게이트에 제 1 데이터 신호(DATA1)가 인가되며 소스가제 1 접지 전압(VSSQ)에 연결된다.
제 1 전압 보상부(740)는 제 1 전원 전압(VDDQ)의 레벨이 제 2 전원 전압(VDD)의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우, 제 1 반전 데이터 신호(/DATA1)의 전압 레벨을 보상하여 제 1 드라이빙 신호(DRV1)를 발생한다.
좀더 설명하면, 제 1 전압 보상부(740)는 제 1 보상 피모스 트랜지스터(MPC1) 및 제 2 보상 피모스 트랜지스터(MPC2)를 구비한다.
제 1 보상 피모스 트랜지스터(MPC1)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 1 제어 신호(CONS1)가 게이트로 인가된다. 제 2 보상 피모스 트랜지스터(MPC2)는 제 1 보상 피모스 트랜지스터(MPC1)의 드레인에 소스가 연결되고 제 1 데이터 신호(DATA1)가 게이트로 인가되며 제 2 반전 피모스 트랜지스터(MPA2)와 제 1 반전 엔모스 트랜지스터(MNA1)의 연결 노드에 소스가 연결된다
제 1 제어부(745)는 제 1 전원 전압(VDDQ)의 레벨이 제 2 전원 전압(VDD)의 레벨과 동일한 경우와 제 1 전원 전압(VDDQ)의 레벨이 제 2 전원 전압(VDD)의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우에 각각 응답하여 제 1 전압 보상부(740)의 동작을 제어하는 제 1 제어 신호(CONS1) 및 제 1 반전부(730)의 동작을 제어하는 제 2 제어 신호(CONS2)를 발생한다.
좀더 설명하면, 제 1 제어부(745)는 제 1 제어 피모스 트랜지스터(MPCON1), 제 1 제어 엔모스 트랜지스터(MNCON1), 제 1 인버터(I1) 및 제 2 인버터(I2)를 구비한다.
제 1 제어 피모스 트랜지스터(MPCON1)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 1 전원 전압(VDDQ)이 게이트로 인가된다. 제 1 제어 엔모스 트랜지스터(MNCON1)는 제 1 제어 피모스 트랜지스터(MPCON1)의 드레인에 드레인이 연결되고 게이트와 소스가 제 2 접지 전압(VSS)에 연결된다.
제 1 인버터(I1)는 제 1 제어 피모스 트랜지스터(MPCON1)와 제 1 제어 엔모스 트랜지스터(MNCON1)의 연결 노드(N1)에 연결되며 제 1 제어 신호(CONS1)를 발생한다. 제 2 인버터(I2)는 제 1 인버터(I1)에 연결되며 제 2 제어 신호(CONS2)를 발생한다.
제 2 반전부(750)는 제 1 전원 전압(VDDQ)의 레벨과 제 2 전원 전압(VDD)의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 2 데이터 신호(DATA2)를 수신하여 반전시킨 제 2 반전 데이터 신호(/DATA2)를 발생한다.
좀더 설명하면, 제 2 반전부(750)는 제 3 반전 피모스 트랜지스터(MPA3), 제 4 반전 피모스 트랜지스터(MPA4) 및 제 2 반전 엔모스 트랜지스터(MNA2)를 구비한다.
제 3 반전 피모스 트랜지스터(MPA3)는 제 1 전원 전압(VDDQ)에 소스가 연결되고 게이트에 소정의 제 4 제어 신호(CONS4)가 인가된다. 제 4 반전 피모스 트랜지스터(MPA4)는 제 3 반전 피모스 트랜지스터(MPA3)의 드레인에 소스가 연결되고 게이트에 제 2 데이터 신호(DATA2)가 인가되며 드레인이 제 2 반전 데이터 신호(/DATA2)를 발생한다.
제 2 반전 엔모스 트랜지스터(MNA2)는 제 4 반전 피모스 트랜지스터(MPA4)의드레인에 드레인이 연결되고 게이트에 제 2 데이터 신호(DATA2)가 인가되며 소스가 제 1 접지 전압(VSSQ)에 연결된다.
제 2 전압 보상부(760)는 제 1 전원 전압(VDDQ)이 제 2 전원 전압(VDD)과 일정한 전압 레벨 이상 차이가 나는 경우, 제 2 반전 데이터 신호(/DATA2)의 전압 레벨을 보상하여 제 2 드라이빙 신호(DRV2)를 발생한다.
좀더 설명하면, 제 2 전압 보상부(760)는 제 3 보상 피모스 트랜지스터 (MPC3) 및 제 4 보상 피모스 트랜지스터(MPC4)를 구비한다.
제 3 보상 피모스 트랜지스터(MPC3)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 3 제어 신호(CONS3)가 게이트로 인가된다. 제 4 보상 피모스 트랜지스터(MPC4)는 제 3 보상 피모스 트랜지스터(MPC3)의 드레인에 소스가 연결되고 제 2 데이터 신호(DATA2)가 게이트로 인가되며 제 4 반전 피모스 트랜지스터(MPA4)와 제 2 반전 엔모스 트랜지스터(MNA2)의 연결 노드에 소스가 연결된다.
제 2 제어부(765)는 제 1 전원 전압(VDDQ)의 레벨이 제 2 전원 전압(VDD)의 레벨과 동일한 경우와 제 1 전원 전압(VDDQ)의 레벨이 제 2 전원 전압(VDD)의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우에 각각 응답하여 제 2 전압 보상부(760)의 동작을 제어하는 제 3 제어 신호(CONS3) 및 제 2 반전부(750)의 동작을 제어하는 제 4 제어 신호(CONS4)를 발생한다.
좀더 설명하면, 제 2 제어부(765)는 제 2 제어 피모스 트랜지스터(MPCON2), 제 2 제어 엔모스 트랜지스터(MNCON2), 제 3 인버터(I3) 및 제 4 인버터(I4)를 구비한다.
제 2 제어 피모스 트랜지스터(MPCON2)는 제 2 전원 전압(VDD)에 소스가 연결되고 제 1 전원 전압(VDDQ)이 게이트로 인가된다. 제 2 제어 엔모스 트랜지스터(MNCON2)는 제 2 제어 피모스 트랜지스터(MPCON2)의 드레인에 드레인이 연결되고 게이트와 소스가 제 2 접지 전압(VSS)에 연결된다.
제 3 인버터(I3)는 제 2 제어 피모스 트랜지스터(MPCON2)와 제 2 제어 엔모스 트랜지스터(MNCON2)의 연결 노드(N2)에 연결되며 제 3 제어 신호(CONS3)를 발생한다. 제 4 인버터(I4)는 제 3 인버터(I3)에 연결되며 제 4 제어 신호(CONS4) 를 발생한다.
드라이버부(770)는 제 1 드라이빙 신호(DRV1) 및 제 2 드라이빙 신호(DRV2)를 수신하고, 제 1 드라이빙 신호(DRV1) 및 제 2 드라이빙 신호(DRV2)의 논리 레벨과 반대되는 논리 레벨을 가지는 출력 데이터 신호(DATAOUT)를 출력한다.
도 7의 제 3 실시예에 따른 데이터 출력 회로(700)는 제 1 반전부(730)와 제 1 전압 보상부(740)를 제어하는 제 1 제어 신호(CONS1) 및 제 2 제어 신호(CONS2)를 발생하는 제 1 제어부(745)와 제 2 반전부(750)와 제 2 전압 보상부(760)를 제어하는 제 3 제어 신호(CONS3) 및 제 4 제어 신호(CONS4)를 발생하는 제 2 제어부(765)를 구비하는 것을 특징으로 한다.
제 1 제어 신호(CONS1)와 제 2 제어 신호(CONS2)는 서로 반대되는 위상을 가진 신호로서, 제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)의 전압 레벨의 차이가 없을 경우에는 제 2 제어 신호(CONS2)는 로우 레벨로 발생되고 제 1 제어신호(CONS1)는 하이 레벨로 발생된다.
제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)의 전압 레벨의 차이가 있을 경우, 즉, 제 1 전원 전압(VDDQ)의 전압 레벨이 제 2 전원 전압(VDD)의 전압 레벨보다 제 1 제어 피모스 트랜지스터(MPCON1)의 문턱 전압 레벨 이상으로 작을 경우, 제 2 제어 신호(CONS2)는 하이 레벨로 발생되고 제 1 제어 신호(CONS1)는 로우 레벨로 발생된다.
제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)의 전압 레벨의 차이가 없어서 제 2 제어 신호(CONS2)는 로우 레벨로 발생되고 제 1 제어 신호(CONS1)는 하이 레벨로 발생되면, 제 1 반전부(730)의 제 1 반전 피모스 트랜지스터(MPA1)는 턴 온 되고, 제 1 전압 보상부(740)의 제 1 보상 피모스 트랜지스터(MPC1)는 턴 오프 된다. 따라서 제 1 전압 보상부(740)는 동작되지 않는다.
제 1 데이터 신호(DATA1)가 로우 레벨일 경우, 제 2 반전 피모스 트랜지스터(MPA2)가 턴 온 되면 제 1 반전 데이터 신호(/DATA1)는 제 1 전원 전압(VDDQ)레벨로 활성화된다. 제 1 전원 전압(VDDQ)의 전압 레벨은 제 2 전원 전압(VDD)의 전압 레벨과 차이가 없으므로 제 1 드라이빙 신호(DRV1)의 기울기도 느려지지 않으며 출력 데이터 신호(DATAOUT)의 스큐도 발생되지 않는다.
제 1 전원 전압(VDDQ)의 전압 레벨이 제 2 전원 전압(VDD)의 전압 레벨보다 제 1 제어 피모스 트랜지스터(MPCON1)의 문턱 전압 레벨 이상으로 작아서, 제 2 제어 신호(CONS2)는 하이 레벨로 발생되고 제 1 제어 신호(CONS1)는 로우 레벨로 발생되면 제 1 반전 피모스 트랜지스터(MPA1)는 턴 오프 되고 제 1 보상 피모스 트랜지스터(MPC1)는 턴 온 된다. 따라서 제 1 반전부(730)는 동작되지 않는다.
제 1 데이터 신호(DATA1)가 로우 레벨일 경우, 제 2 보상 피모스 트랜지스터(MPC2)가 턴 온 되면 제 1 반전 데이터 신호(/DATA1)는 제 2 전원 전압(VDD)레벨로 활성화된다. 제 1 드라이빙 신호(DRV1)도 제 2 전원 전압(VDD) 레벨을 가지게 되므로 제 1 드라이빙 신호(DRV1)의 기울기도 느려지지 않으며 출력 데이터 신호(DATAOUT)의 스큐도 발생되지 않는다.
제 1 전원 전압(VDDQ)의 전압 레벨이 제 2 전원 전압(VDD)의 전압 레벨보다 제 1 제어 피모스 트랜지스터(MPCON1)의 문턱 전압 레벨 이상으로 작은 경우, 도 8의 제 1 제어부(745)의 제 1 제어 피모스 트랜지스터(MPCON1)는 턴 온 되고 연결 노드(N1)는 제 2 전원 전압(VDD)의 레벨을 가지게 된다. 그리고, 제 1 제어 신호(CONS1)는 로우 레벨을 가지고 제 2 제어 신호(CONS2)는 하이 레벨을 가진다.
제 1 전원 전압(VDDQ)의 전압 레벨이 제 2 전원 전압(VDD)의 전압 레벨과 동일한 경우 제 1 제어 피모스 트랜지스터(MPCON1)는 턴 오프 되고 연결 노드(N1)는 플로우팅(floating) 상태가 된다.
그러나 연결 노드(N1)의 전압 레벨은 제 1 제어 엔모스 트랜지스터(MNCON1) 에 의하여 점점 낮아지다가 제 1 제어 엔모스 트랜지스터(MNCON1)의 문턱 전압 레벨의 전압 레벨을 가지게 된다. 그리고 제 1 제어 신호(CONS1)는 하이 레벨을 가지고 제 2 제어 신호(CONS2)는 로우 레벨을 가진다.
제 2 반전부(750)와 제 2 전압 보상부(760) 및 제 2 제어부(765)의 회로 구성 및 동작은 제 2 반전부(750)와 제 2 전압 보상부(760) 및 제 2 제어부(765)의회로 구성 및 동작과 동일하므로 상세한 설명은 생략한다.
도 7의 제 3 실시예에 따른 데이터 출력 회로(700)는 제 1 제어 신호(CONS1)와 제 2 제어 신호(CONS2)를 이용하여 제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)의 전압 레벨의 차이에 따라 제 1 반전 데이터 신호(/DATA1)의 전압 레벨을 보상하는 전원 전압을 선택할 수 있다.
또한 데이터 출력 회로(700)는 제 3 제어 신호(CONS3)와 제 4 제어 신호(CONS4)를 이용하여 제 1 전원 전압(VDDQ)과 제 2 전원 전압(VDD)의 전압 레벨의 차이에 따라 제 2 반전 데이터 신호(/DATA2)의 전압 레벨을 보상하는 전원 전압을 선택할 수 있다.
따라서 제 1 전원 전압(VDDQ)의 전압 레벨의 변화와 상관없이 출력 데이터 신호(DATAOUT)의 스큐를 최소화 할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 데이터 출력 회로는 동작 전압 레벨과 다른 전압 레벨을 가지는 전원 전압의 전압 레벨 변화를 자동으로 인식하여 출력되는 데이터 신호의 스큐를 개선시킬 수 있는 장점이 있다.

Claims (30)

  1. 소정의 동작 전압 레벨을 가지는 제 1 데이터 신호를 수신하여 반전시킨 제 1 반전 데이터 신호를 발생하는 제 1 반전부 ;
    소정의 출력 전압 레벨을 가지는 제 1 전원 전압이 상기 동작 전압 레벨을 가지는 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하여 제 1 드라이빙 신호를 발생하는 제 1 전압 보상부 ;
    상기 동작 전압 레벨을 가지는 제 2 데이터 신호를 수신하여 반전시킨 제 2 반전 데이터 신호를 발생하는 제 2 반전부 ;
    상기 제 1 전원 전압이 상기 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하여 제 2 드라이빙 신호를 발생하는 제 2 전압 보상부 ; 및
    상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호를 수신하고, 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호의 논리 레벨과 반대되는 논리 레벨을 가지는 출력 데이터 신호를 출력하는 드라이버부를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  2. 제 1항에 있어서, 상기 제 1 반전부는,
    직렬 연결되는 제 1 피모스 트랜지스터와 제 1 엔모스 트랜지스터가 상기 제 1 전원 전압과 상기 출력 전압 레벨을 가지는 제 1 접지 전압 사이에 연결되어 인버터를 형성하고,
    상기 제 1 데이터 신호가 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터의 게이트로 인가되는 것을 특징으로 하는 데이터 출력 회로.
  3. 제 1항에 있어서, 상기 제 2 반전부는,
    직렬 연결되는 제 2 피모스 트랜지스터와 제 2 엔모스 트랜지스터가 상기 제 1 전원 전압과 상기 제 1 접지 전압 사이에 연결되어 인버터를 형성하고,
    상기 제 2 데이터 신호가 상기 제 2 피모스 트랜지스터와 상기 제 2 엔모스 트랜지스터의 게이트로 인가되는 것을 특징으로 하는 데이터 출력 회로.
  4. 제 1항에 있어서, 상기 제 1 전압 보상부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가되는 제 1 보상 피모스 트랜지스터 ; 및
    상기 제 1 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 1 데이터 신호가 게이트로 인가되며 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터의 연결 노드에 소스가 연결되는 제 2 보상 피모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  5. 제 4항에 있어서, 상기 제 1 전압 보상부는,
    상기 제 1 전원 전압과 상기 제 2 전원 전압이 상기 제 1 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하는 것을 특징으로 하는 데이터 출력 회로.
  6. 제 1항에 있어서, 상기 제 2 전압 보상부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가되는 제 3 보상 피모스 트랜지스터 ; 및
    상기 제 3 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 2 데이터 신호가 게이트로 인가되며 상기 제 2 피모스 트랜지스터와 상기 제 2 엔모스 트랜지스터의 연결 노드에 소스가 연결되는 제 4 보상 피모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  7. 제 6항에 있어서, 상기 제 2 전압 보상부는,
    상기 제 1 전원 전압과 상기 제 2 전원 전압이 상기 제 3 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하는 것을 특징으로 하는 데이터 출력 회로.
  8. 제 1항에 있어서, 상기 제 1 데이터 신호 및 제 2 데이터 신호는,
    서로 동일한 레벨을 가지는 신호인 것을 특징으로 하는 데이터 출력 회로.
  9. 제 1항에 있어서, 상기 제 1 전압 보상부는,
    상기 제 2 전원 전압에 소스가 연결되고 소정의 제 1 하강 전압이 게이트로 인가되는 제 1 보상 피모스 트랜지스터 ;
    상기 제 1 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 1 데이터 신호가 게이트로 인가되며 상기 제 1 피모스 트랜지스터와 상기 제 1 엔모스 트랜지스터의 연결 노드에 소스가 연결되는 제 2 보상 피모스 트랜지스터 ;
    상기 제 1 전원 전압에 직렬로 연결되는 제 1 내지 제 N 부하 피모스 트랜지스터들 ; 및
    상기 제 N 부하 피모스 트랜지스터와 제 2 접지 전압 사이에 연결되며, 드레인이 상기 제 1 하강 전압을 발생하고 게이트와 소스가 연결된 제 1 부하 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  10. 제 9항에 있어서, 상기 제 1 전압 보상부는,
    상기 제 2 전원 전압과 상기 제 1 하강 전압이 상기 제 1 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하며,
    상기 제 1 하강 전압은,
    상기 제 1 내지 제 N 부하 피모스 트랜지스터들의 개수에 의하여 정해지는것을 특징으로 하는 데이터 출력 회로.
  11. 제 1항에 있어서, 상기 제 2 전압 보상부는,
    상기 제 2 전원 전압에 소스가 연결되고 소정의 제 2 하강 전압이 게이트로 인가되는 제 3 보상 피모스 트랜지스터 ;
    상기 제 3 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 2 데이터 신호가 게이트로 인가되며 상기 제 2 피모스 트랜지스터와 상기 제 2 엔모스 트랜지스터의 연결 노드에 소스가 연결되는 제 4 보상 피모스 트랜지스터 ;
    상기 제 1 전원 전압에 직렬로 연결되는 제 N+1 내지 제 M 부하 피모스 트랜지스터들 ; 및
    상기 제 M 부하 피모스 트랜지스터와 제 2 접지 전압 사이에 연결되며, 드레인이 상기 제 2 하강 전압을 발생하고 게이트와 소스가 연결된 제 2 부하 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  12. 제 11항에 있어서, 상기 제 2 전압 보상부는,
    상기 제 2전원 전압과 상기 제 2 하강 전압이 상기 제 3 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하며,
    상기 제 2 하강 전압은,
    상기 제 N+1 내지 제 M 부하 피모스 트랜지스터들의 개수에 의하여 정해지는것을 특징으로 하는 데이터 출력 회로.
  13. 소정의 출력 전압 레벨을 가지는 제 1 전원 전압의 레벨과 소정의 동작 전압 레벨을 가지는 제 2 전원 전압의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 1 데이터 신호를 수신하여 반전시킨 제 1 반전 데이터 신호를 발생하는 제 1 반전부 ;
    상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하여 제 1 드라이빙 신호를 발생하는 제 1 전압 보상부 ;
    상기 제 1 전원 전압의 레벨과 상기 제 2 전원 전압의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 2 데이터 신호를 수신하여 반전시킨 제 2 반전 데이터 신호를 발생하는 제 2 반전부 ;
    상기 제 1 전원 전압이 상기 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하여 제 2 드라이빙 신호를 발생하는 제 2 전압 보상부 ; 및
    상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호를 수신하고, 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호의 논리 레벨과 반대되는 논리 레벨을 가지는 출력 데이터 신호를 출력하는 드라이버부를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  14. 제 13항에 있어서, 상기 제 1 반전부는,
    상기 제 1 전원 전압에 소스가 연결되고 게이트에 소정의 제 1 제어 전압이 인가되는 제 1 반전 피모스 트랜지스터 ;
    상기 제 1 반전 피모스 트랜지스터의 드레인에 소스가 연결되고 게이트에 상기 제 1 데이터 신호가 인가되며 드레인이 상기 제 1 반전 데이터 신호를 발생하는 제 2 반전 피모스 트랜지스터 ;
    상기 제 2 반전 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트에 상기 제 1 데이터 신호가 인가되며 소스가 제 1 접지 전압에 연결되는 제 1 반전 엔모스 트랜지스터 ; 및
    상기 제 1 전원 전압의 레벨과 상기 제 2 전원 전압의 레벨이 동일하면 상기 제 1 제어 전압을 제 1 논리 레벨로 발생하고, 상기 제 2 전원 전압의 레벨보다 상기 제 1 전원 전압의 레벨이 일정 레벨만큼 낮으면 상기 제 1 제어 전압을 제 2 논리 레벨로 발생하는 제 1 제어 전압 발생부를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  15. 제 14항에 있어서, 상기 제 1 제어 전압 발생부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가되는 제 1 제어 피모스 트랜지스터 ;
    상기 제 1 제어 피모스 트랜지스터에 직렬로 연결되는 제 1 내지 제 N 부하 피모스 트랜지스터들 ; 및
    상기 제 N 부하 피모스 트랜지스터와 제 2 접지 전압 사이에 연결되며, 드레인이 상기 제 1 제어 전압을 발생하고 게이트와 소스가 연결된 제 1 제어 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  16. 제 13항에 있어서, 상기 제 1 전압 보상부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가되는 제 1 보상 피모스 트랜지스터 ; 및
    상기 제 1 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 1 데이터 신호가 게이트로 인가되며 상기 제 2 반전 피모스 트랜지스터와 상기 제 1 반전 엔모스 트랜지스터의 연결 노드에 소스가 연결되는 제 2 보상 피모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  17. 제 16항에 있어서, 상기 제 1 전압 보상부는,
    상기 제 1 전원 전압과 상기 제 2 전원 전압이 상기 제 1 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하는 것을 특징으로 하는 데이터 출력 회로.
  18. 제 13항에 있어서, 상기 제 2 반전부는,
    상기 제 1 전원 전압에 소스가 연결되고 게이트에 소정의 제 2 제어 전압이 인가되는 제 3 반전 피모스 트랜지스터 ;
    상기 제 3 반전 피모스 트랜지스터의 드레인에 소스가 연결되고 게이트에 상기 제 2 데이터 신호가 인가되며 드레인이 상기 제 2 반전 데이터 신호를 발생하는 제 4 반전 피모스 트랜지스터 ;
    상기 제 4 반전 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트에 상기 제 2 데이터 신호가 인가되며 소스가 제 1 접지 전압에 연결되는 제 2 반전 엔모스 트랜지스터 ; 및
    상기 제 1 전원 전압의 레벨과 상기 제 2 전원 전압의 레벨이 동일하면 상기 제 1 제어 전압을 제 1 논리 레벨로 발생하고, 상기 제 2 전원 전압의 레벨보다 상기 제 1 전원 전압의 레벨이 일정 레벨만큼 낮으면 상기 제 2 제어 전압을 제 2 논리 레벨로 발생하는 제 2 제어 전압 발생부를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  19. 제 18항에 있어서, 상기 제 2 제어 전압 발생부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가되는 제 2 제어 피모스 트랜지스터 ;
    상기 제 2 제어 피모스 트랜지스터에 직렬로 연결되는 제 N+1 내지 제 M 부하 피모스 트랜지스터들 ; 및
    상기 제 M+1 부하 피모스 트랜지스터와 제 2 접지 전압 사이에 연결되며, 드레인이 상기 제 2 제어 전압을 발생하고 게이트와 소스가 연결된 제 2 제어 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  20. 제 13항에 있어서, 상기 제 2 전압 보상부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가되는 제 3 보상 피모스 트랜지스터 ; 및
    상기 제 3 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 2 데이터 신호가 게이트로 인가되며 상기 제 4 반전 피모스 트랜지스터와 상기 제 2 반전 엔모스 트랜지스터의 연결 노드에 소스가 연결되는 제 4 보상 피모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  21. 제 20항에 있어서, 상기 제 2 전압 보상부는,
    상기 제 1 전원 전압과 상기 제 2 전원 전압이 상기 제 3 보상 피모스 트랜지스터의 문턱 전압(thresh hold voltage) 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하는 것을 특징으로 하는 데이터 출력 회로.
  22. 제 13항에 있어서, 상기 제 1 데이터 신호 및 제 2 데이터 신호는,
    서로 동일한 레벨을 가지는 신호인 것을 특징으로 하는 데이터 출력 회로.
  23. 소정의 출력 전압 레벨을 가지는 제 1 전원 전압의 레벨과 소정의 동작 전압 레벨을 가지는 제 2 전원 전압의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 1 데이터 신호를 수신하여 반전시킨 제 1 반전 데이터 신호를 발생하는 제 1반전부 ;
    상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 1 반전 데이터 신호의 전압 레벨을 보상하여 제 1 드라이빙 신호를 발생하는 제 1 전압 보상부 ;
    상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 동일한 경우와 상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우에 각각 응답하여 상기 제 1 전압 보상부의 동작을 제어하는 제 1 제어 신호 및 상기 제 1 반전부의 동작을 제어하는 제 2 제어 신호를 발생하는 제 1 제어부 ;
    상기 제 1 전원 전압의 레벨과 상기 제 2 전원 전압의 레벨이 동일하면, 소정의 동작 전압 레벨을 가지는 제 2 데이터 신호를 수신하여 반전시킨 제 2 반전 데이터 신호를 발생하는 제 2 반전부 ;
    상기 제 1 전원 전압이 상기 제 2 전원 전압과 일정한 전압 레벨 이상 차이가 나는 경우, 상기 제 2 반전 데이터 신호의 전압 레벨을 보상하여 제 2 드라이빙 신호를 발생하는 제 2 전압 보상부 ;
    상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 동일한 경우와 상기 제 1 전원 전압의 레벨이 상기 제 2 전원 전압의 레벨과 일정한 전압 레벨 이상 차이가 나는 경우에 각각 응답하여 상기 제 2 전압 보상부의 동작을 제어하는 제 3 제어 신호 및 상기 제 2 반전부의 동작을 제어하는 제 4 제어 신호를 발생하는 제 2 제어부 ; 및
    상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호를 수신하고, 상기 제 1 드라이빙 신호 및 상기 제 2 드라이빙 신호의 논리 레벨과 반대되는 논리 레벨을 가지는 출력 데이터 신호를 출력하는 드라이버부를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  24. 제 23항에 있어서, 상기 제 1 반전부는,
    상기 제 1 전원 전압에 소스가 연결되고 게이트에 상기 제 2 제어 신호가 인가되는 제 1 반전 피모스 트랜지스터 ;
    상기 제 1 반전 피모스 트랜지스터의 드레인에 소스가 연결되고 게이트에 상기 제 1 데이터 신호가 인가되며 드레인이 상기 제 1 반전 데이터 신호를 발생하는 제 2 반전 피모스 트랜지스터 ; 및
    상기 제 2 반전 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트에 상기 제 1 데이터 신호가 인가되며 소스가 제 1 접지 전압에 연결되는 제 1 반전 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  25. 제 23항에 있어서, 상기 제 1 제어부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가되는 제 1 제어 피모스 트랜지스터 ;
    상기 제 1 제어 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트와 소스가 제 2 접지 전압에 연결된 제 1 제어 엔모스 트랜지스터 ;
    상기 제 1 제어 피모스 트랜지스터와 상기 제 1 제어 엔모스 트랜지스터의 연결노드에 연결되며 상기 제 1 제어 신호를 발생하는 제 1 인버터 ; 및
    상기 제 1 인버터에 연결되며 상기 제 2 제어 신호를 발생하는 제 2 인버터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  26. 제 23항에 있어서, 상기 제 1 전압 보상부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 제어 신호가 게이트로 인가되는 제 1 보상 피모스 트랜지스터 ; 및
    상기 제 1 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 1 데이터 신호가 게이트로 인가되며 상기 제 2 반전 피모스 트랜지스터와 상기 제 1 반전 엔모스 트랜지스터의 연결 노드에 소스가 연결되는 제 2 보상 피모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  27. 제 23항에 있어서, 상기 제 2 반전부는,
    상기 제 1 전원 전압에 소스가 연결되고 게이트에 소정의 제 4 제어 신호가 인가되는 제 3 반전 피모스 트랜지스터 ;
    상기 제 3 반전 피모스 트랜지스터의 드레인에 소스가 연결되고 게이트에 상기 제 2 데이터 신호가 인가되며 드레인이 상기 제 2 반전 데이터 신호를 발생하는 제 4 반전 피모스 트랜지스터 ; 및
    상기 제 4 반전 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트에상기 제 2 데이터 신호가 인가되며 소스가 제 1 접지 전압에 연결되는 제 2 반전 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  28. 제 23항에 있어서, 상기 제 2 제어부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 1 전원 전압이 게이트로 인가되는 제 2 제어 피모스 트랜지스터 ;
    상기 제 2 제어 피모스 트랜지스터의 드레인에 드레인이 연결되고 게이트와 소스가 제 2 접지 전압에 연결된 제 2 제어 엔모스 트랜지스터 ;
    상기 제 2 제어 피모스 트랜지스터와 상기 제 2 제어 엔모스 트랜지스터의 연결노드에 연결되며 상기 제 3 제어 신호를 발생하는 제 3 인버터 ; 및
    상기 제 3 인버터에 연결되며 상기 제 4 제어 신호를 발생하는 제 4 인버터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  29. 제 23항에 있어서, 상기 제 2 전압 보상부는,
    상기 제 2 전원 전압에 소스가 연결되고 상기 제 3 제어 신호가 게이트로 인가되는 제 3 보상 피모스 트랜지스터 ; 및
    상기 제 3 보상 피모스 트랜지스터의 드레인에 소스가 연결되고 상기 제 2 데이터 신호가 게이트로 인가되며 상기 제 4 반전 피모스 트랜지스터와 상기 제 2 반전 엔모스 트랜지스터의 연결 노드에 소스가 연결되는 제 4 보상 피모스 트랜지스터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  30. 제 23항에 있어서, 상기 제 1 데이터 신호 및 제 2 데이터 신호는,
    서로 동일한 레벨을 가지는 신호인 것을 특징으로 하는 데이터 출력 회로.
KR10-2002-0043694A 2002-07-24 2002-07-24 데이터 신호의 스큐를 개선하는 데이터 출력 회로 KR100429890B1 (ko)

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