KR20000041441A

KR20000041441A - 데이터 출력버퍼

Info

Publication number: KR20000041441A
Application number: KR1019980057300A
Authority: KR
Inventors: 최정균
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-12-22
Filing date: 1998-12-22
Publication date: 2000-07-15
Also published as: US6188254B1; KR100369123B1

Abstract

본 발명은 반도체 메모리장치의 데이터 출력버퍼에 관한 것으로, 본 발명에 의한 데이터 출력버퍼는, 출력노드에 제1전원을 공급하는 풀업트랜지스터와, 상기 출력노드에 제2전원을 공급하는 풀다운트랜지스터와, 상기 출력노드에 연결되고 상기 출력노드의 신호와 상기 제1전원을 비교하여 그 비교값을 증폭하는 레벨비교기와, 상기 레벨비교기에 연결되고 상기 레벨비교기의 출력신호에 응답하여 상기 제1전원의 전압레벨을 보상하여 주는 레벨보상수단을 구비하여, Dout과 Vddq의 레벨 차를 보상할 수 있는 수준으로 Vddq 값을 일정 레벨로 올려주게 되어 결과적으로 데이터 출력버퍼의 구동능력을 크게하여 주는 효과가 있다.

Description

데이터 출력버퍼

본 발명은 반도체 메모리장치(Semiconductor Memory Device)의 데이터 출력버퍼(Data Output Buffer)에 관한 것으로, 특히 구동능력(drivability)을 크게 한 데이터 출력버퍼에 관한 것이다.

데이터 출력버퍼라 함은 반도체 메모리장치 또는 기타 집적회로 등에 있어서 소자 내부의 신호를 외부로 출력하는 버퍼를 말한다. 따라서 이 데이터 출력버퍼는 내부로부터 전달되어 온 신호를 크게 구동하여 외부로 출력하도록 하는 기능을 제대로 수행하여야 하는 주된 역할을 담당하여야 한다.

도1은 종래기술에 의한 데이터 출력버퍼의 출력단 구조를 나타내고 있다. 도1에는 출력노드(6)에 각각 전원전압 Vddq과 접지전압 GND를 공급하는 풀업(pull-up)트랜지스터(2)와 풀다운(pull-down)트랜지스터(4)가 나타나 있다. 여기서 전원전압 Vddq는 데이터 출력버퍼를 위한 전원전압이며, 접지전압 GND도 데이터 출력버퍼를 위한 접지전압을 나타내며, 이는 당 기술분야에서 일반적 추세이다. 그리고 풀업트랜지스터(2)는 피모스(PMOS)트랜지스터로 구성되었고, 풀다운트랜지스터(4)는 엔모스(NMOS)트랜지스터로 구성되었다. 그리고 출력노드(6)에는 출력신호 Dout을 안정화시키기 위한 저항(R)과 캐패시터(C)가 연결되어 있다. 한편 도1에서는 생략되었지만, 일반적인 데이터 출력버퍼는 출력단을 이루는 풀업트랜지스터(2)와 풀다운트랜지스터(4)를 구동하기 위한 구동부가 더 포함되나, 도1에는 출력단 구조만 나타나 있다.

도1에서의 동작특성을 살피면, 먼저 풀업트랜지스터(2)가 온(on)될 때에는,(이때는 풀다운트랜지스터(4)는 오프(off)상태임) 출력노드(6)에는 논리 하이(high)레벨의 신호가 출력되며, 이 레벨은 전원전압 Vddq레벨에 상응하는 신호로 된다. 다음으로 풀다운트랜지스터(4)가 온될 때에는,(이때는 풀업트랜지스터(4)는 오프상태임) 출력노드에는 논리 로우(low)레벨의 신호가 출력되며, 이 레벨은 접지전압 GND레벨에 상응하는 신호로 된다.

그러나 도1과 같은 종래의 데이터 출력버퍼는 다음과 같은 문제점이 있어 왔다. 즉, 도1과 같은 데이터 출력버퍼의 구성에서는 외부인가 전원인 Vddq를 그냥 사용함에 의해 모오스(MOS)트랜지스터로 구성된 출력단이 전류 구동능력(current drivability)이 부족하여 스피드 지연(speed delay)이 큰 문제점으로 나타나고 있다. 그래서 종래에는 이를 해결하기 위해, 공정(process)상의 보정으로 임계전압(threshold voltage, Vth)를 낮추어 주는 방법을 사용하였다. 그러나 이러한 방법은 여러 가지 복합적인 변수로써 작용하여, 예컨대 래치-업(latch-up)이나 공정수(process step) 증가 등 새로운 문제점을 발생시키게 된다.

따라서 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 전류 구동능력이 큰 데이터 출력버퍼를 제공함을 그 목적으로 한다.

또한 본 발명의 다른 목적은 공정상의 보정없이 스피드를 개선하는 데이터출력버퍼를 제공함에 있다.

도1은 종래기술에 의한 데이터 출력버퍼 회로도.

도2는 본 발명에 의한 데이터 출력버퍼 회로도.

도3은 도2의 레벨 비교기 회로도.

도4는 도2의 레벨 보상 회로도.

도5는 도2를 이용한 버퍼 블록 구성도.

*도면의 주요 부호에 대한 설명

2: 풀업 트랜지스터 4: 풀다운 트랜지스터

6: 출력노드 8: 레벨 비교기

10: 레벨 보상부

상기 목적들을 달성하기 위한 본 발명에 의한 데이터 출력버퍼는, 출력노드에 제1전원을 공급하는 풀업트랜지스터와, 상기 출력노드에 제2전원을 공급하는 풀다운트랜지스터와, 상기 출력노드에 연결되고 상기 출력노드의 신호와 상기 제1전원을 비교하여 그 비교값을 증폭하는 레벨비교기와, 상기 레벨비교기에 연결되고 상기 레벨비교기의 출력신호에 응답하여 상기 제1전원의 전압레벨을 보상하여 주는 레벨보상수단을 구비함을 특징으로 한다. 상기 구성에서 제1전원은 전원전압이고, 제2전원은 접지전압임을 특징으로 한다.

또한 상기 목적들을 달성하기 위한 다른 특징적인 본 발명에 의한 데이터 출력버퍼는, 제1출력노드에 제1전원을 공급하는 제1풀업트랜지스터와, 상기 제1출력노드에 제2전원을 공급하는 제1풀다운트랜지스터를 포함하여 구성되는 제1출력단과; 상기 제1출력노드에 연결되고 상기 제1출력노드의 신호와 상기 제1전원을 비교하여 그 비교값을 증폭하는 제1레벨비교기와; 제2출력노드에 상기 제1전원을 공급하는 제2풀업트랜지스터와, 상기 제2출력노드에 상기 제2전원을 공급하는 제2풀다운트랜지스터를 포함하여 구성되는 제2출력단과; 상기 제2출력노드에 연결되고 상기 제2출력노드의 신호와 상기 제1전원을 비교하여 그 비교값을 증폭하는 제2레벨비교기와; 상기 제1 및 제2레벨비교기에 연결되고 상기 제1 및 제2레벨비교기의 출력신호에 응답하여 상기 제1전원의 전압레벨을 보상하여 주는 레벨보상수단을 구비함을 특징으로 한다. 상기 구성에서 제1전원은 전원전압이고, 제2전원은 접지전압임을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.

도2는 본 발명에 의한 데이터 출력버퍼의 실시 회로도이다. 그 구성은, 출력노드(6)에 제1전원으로서의 전원전압 Vddq를 공급하는 풀업트랜지스터(2)와, 상기 출력노드(6)에 제2전원으로서의 접지전압 GND를 공급하는 풀다운트랜지스터(4)와, 상기 출력노드(6)에 연결되고 상기 출력노드(6)의 신호와 상기 전원전압 Vddq를 비교하여 그 비교값을 증폭하는 레벨비교기(8)와, 상기 레벨비교기(8)에 연결되고 상기 레벨비교기(8)의 출력신호에 응답하여 상기 전원전압 Vddq의 전압레벨을 보상하여 주는 레벨보상부(10)으로 구성된다. 여기서 전원전압 Vddq는 데이터 출력버퍼를 위한 전원전압이며, 접지전압 GND도 데이터 출력버퍼를 위한 접지전압을 나타낸다. 그리고 풀업트랜지스터(2)는 피모스(PMOS)트랜지스터로 구성되었고, 풀다운트랜지스터(4)는 엔모스(NMOS)트랜지스터로 구성되었다. 그리고 출력노드(6)에는 출력신호 Dout을 안정화시키기 위한 저항(R)과 캐패시터(C)가 연결되어 있다. 한편 도1에서는 생략되었지만, 일반적인 데이터 출력버퍼는 출력단을 이루는 풀업트랜지스터(2)와 풀다운트랜지스터(4)를 구동하기 위한 구동부가 더 포함됨은 전술한 바와 같다.

도2의 구성을 위한 원리를 살피면, 데이터 출력버퍼에 인가되는 외부 인가전압 Vddq가 낮아지면 모스트랜지스터의 임계전압 Vth으로 인해 데이터 출력버퍼의 구동 능력이 현저하게 저하되기 때문에, 이를 보상하기 위하여, 데이터 출력버퍼의 초기 동작시에 출력값 Dout과 외부 인가전압 Vddq의 값을 비교하여 예컨대 Dout값이 작을 때 레벨 보상부(10)을 통해 외부 인가전압의 레벨을 높여주는 즉, 외부 인가전원 Vddq를 가변하여 이 Vddq 값에 따라 데이터 출력버퍼의 구동능력이 변하게 하는 것이다. 그래서 예컨대 출력신호 Dout이 낮으면 Vddq 값을 보상하여 주는 원리이다.

상기 원리에 따른 도2의 동작특성을 설명한다. 도2에서 풀업트랜지스터(2) 및 풀다운트랜지스터(4)는 전술한 도1과 그 동작을 같이 한다. 이때 레벨비교기(8)는 출력노드(6)의 신호 Dout과 외부 인가전원 Vddq를 비교하여 Dout과 Vddq의 차를 감지하고 Vddq를 기준으로하여 이 전압차를 증폭하여 준다. 그러면 레벨보상수단(10)은 레벨비교기(8)의 출력신호에 응답하여 Dout과 Vddq의 레벨 차를 보상할 수 있는 수준으로 Vddq 값을 일정 레벨로 올려주게 된다. 그러므로써 데이터 출력버퍼의 구동능력을 크게하여 준다.

도3은 도2의 레벨비교기(8)의 실시 회로도이다. 도3의 레벨비교기(8)는, 공지의 커런트미러(current mirror)형 차동증폭기(12,14,..,20) 구성으로 구현하였다. 그래서 도2의 출력노드(6)의 신호 Dout과 외부 인가전원 Vddq를 비교하여 Dout과 Vddq의 차를 감지하고 Vddq를 기준으로하여 이 전압차를 증폭하여 주는 역할을 한다. 상기 도3에서 레벨비교기(8)는 커런트미러형의 차동증폭기(12,14,..,20)로 예를 들었지만 이는 다른 로직 구성을 가지는 회로를 사용할 수도 있다.

도4는 도2의 레벨보상부(10)의 실시 회로도이다. 그 구성은, 레벨비교기(8)의 출력신호 comp-pu를 입력하는 인버터(22)와, 상기 인버터(22)의 출력에 직렬연결된 인버터(24)와, 상기 인버터(22)의 출력신호에 응답하여 펌핑동작하는 커패시터(C10)와, 전원전압 Vcc를 입력하여 상기 커패시터(C10)의 펌핑노드 N1을 클램프시키는 클램핑 트랜지스터(26)와, 상기 인버터(24)의 출력노드 N2와 전원전압 Vcc사이에 연결되고 상기 펌핑노드 N1에 게이트접속된 패스트랜지스터(28)와, 상기 출력노드 N2에 걸리는 전압에 따라 그 전압을 Vddq로 출력하는 출력트랜지스터(30)로 이루어진다. 상기 클램핑 트랜지스터(26)와 패스트랜지스터(28)와 출력트랜지스터(30)는 각각 엔모스(NMOS)트랜지스터로 실시 구성되었다. 상기 레벨보상부(10)는 레벨비교기(8)에서 생성된 신호를 사용하여 Vddq레벨을 보상하여 데이터 출력버퍼의 구동능력을 향상시켜주는 역할을 한다. 여기서 레벨보상부(10)의 논리 구성은 그 논리를 고려하여 다르게 구현하여도 무방하다.

한편 도5는 도2를 이용하여 칩(chip) 내부의 버퍼 블록(buffer block)을 구성한 예이다. 하나의 반도체 메모리장치에는 다수의 데이터 출력버퍼가 존재하게 된다. 특히 동기식(Synchronous) 반도체 메모리장치에서 예컨대 와이드비트(wide bit) 제품(x16, x32, x36,...)과 같은 장치에서는 한 번에 다수의 데이터가 출력된다. 이들을 위한 버퍼 블록은 도5와 같이 실현할 수 있다. 도5의 구성은, 제1출력노드에 제1전원을 공급하는 제1풀업트랜지스터와, 상기 제1출력노드에 제2전원을 공급하는 제1풀다운트랜지스터를 포함하여 구성되는 제1출력단(40A)과, 상기 제1출력노드에 연결되고 상기 제1출력노드의 신호와 상기 제1전원을 비교하여 그 비교값을 증폭하는 제1레벨비교기(8A)와, 제2출력노드에 상기 제1전원을 공급하는 제2풀업트랜지스터와, 상기 제2출력노드에 상기 제2전원을 공급하는 제2풀다운트랜지스터를 포함하여 구성되는 제2출력단(40N)과, 상기 제2출력노드에 연결되고 상기 제2출력노드의 신호와 상기 제1전원을 비교하여 그 비교값을 증폭하는 제2레벨비교기(8N)와; 상기 제1 및 제2레벨비교기에 연결되고 상기 제1 및 제2레벨비교기의 출력신호에 응답하여 상기 제1전원의 전압레벨을 보상하여 주는 레벨보상부(10)로 이루어진다. 여기서 'N'의 수는 복수로 이루어진다.

도5의 구성은 다수의 데이터 출력버퍼에 하나의 레벨보상부가 공유되는 구성이다. 이러한 구성은 점유 면적을 최소로 사용하면서 데이터 출력버퍼의 구동능력을 극대화할 수 있는 구조이다.

상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

예컨대 데이터 출력버퍼의 출력단의 구조는 도1의 구조를 예로 들었지만 이는 얼마든지 달라질 수 있다. 또한 전원전압 Vddq를 예로 들었지만, 이는 다른 레벨의 전원으로 실시할 수도 있다.

상술한 바와 같이 본 발명은, Dout과 Vddq의 레벨 차를 보상할 수 있는 수준으로 Vddq 값을 일정 레벨로 올려주게 되어 결과적으로 데이터 출력버퍼의 구동능력을 크게하여 주는 효과가 있다. 또한 공정상의 보정없이 스피드를 개선하는 데이터출력버퍼를 구현할 수 있다.

Claims

데이터 출력버퍼에 있어서,

출력노드에 제1전원을 공급하는 풀업트랜지스터와,

상기 출력노드에 제2전원을 공급하는 풀다운트랜지스터와,

상기 출력노드에 연결되고 상기 출력노드의 신호와 상기 제1전원을 비교하여 그 비교값을 증폭하는 레벨비교기와,

상기 레벨비교기에 연결되고 상기 레벨비교기의 출력신호에 응답하여 상기 제1전원의 전압레벨을 보상하여 주는 레벨보상수단을 구비함을 특징으로 하는 데이터 출력버퍼.
제1항에 있어서,

상기 제1전원은 전원전압이고, 제2전원은 접지전압임을 특징으로 하는 데이터 출력버퍼.
데이터 출력버퍼에 있어서,

제1출력노드에 제1전원을 공급하는 제1풀업트랜지스터와, 상기 제1출력노드에 제2전원을 공급하는 제1풀다운트랜지스터를 포함하여 구성되는 제1출력단과;

상기 제1출력노드에 연결되고 상기 제1출력노드의 신호와 상기 제1전원을 비교하여 그 비교값을 증폭하는 제1레벨비교기와;

제2출력노드에 상기 제1전원을 공급하는 제2풀업트랜지스터와, 상기 제2출력노드에 상기 제2전원을 공급하는 제2풀다운트랜지스터를 포함하여 구성되는 제2출력단과;

상기 제2출력노드에 연결되고 상기 제2출력노드의 신호와 상기 제1전원을 비교하여 그 비교값을 증폭하는 제2레벨비교기와;

상기 제1 및 제2레벨비교기에 연결되고 상기 제1 및 제2레벨비교기의 출력신호에 응답하여 상기 제1전원의 전압레벨을 보상하여 주는 레벨보상수단을 구비함을 특징으로 하는 데이터 출력버퍼.
제3항에 있어서,

상기 제1전원은 전원전압이고, 제2전원은 접지전압임을 특징으로 하는 데이터 출력버퍼.