KR100920840B1 - 반도체 메모리 장치의 버퍼링 회로 - Google Patents

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Abstract

본 발명은 제어 신호에 응답하여 입력 전압과 동일한 레벨의 출력 전압을 생성하는 버퍼링부, 및 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 상기 제어 신호를 생성하는 제어부를 포함한다.
입력 전압, 출력 전압, 레벨 비교

Description

반도체 메모리 장치의 버퍼링 회로{Buffering Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 버퍼링 회로에 관한 것이다.
일반적으로 버퍼링 회로는 기준 전압 발생 회로에서 출력된 기준 전압을 입력 받아 기준 전압과 동일한 레벨의 내부 전압을 생성하여 공급한다.
이러한 종래 기술에 따른 버퍼링 회로는 도 1에 도시된 바와 같이, 제 1 내지 제 10 트랜지스터(P1~P5, N1~N5)를 포함한다. 상기 제 1 및 제 2 트랜지스터(P1, P2)는 게이트에 제 1 바이어스 전압(BIAS1)을 인가 받고 소오스에 외부 전압(VDD)을 인가 받아 일정한 전압을 드레인으로 출력한다, 상기 제 3 및 제 4 트랜지스터(N1, N2)는 동일한 노드에 게이트가 연결되고 각각 상기 제 1 및 제 2 트랜지스터(P1, P2)의 드레인에 연결되어 일정한 전압을 인가 받는다. 이때, 상기 제 3 트랜지스터(N1)의 게이트와 드레인이 연결되어 상기 제 3 트랜지스터(N1)의 게이트, 드레인, 및 상기 제 4 트랜지스터(N2)의 게이트가 동일한 전위 레벨을 인가 받는다. 상기 제 5 및 제 6 트랜지스터(P3, P4)는 각 소오스에 상기 제 3 및 제 4 트 랜지스터(N1, N2)의 소오스가 연결되며 각 게이트는 공통 연결된다. 이때, 상기 제 5 트랜지스터(P3)의 게이트와 드레인은 연결된다. 상기 제 7 및 제 8 트랜지스터(N3, N4)는 각 게이트에 제 2 바이어스 전압(BIAS2)을 인가 받고 각각의 드레인은 상기 제 5 및 제 6 트랜지스터(P3, P4)의 드레인에 연결되며 소오스는 접지단(VSS)에 연결된다. 상기 제 3 트랜지스터(N1)와 상기 제 5 트랜지스터(P3)가 연결된 노드에 입력 전압(V_in)이 인가되고 상기 제 4 트랜지스터(N2)와 상기 제 6 트랜지스터(P4)가 연결된 노드에 출력 전압(V_out)이 출력되는 출력 노드(node A)가 연결된다. 또한 상기 제 2 트랜지스터(P2)와 상기 제 4 트랜지스터(N2)가 연결된 노드에서 풀업 신호(pu)가 출력되며, 상기 제 6 트랜지스터(P4)와 상기 제 8 트랜지스터(N4)가 연결된 노드에서 풀다운 신호(pd)가 출력된다. 상기 제 9 트랜지스터(P5)는 게이트에 상기 풀업 신호(pu)가 입력되며 소오스에 외부 전압(VDD)이 인가된다. 상기 제 10 트랜지스터(N5)는 게이트에 상기 풀다운 신호(pd)가 입력되며 드레인에 상기 제 9 트랜지스터(P5)의 드레인이 연결되고 소오스에 접지단(VSS)이 연결된다. 이때, 상기 출력 노드(node A)는 상기 제 9 트랜지스터(P5)와 상기 제 10 트랜지스터(N5)가 연결된 노드와 연결된다.
이와 같이 구성된 종래 기술에 따른 버퍼링 회로는 입력 전압(V_in)의 레벨이 높아지면 풀업 신호(pu)의 전위 레벨이 낮아져 상기 제 9 트랜지스터(P5)의 턴온 정도가 커진다. 결국, 상기 제 9 트랜지스터(P5)는 출력 전압(V_out)의 레벨을 높인다. 한편, 상기 입력 전압(V_in)의 레벨이 낮아지면 풀다운 신호(pd)의 전위 레벨이 높아져 상기 제 10 트랜지스터(N5)의 턴온 정도가 커진다. 결국, 상기 제 10 트랜지스터(N5)는 상기 출력 전압(V_out)의 레벨을 낮춘다. 이와 같이 동작하는 버퍼링 회로는 트랜지스터를 이용하여 구현되었다. 따라서 종래의 버퍼링 회로는 트랜지스터의 공정 변화(process variation)에 민감하다.
정상적인 버퍼링 회로는 입력 전압(V_in)과 동일한 레벨의 출력 전압(V_out)을 생성하여야 한다. 하지만 도 2에 도시된 바와 같이, 입력 전압(V_in)의 레벨이 높아짐에 따라 출력 전압(V_out)은 높아지지 않는다는 것을 알 수 있다. 이러한 문제점은 도 1에 도시된 제 10 트랜지스터(N5)의 사이즈가 설계시 고려했었던 사이즈(size)보다 클 때 발생한다. 반대로 도 1에 도시된 제 9 트랜지스터(P5)의 사이즈가 설계시보다 커지면 입력 전압(V_in)보다 출력 전압(V_out)의 상승량이 커지는 문제점이 발생할 수도 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 공정 변화(process variation)와는 무관하게 입력 전압과 동일한 레벨의 출력 전압을 생성할 수 있는 반도체 메모리 장치의 버퍼링 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼링 회로는 제어 신호에 응답하여 입력 전압과 동일한 레벨의 출력 전압을 생성하는 버퍼링부, 및 상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 상기 제어 신호를 생성하는 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 버퍼링 회로는 풀업 신호의 전위 레벨에 따라 풀업 동작을 수행하여 출력 전압의 레벨을 높이는 풀업부, 및 풀다운 신호의 전위 레벨에 따라 풀다운 동작을 수행하여 상기 출력 전압의 레벨을 낮추는 풀다운부를 구비하는 버퍼링 회로로서, 상기 출력 전압의 레벨에 따라 제어 신호를 생성하여 상기 풀업부, 및 상기 풀다운부의 상기 풀업 동작과 풀다운 동작을 제어하는 제어부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 버퍼링 회로는 공정 변화와는 무관하게 입력 전압과 동일한 레벨의 출력 전압을 생성할 수 있어 반도체 메모리 장치의 전압 안정화에 효과가 있다. 또한 종래에 비해 전류 소모가 작은 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼링 회로는 도 3에 도시된 바와 같이, 버퍼링부(100), 및 제어부(200)를 포함한다.
상기 버퍼링부(100)는 제어 신호(ctrl)에 응답하여 입력 전압(V_in)의 레벨과 동일한 출력 전압(V_out)을 출력한다.
상기 제어부(200)는 상기 입력 전압(V_in)과 상기 출력 전압(V_out)의 레벨을 비교하여 상기 제어 신호(ctrl)를 출력한다.
상기 버퍼링부(100)는 도 4에 도시된 바와 같이, 신호 생성부(110), 및 전압 출력부(120)를 포함한다.
상기 신호 생성부(110)는 상기 입력 전압(V_in)과 상기 출력 전압(V_out)의 레벨을 비교하여 풀업 신호(pu), 및 풀다운 신호(pd)를 생성한다.
상기 신호 생성부(110)는 제 1 내지 제 8 트랜지스터(N11~N14, P11~P14)를 포함한다. 상기 제 1 트랜지스터(N11)는 소오스에 상기 입력 전압(V_in)을 인가 받고 게이트와 드레인이 연결된다. 상기 제 2 트랜지스터(N12)는 게이트에 상기 제 1 트랜지스터(N11)의 게이트가 연결되고 소오스에 상기 출력 전압(V_out)을 인가 받는다. 상기 제 3 트랜지스터(P11)는 게이트에 제 1 바이어스 전압(BIAS1)을 인가 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 1 트랜지스터(N11)의 드레인이 연결된다. 상기 제 4 트랜지스터(P12)는 게이트에 상기 제 1 바이어스 전압(BIAS1)을 인가 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 2 트랜지스터(N12)의 드레인이 연결된다. 상기 제 5 트랜지스터(P13)는 게이트 와 소오스가 연결되고 소오스에 상기 제 1 트랜지스터(N11)의 소오스가 연결된다. 상기 제 6 트랜지스터(P14)는 게이트에 상기 제 5 트랜지스터(P13)의 게이트가 연결되고 소오스에 상기 제 2 트랜지스터(N12)의 소오스가 연결된다. 상기 제 7 트랜지스터(N13)는 게이트에 제 2 바이어스 전압(BIAS2)을 인가 받고 드레인에 상기 제 5 트랜지스터(P13)의 드레인이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 8 트랜지스터(N14)는 게이트에 상기 제 2 바이어스 전압(BIAS2)을 인가 받고 드레인에 상기 제 6 트랜지스터(P14)의 드레인이 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 풀업 신호(pu)는 상기 제 2 트랜지스터(N12)와 상기 제 4 트랜지스터(P12)가 연결된 노드에서 출력되며, 상기 풀다운 신호(pd)는 상기 제 6 트랜지스터(P14)와 상기 제 8 트랜지스터(N14)가 연결된 노드에서 출력된다.
상기 전압 출력부(120)는 상기 풀업 신호(pu), 및 상기 풀다운 신호(pd)의 전위 레벨에 따라 풀업, 및 풀다운 동작을 수행하여 상기 출력 전압(V_out)의 레벨을 조절한다. 이때, 상기 제어 신호(ctrl)의 인에이블 여부에 따라 상기 풀업 동작 및 풀다운 동작이 제어된다.
상기 전압 출력부(120)는 풀업부(121), 및 풀다운부(121)를 포함한다.
상기 풀업부(121)는 상기 풀업 신호(pu)의 전위 레벨에 따라 풀업 동작을 수행하여 상기 출력 전압(V_out)의 레벨을 높인다. 이때, 상기 풀업부(121)는 상기 제어 신호(ctrl)가 인에이블되었을 경우 풀업 동작을 수행하여 상기 출력 전압(V_out)의 레벨을 높인다.
상기 풀업부(121)는 풀업 드라이버(121-1), 및 제 1 스위칭부(121-2)를 포함 한다.
상기 풀업 드라이버(121-1)는 상기 풀업 신호(pu)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙한다.
상기 풀업 드라이버(121-1)는 제 9 트랜지스터(P15)를 포함한다. 상기 제 9 트랜지스터(P15)는 게이트에 상기 풀업 신호(pu)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받는다.
상기 제 1 스위칭부(121-2)는 상기 제어 신호(ctrl)가 로우 레벨로 인에이블되면 상기 풀업 드라이버(121-1)의 출력을 상기 출력 전압(V_out)으로서 출력한다.
상기 제 1 스위칭부(121-2)는 제 10 트랜지스터(P16)를 포함한다. 상기 제 10 트랜지스터(P16)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 드레인에 입력 받는 상기 풀업 드라이버(121-1)의 출력을 소오스에서 상기 출력 전압(V_out)으로서 출력한다.
상기 풀다운부(122)는 제 2 스위칭부(122-1), 및 풀다운 드라이버(122-2)를 포함한다.
상기 제 2 스위칭부(122-1)는 상기 제어 신호(ctrl)가 하이 레벨로 디스에이블되면 상기 출력 전압(V_out)을 상기 풀다운 드라이버(122-2)로 인가 시킨다.
상기 제 2 스위칭부(122-1)는 제 11 트랜지스터(N15)를 포함한다. 상기 제 11 트랜지스터(N15)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 드레인에 상기 출력 전압(V_out)을 인가 받으며 소오스가 상기 제 2 스위칭부(122-1)의 출력단이다.
상기 풀다운 드라이버(122-2)는 상기 풀다운 신호(pd)의 전위 레벨에 응답하여 상기 제 2 스위칭부(122-1)의 출력을 접지단(VSS)으로 유도한다.
상기 풀다운 드라이버(122-2)는 게이트에 상기 풀다운 신호(pd)를 입력 받고 드레인에 상기 제 2 스위칭부(122-1)의 출력이 인가되며 소오스에 접지단(VSS)이 연결된다.
상기 제어부(200)는 상기 입력 전압(V_in)과 상기 출력 전압(V_out)의 레벨을 비교하여 상기 제어 신호(ctrl)를 생성한다.
상기 제어부(200)는 일반적인 비교기의 구조를 갖는다.
상기 제어부(200)는 제 13 내지 제 17 트랜지스터(N21~N23, P21,P22)를 포함한다. 상기 제 13 트랜지스터(N21)는 게이트에 상기 출력 전압(V_out)을 인가 받는다. 상기 제 14 트랜지스터(N22)는 게이트에 상기 입력 전압(V_in)을 인가 받는다. 상기 제 15 트랜지스터(N23)는 게이트에 외부 전압(VDD)을 인가 받고 드레인에 상기 제 13 트랜지스터(N21)와 상기 제 14 트랜지스터(N22)가 연결된 노드가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 16 트랜지스터(P21)는 게이트와 드레인에 상기 제 13 트랜지스터(N21)의 드레인이 연결되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 17 트랜지스터(P22)는 게이트에 상기 제 16 트랜지스터(P21)의 게이트가 연결되고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 14 트랜지스터(N22)의 드레인이 연결된다. 이때, 상기 제 14 트랜지스터(N22)와 상기 제 17 트랜지스터(P22)가 연결된 노드에서 출력 되는 신호를 드라이버(210)가 드라이빙하여 상기 제어 신호(ctrl)로서 출력한다. 상기 드라이 버(210)는 제 1 및 제 2 인버터(IV21, IV22)가 직렬로 연결된 구조를 갖는다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼링 회로는 다음과 같이 동작한다.
입력 전압(V_in)과 출력 전압(V_out) 중 상기 입력 전압(V_in)의 레벨이 높은 경우 제어부(200)는 로우 레벨로 인에이블된 제어 신호(ctrl)를 출력한다.
로우 레벨로 인에이블된 상기 제어 신호(ctrl)를 입력 받은 풀업부(121)는 풀업 신호(pu)에 응답하여 풀업 동작을 수행하며 이때, 상기 출력 전압(V_out)의 레벨은 상승하게 된다. 한편, 풀다운부(122)는 인에이블된 상기 제어 신호(ctrl)가 입력되어 풀다운 동작을 수행하지 못한다.
상기 입력 전압(V_in)과 상기 출력 전압(V_out) 중 상기 출력 전압(V_out)의 레벨이 높은 경우 상기 제어부(200)는 하이 레벨로 디스에이블된 상기 제어 신호(ctrl)를 출력한다.
하이 레벨로 디스에이블된 상기 제어 신호(ctrl)를 입력 받은 상기 풀다운부(122)는 풀다운 신호(pd)에 응답하여 풀다운 동작을 수행하며 이때, 상기 출력 전압(V_out)의 레벨은 낮아진다. 한편, 상기 풀업부(121)는 디스에이블된 상기 제어 신호(ctrl)가 입력되어 풀업 동작을 수행하지 못한다.
상기 풀업 신호(pu)와 상기 풀다운 신호(pd)는 신호 생성부(110)에서 상기 입력 전압(V_in)과 상기 출력 전압(V_out)의 레벨을 비교하여 생성된다. 예를 들어, 상기 입력 전압(V_in)의 레벨이 상기 출력 전압(V_out)의 레벨보다 높을 경우 상기 풀업 신호(pu)의 전위 레벨이 낮아지고, 상기 입력 전압(V_in)의 레벨이 상기 출력 전압(V_out)의 레벨보다 낮을 경우 상기 풀다운 신호(pd)의 전위 레벨이 높아진다.
종래 기술에서는 상기 풀업 신호(pu)와 상기 풀다운 신호(pd)에 응답하여 풀업 동작과 풀다운 동작이 동시에 발생한다. 이와 같은 경우 풀업 동작을 수행하는 풀업 드라이버 또는 풀다운 동작을 수행하는 풀다운 드라이버가 설계시 고려했던 사이즈(size)와 다를 경우 입력 전압(V_in)과 동일한 레벨이여야 하는 출력 전압(V_out)은 상기 입력 전압(V_in)의 레벨과 달라진다. 이러한 문제점을 본 발명에서는 풀업 동작과 풀다운 동작이 입력 전압(V_in)과 출력 전압(V_out)의 레벨 비교에 따라 선택적으로 수행되기 때문에 풀업 드라이버와 풀다운 드라이버의 사이즈(size)의 영향을 안받게 된다. 도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼링 회로는 입력 전압(V_in)과 출력 전압(V_out)의 레벨이 동일하게 출력된다.
또한 풀업 동작과 풀다운 동작이 동시에 발생하지 않으므로 전류 소모가 적다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
도 1은 종래 기술에 따른 버퍼링 회로의 상세 구성도,
도 2는 종래 기술에 따른 버퍼링 회로의 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 버퍼링 회로의 구성도,
도 4는 도 3의 버퍼링부의 상세 구성도,
도 5는 도 3의 제어부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 버퍼링부 200: 제어부

Claims (20)

  1. 입력 전압 레벨에 따라 출력 전압의 레벨을 높이거나 낮추며, 제어 신호에 응답하여 상기 출력 전압 레벨을 높이는 동작 및 상기 출력 전압 레벨을 낮추는 동작의 수행 여부를 결정하는 버퍼링부; 및
    상기 입력 전압과 상기 출력 전압의 레벨을 비교하여 상기 제어 신호를 생성하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  2. 제 1 항에 있어서,
    상기 버퍼링부는
    상기 제어 신호에 응답하여 상기 출력 전압의 레벨을 높이는 풀업 동작과 상기 출력 전압의 레벨을 낮추는 풀다운 동작이 제어되는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  3. 제 2 항에 있어서,
    상기 버퍼링부는
    상기 입력 전압 레벨에 응답하여 풀업 신호, 및 풀다운 신호를 생성하는 신호 생성부, 및
    상기 풀업 신호, 상기 풀다운 신호, 및 상기 제어 신호에 응답하여 상기 출력 전압을 생성하는 전압 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  4. 제 3 항에 있어서,
    상기 전압 출력부는
    상기 제어 신호, 및 상기 풀업 신호에 응답하여 상기 풀업 동작을 수행하는 풀업부, 및
    상기 제어 신호, 및 상기 풀다운 신호에 응답하여 상기 풀다운 동작을 수행하는 풀다운부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  5. 제 4 항에 있어서,
    상기 풀업부는
    상기 제어 신호가 인에이블되면 상기 풀업 신호의 전위 레벨에 따라 풀업 강도를 조절하여 외부 전압을 상기 출력 전압으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  6. 제 5 항에 있어서,
    상기 풀업부는
    상기 풀업 신호의 전위 레벨에 따라 풀업 강도를 조절하여 상기 외부 전압을 드라이빙하는 풀업 드라이버, 및
    상기 제어 신호가 인에이블되면 상기 풀업 드라이버의 출력을 상기 출력 전압으로서 출력하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  7. 제 4 항에 있어서,
    상기 풀다운부는
    상기 제어 신호가 디스에이블되면 상기 풀다운 신호의 전위 레벨에 따라 풀다운 강도를 조절하여 상기 출력 전압을 접지단으로 인가시키는 것을 특징으로 하는 반체 메모리 장치의 버퍼링 회로.
  8. 제 7 항에 있어서,
    상기 풀다운부는
    상기 제어 신호가 디스에이블되면 상기 출력 전압을 출력하는 스위칭부, 및
    상기 풀다운 신호의 전위 레벨에 따라 풀다운 강도를 조절하여 상기 스위칭부의 출력을 접지단으로 인가시키는 풀다운 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  9. 제 1 항에 있어서,
    상기 제어부는
    상기 입력 전압보다 상기 출력 전압의 레벨이 낮을 경우 인에이블된 제어 신호를 생성하고, 상기 입력 전압보다 상기 출력 전압의 레벨이 높을 경우 디스에이블된 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회 로.
  10. 제 9 항에 있어서,
    상기 제어부는
    상기 제어 신호를 드라이빙하여 출력하는 드라이버를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  11. 입력 전압 레벨에 따라 풀업 신호 및 풀다운 신호를 생성하며, 상기 풀업 신호의 전위 레벨에 따라 풀업 동작을 수행하여 출력 전압의 레벨을 높이는 풀업부, 및 상기 풀다운 신호의 전위 레벨에 따라 풀다운 동작을 수행하여 상기 출력 전압의 레벨을 낮추는 풀다운부를 구비하는 버퍼링 회로로서, 상기 입력 전압과 상기 출력 전압 레벨을 비교하여 제어 신호를 생성하는 제어부를 포함하며,
    상기 제어 신호는 상기 풀업부 및 풀다운부의 동작 여부를 결정하기 위한 신호인 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  12. 제 11 항에 있어서,
    상기 풀업부는
    상기 풀업 신호, 및 상기 제어 신호에 응답하여 상기 풀업 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  13. 제 12 항에 있어서,
    상기 풀업부는
    상기 제어 신호가 인에이블되면 상기 풀업 신호의 전위 레벨에 따라 상기 풀업 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  14. 제 13 항에 있어서,
    상기 풀업부는
    상기 풀업 신호의 전위 레벨에 따라 외부 전압을 드라이빙하여 출력하는 풀업 드라이버, 및
    상기 제어 신호가 인에이블되면 상기 풀업 드라이버의 출력을 상기 출력 전압으로서 출력하는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  15. 제 11 항에 있어서,
    상기 풀다운부는
    상기 풀다운 신호, 및 상기 제어 신호에 응답하여 상기 풀다운 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  16. 제 15 항에 있어서,
    상기 풀다운부는
    상기 제어 신호가 디스에이블되면 상기 풀다운 신호의 전위 레벨에 따라 상 기 풀다운 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  17. 제 16 항에 있어서,
    상기 풀다운부는
    상기 제어 신호가 디스에이블되면 상기 출력 전압을 출력하는 스위칭부, 및
    상기 풀다운 신호의 전위 레벨에 따라 상기 스위칭부의 출력을 접지단으로 유도하는 상기 풀다운 동작을 수행하는 풀다운 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  18. 삭제
  19. 제 11 항에 있어서,
    상기 제어부는
    상기 출력 전압이 상기 입력 전압의 레벨보다 높으면 상기 제어 신호를 디스에이블시키고, 상기 출력 전압이 상기 입력 전압의 레벨보다 낮으면 상기 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
  20. 제 19 항에 있어서,
    상기 제어부는
    비교기인 것을 특징으로 하는 반도체 메모리 장치의 버퍼링 회로.
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