KR19990048858A - 반도체 메모리 소자의 출력 버퍼 - Google Patents

반도체 메모리 소자의 출력 버퍼 Download PDF

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KR19990048858A
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    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
반도체 메모리 소자의 출력버퍼
2. 발명이 해결하고자하는 기술적 과제
풀업 트랜지스터 및 풀다운 트랜지스터를 통해 흐르는 최고치 전류를 감소시켜, 잡음을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 공급전원의 전압 레벨이 상대적으로 높은지 낮은지를 감지하여 이에 대응하는 제 1 제어신호를 출력하는 제어신호 발생수단; 및 상기 제어신호 및 데이터 입력신호에 응답하여, 상기 풀업 및 풀다운 트랜지스터의 턴온 전압의 기울기를 감소시키기 위한 제어수단을 포함한다.
4. 발명의 중요한 용도
풀업 트랜지스터 및 풀다운 트랜지스터의 게이트에 인가되는 전압의 레벨을 제어하여 잡음의 원인이 되는 최고치 전류를 감소시킬 수 있는 것임.

Description

반도체 메모리 소자의 출력 버퍼
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 풀업 트랜지스터 및 풀다운 트랜지스터의 게이트에 인가되는 전압의 레벨을 제어하여 잡음의 원인이 되는 최고치 전류를 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼에 관한 것이다.
일반적으로, 데이터를 출력하는 출력버퍼는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 인버터로 구성되어 반도체 메모리 소자로부터 입력단자에 인가되는 데이터를 출력단을 통해 출력하도록 하였다.
도 1을 참조하여 종래의 반도체 메모리 소자의 출력버퍼를 설명한다.
도 1을 참조하면, 종래의 반도체 메모리 소자의 출력버퍼는 출력 인에이블신호(OE)와 인버터(10)를 통해 전달된 데이터신호(DATA)가 인가되는 낸드 게이트(11)와, 낸드 게이트(11)의 출력신호를 반전시켜 주기 위한 인버터(12)와, 인버터(13)을 통해 전달된 출력 인에이블신호(/OE)와 인버터(10)를 통해 전달된 데이터신호(DATA)가 인가되는 노아 게이트(14)와, 노아 게이트(14)의 출력신호를 반전시키기 위한 인버터(15)를 구비한다.
또한, 종래의 출력버퍼는 인버터(15) 및 인버터(12)의 출력신호가 각각 게이트에 인가되고, 공급전압과 접지 사이에 직렬 접속된 풀업용 PMOS 트랜지스터(16) 및 풀다운용 NMOS 트랜지스터(17)와, PMOS 트랜지스터(16) 및 NMOS 트랜지스터(17)의 드레인에 공통 접속된 출력단과 접지 사이에 각각 접속된 저항(18) 및 커패시터(19)와, PMOS 트랜지스터(16) 및 NMOS 트랜지스터(17)의 드레인에 공통 접속된 출력단과 공급전압 사이에 접속된 저항(20)을 더 구비한다.
상기한 바와 같은 구조를 갖는 종래의 반도체 메모리 소자의 출력버퍼의 동작을 설명하면 다음과 같다.
반도체 메모리 소자로 입력되는 어드레스신호가 변화되면, 어드레스 전이신호가 발생되고, 어드레스 전이신호에 의해 출력 인에이블신호(OE)가 발생되어 출력버퍼를 인에이블시키게 된다.
로우상태의 출력 인에이블신호(OE)가 인가되면, 인버터(12)로부터 로우신호가 출력되어 NMOS 트랜지스터(17)가 턴오프되고, 또한 인버터(15)로부터 하이신호가 출력되어 PMOS 트랜지스터(16)가 턴오프되므로써, 출력버퍼는 데이터를 출력하지 못한다.
한편, 하이상태의 출력 인에이블신호(OE)가 인가되면, 데이터신호(/DATA)에 따라 인버터(12, 15)들의 출력신호가 변하게 된다. 즉, 하이상태의 데이터신호(/DATA)가 인가되면, PMOS 트랜지스터(16)가 턴온되고 NMOS 트랜지스터(17)가 턴오프되어 출력단자(OUT)를 통해 하이신호를 출력하고, 이와 반대로 로우상태의 데이터신호(/DATA)가 인가되면, PMOS 트랜지스터(16)가 턴오프되고 NMOS 트랜지스터(17)가 턴온되어 출력단자(OUT)를 통해 로우신호를 출력한다.
그러나, 상기와 같은 종래의 반도체 메모리 소자의 출력버퍼는, 공급전압 변화에 따라 구동력이 좋은 PMOS 트랜지스터 및 NMOS 트랜지스터가 동작되므로, 동작시 최고치(peak) 전류 증가로 잡음이 발생되어 고전압에서 동작이 억제되는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 출력 버퍼의 풀업 트랜지스터 및 풀다운 트랜지스터를 통해 흐르는 최고치 전류를 감소시켜, 잡음을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 출력버퍼 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼 회로도.
도 3은 도 1과 도 2의 전압에 대한 동작 특성을 비교한 특성도.
도 4는 도 1과 도 2의 전류에 대한 동작 특성을 비교한 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 기준전압 발생부 40, 50: CMOS 인버터
60: 전압 레벨 제어부 70, 80: 제 1 및 제 2 제어신호 발생부
이와 같은 목적을 달성하기 위한 본 발명은, 출력 인에이블신호 및 데이터 입력신호에 응답하여 출력단을 풀업 및 풀다운시키는 풀업 및 풀다운 트랜지스터를 구비한 반도체 메모리 소자의 출력버퍼에 있어서, 외부로부터 인가되는 인에이블신호에 의해 제어되어, 공급전원의 전압 레벨이 상대적으로 높은지 낮은지를 감지하여 이에 대응하는 제 1 제어신호를 출력하는 제어신호 발생수단; 및 상기 제어신호 및 데이터 입력신호에 응답하여, 상기 풀업 및 풀다운 트랜지스터의 턴온 전압의 기울기를 감소시키기 위한 제어수단을 포함한다.
이하, 도 2내지 도 4를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2를 참조하면, 본 발명의 출력버퍼는, 도 1과 마찬가지로, 인버터(10, 12, 13, 15)들과, 낸드 게이트(11)와, 노아 게이트(14)와, 풀업용 PMOS 트랜지스터(16)와, 풀다운용 NMOS 트랜지스터(17)와, 저항(18, 20)들과, 커패시터(19)를 구비한다.
또한, 본 발명의 출력버퍼는 제어신호(CS)에 의해 기준전압을 발생하기 위한 기준전압 발생 부(30)고, 낸드게이트(11) 및 노아게이트(14)의 출력신호를 각각 반전시켜 풀다운 트랜지스터(17) 및 풀업 트랜지스터(16)로 전달하기 위한 제 1 및 제 2 CMOS 인버터(40, 50)와, 풀다운 트랜지스터(17) 및 풀업 트랜지스터(16)의 게이트의 전압 레벨을 각각 제어하기 위한 전압 레벨 제어부(60)과, 기준전압 및 인버터(12)를 통해 전달된 낸드게이트(11)의 출력신호를 입력하여 전압 레벨 제어부(60)의 동작을 제어하기 위한 전압 레벨 제어신호를 발생하는 제 1 제어신호 발생 부(70)과, 기준전압 및 인버터(15)를 통해 전달된 노아게이트(14)의 출력신호를 입력하여 전압 레벨 제어부(60)의 동작을 제어하기 위한 전압 레벨 제어신호를 발생하는 제 2 제어신호 발생 부(80)을 더 구비한다.
기준전압 발생부(30)은 공급전압과 접지 사이에 순차적으로 직렬 연결된, 게이트에 제어신호(CS)가 인가되는 PMOS 트랜지스터(31), 다이오드용 PMOS 트랜지스터(32, 33)들, 출력단 및 저항(34)을 구비한다.
그리고, 기준전압 발생부(30)은 자체내에서 발생된 기준전압을 버퍼링시키기 위한 버퍼부(35)를 더 구비한다.
버퍼부(35)는 기준전압 발생 부(30)의 출력단과 제 1 및 제 2 제어신호 발생부(70, 80)의 입력단 사이에 각각 직렬 연결된, 다수의 인버터(35-1, 35-2)로 구성된다.
제 1 CMOS 인버터(40)는 공급전압과 접지 사이에 직렬 연결되며, 게이트가 각각 낸드게이트(11)의 출력단에 접속된 PMOS 트랜지스터(41) 및 NMOS 트랜지스터(42)로 이루어진다.
제 2 CMOS 인버터(50)는 공급전압과 접지 사이에 직렬 연결되며, 게이트가 각각 노아게이트(14)의 출력단에 접속된 PMOS 트랜지스터(51) 및 NMOS 트랜지스터(52)로 구비된다.
전압 레벨 제어부(60)은 제 1 제어신호 발생부(70)으로부터 발생된 전압 레벨 제어신호에 의해 풀다운 트랜지스터(17)의 게이트 전압 레벨을 제어하기 위한 제 1 전압 레벨 제어부(61)와, 제 2 제어신호 발생부(80)으로부터 발생된 전압 레벨 제어신호에 의해 풀업 트랜지스터(16)의 게이트 전압 레벨을 제어하기 위한 제 2 전압 레벨 제어부(62)를 구비한다.
제 1 전압 레벨 제어부(61)는 게이트가 제 1 제어신호 발생부(70)의 출력단에 접속되고, 소오스가 공급전압에 접속되며, 드레인이 풀다운 트랜지스터(17)의 게이트에 접속된 PMOS 트랜지스터(63)로 구성된다.
제 2 전압 레벨 제어부(62)는 게이트가 제 2 제어신호 발생부(70)의 출력단에 접속되고, 소오스가 접지에 접속되며, 드레인이 풀업 트랜지스터(16)의 게이트에 접속된 NMOS 트랜지스터(64)로 이루어진다.
제 1 제어신호 발생부(70)은 일입력단이 인버터(12)의 출력단에 접속되고, 타입력단이 인버터(90)을 통해 기준전압 발생부(30)의 출력단에 접속되며, 출력단이 PMOS 트랜지스터(63)의 게이트에 접속된 낸드게이트(71)로 구비된다.
제 2 제어신호 발생부(80)은 일입력단이 인버터(15)의 출력단에 접속되고, 타입력단이 기준전압 발생부(30)의 버퍼부(35)의 출력단에 접속되며, 출력단이 NMOS 트랜지스터(64)의 게이트에 접속된 노아게이트(81)로 구성된다.
상기와 같은 구조를 갖는 본 발명의 반도체 메모리 소자의 출력 버퍼의 동작을 설명하면 다음과 같다.
로우상태의 출력 인에이블신호(OE)가 인가되면, CMOS 인버터(50) 및 인버터(15)는 하이신호를 출력하고, CMOS 인버터(40) 및 인버터(12)는 로우신호를 출력하고, 낸드게이트(70)는 인버터(12)로부터 출력된 하이신호를 입력해 하이신호를 출력하여 PMOS 트랜지스터(63)를 턴오프시키고, 노아게이트(81)는 인버터(15)로부터 출력된 로우신호를 입력해 로우신호를 출력하여 NMOS 트랜지스터(64)를 턴오프시킨다. 이어, CMOS 인버터(40, 50)들로부터 각각 출력된 로우신호 및 하이신호에 의해 풀다운 트랜지스터(17) 및 풀업 트랜지스터(16)가 모두 턴오프되므로써, 출력 버퍼는 입력된 감지증폭기(도시되지 않았음)로부터 출력된 데이터(/DATA)를 주변회로로 출력하지 않는다.
기준전압 발생부(30)은 하이상태의 제어신호(CS)가 인가되면 로우상태의 기준전압을 출력하고, 로우상태의 제어신호(CS)가 인가되면 하이상태의 기준전압을 출력한다.
우선, 기준전압 발생부(30)으로부터 로우상태의 기준전압이 발생된 경우에 대하여 설명한다.
하이상태의 출력 인에이블신호(OE)가 인가되면, 데이터신호(/DATA)에 따라 인버터(12, 15) 및 CMOS 인버터(40, 50)들의 출력과 제 1 및 제 2 제어신호 발생부(70, 80)의 출력이 변화된다. 즉, 하이상태의 데이터신호(/DATA)가 인가되면, 인버터(12, 15) 및 CMOS 인버터(40, 50)들은 로우신호를 출력한다. 그리고, 낸드게이트(71)는 하이신호를 출력하여 PMOS 트랜지스터(63)를 턴오프시키고, 노아게이트(81)는 하이신호를 출력하여 NMOS 트랜지스터(64)를 턴온시킨다. 이에 따라, 풀다운 트랜지스터(17)는 CMOS 인버터(40)로부터 출력된 로우신호에 의해 턴오프되고, 풀다운 트랜지스터(16)는 CMOS 인버터(50)로부터 출력된 로우신호에 의해 턴온되어 하이신호를 출력단(OUT)를 통해 출력한다. 여기서, 풀업 트랜지스터(16)의 게이트에 인가되는 신호는 NMOS 트랜지스터(64)를 통해 접지로 인가되므로, 더욱 낮아진다.
한편, 로우상태의 데이터신호(/DATA)가 인가되면, 인버터(12, 15) 및 CMOS 인버터(40, 50)들은 하이신호를 출력하고, 노아게이트(81)는 로우신호를 출력하여 NMOS 트랜지스터(64)를 턴오프시키고, 낸드게이트(71)는 로우신호를 출력하여 PMOS 트랜지스터(63)를 턴온시킨다. 이어서, 풀업 트랜지스터(16)는 CMOS 인버터(50)로부터 출력된 하이신호에 의해 턴오프되고, 풀다운 트랜지스터(17)는 CMOS 인버터(40)로부터 출력된 로우신호에 의해 턴온되어 로우신호를 출력단(OUT)을 통해 출력한다. 이때, 풀다운 트랜지스터(17)는 PMOS 트랜지스터(17)를 통해 인가된 공급전압에 의해 더욱 강하게 턴온된다.
한편, 로우상태의 출력 인에이블신호(OE)가 인가되면, 상기와 마찬가지로 출력 버퍼는 동작하지 않는다.
다음, 기준전압 발생 부(30)으로부터 로우상태의 기준전압이 발생된 경우에 대하여 설명한다.
하이상태의 출력 인에이블신호(OE)가 인가되고, 하이상태의 데이터신호(/DATA)가 인가되면, 인버터(12, 15) 및 CMOS 인버터(40, 50)들은 로우신호를 출력한다. 그리고, 낸드게이트(71)는 기준전압 및 인버터(12)로부터 입력된 로우신호를 논리낸드하여 논리낸드된 하이신호를 출력하여 PMOS 트랜지스터(63)를 턴오프시키고, 노아게이트(81)는 기준전압 및 인버터(15)로부터 출력된 로우신호를 논리노아하여 논리노아된 로우신호를 출력해 NMOS 트랜지스터(64)를 턴오프시킨다. 이어서, 풀다운 트랜지스터(17)는 CMOS 인버터(40)로부터 출력된 로우신호에 의해 턴오프되고, 풀업 트랜지스터(16)는 CMOS 인버터(50)로부터 출력된 로우신호에 의해 턴온되어 하이신호를 출력단(OUT)를 통해 출력한다.
여기서, NMOS 트랜지스터(64)가 턴오프된 상태에서, 풀업 트랜지스터(16)가 CMOS 인버터(50)로부터 출력된 로우신호에 의해서 그대로 턴온되어 하이신호를 출력하므로, NMOS 트랜지스터(64)가 턴온된 경우보다 풀업 트랜지스터(16)는 비교적 약하게 턴온된다. 따라서, 최고치 전류의 기울기는 감소하게 되고, 이로 인하여 잡음도 감소된다.
한편, 하이상태의 출력 인에이블신호(OE)가 인가된 상태에서, 로우상태의 데이터신호(/DATA)가 인가되면, 인버터(12, 15) 및 CMOS 인버터(40, 50)들은 하이신호를 출력한다. 그리고, 낸드게이트(71)는 기준전압 및 인버터(12)를 통해 전달된 하이신호를 논리낸드하여 논리낸드된 하이신호를 출력하여 PMOS 트랜지스터(63)를 턴오프시키고, 노아게이트(81)는 기준전압 및 인버터(15)로부터 출력된 로우신호를 논리노아하여 논리노아된 로우신호를 출력해 NMOS 트랜지스터(64)를 턴오프시킨다. 이어서, 풀업 트랜지스터(16)는 CMOS 인버터(50)로부터 출력된 하이신호에 의해 턴오프되고, 풀다운 트랜지스터(17)는 CMOS 인버터(40)로부터 출력된 하이신호에 의해 턴온되어 로우신호를 출력단(OUT)를 통해 출력한다.
여기서, PMOS 트랜지스터(63)가 턴오프된 상태에서, 풀다운 트랜지스터(17)가 CMOS 인버터(40)로부터 출력된 하이신호에 의해서 그대로 턴온되어 로우신호를 출력하므로, PMOS 트랜지스터(63)가 턴온된 경우보다 풀다운 트랜지스터(17)는 비교적 약하게 턴온된다. 따라서, 최고치 전류의 기울기는 감소하게 되고, 이로 인하여 잡음도 감소된다.
도 3을 참조하여 종래의 출력 버퍼의 전압 변화에 대한 특성과 본 발명의 출력 버퍼의 전압 변화에 대한 특성을 비교하여 설명한다.
도 3을 참조하면, (a1)은 종래의 풀업 트랜지스터(16)의 게이트에 인가되는 전압이고, (b1)은 종래의 풀다운 트랜지스터(17)에 인가되는 전압이며, (c1)은 본 발명의 트랜스미션게이트(61)를 통해 풀업 트랜지스터(16)의 게이트에 전달되는 전압이고, (d1)은 본 발명의 트랜스미션게이트(51)를 통해 풀다운 트랜지스터(17)의 게이트에 전달되는 전압이다.
도 3에서 보여지듯이, 종래의 경우보다 본 발명의 출력 버퍼의 전압의 기울기가 비교적 완만함을 알 수 있다.
도 4를 참조하여 종래의 출력 버퍼의 전류 변화에 대한 특성과 본 발명의 출력 버퍼의 전류 변화에 대한 특성을 비교하여 설명한다.
도 4을 참조하면, (a2)는 종래의 풀업 트랜지스터(16)을 통해 흐르는 전류 특성이고, (b2)는 종래의 풀다운 트랜지스터(17)를 통해 흐르는 전류 특성이며, (c2)는 본 발명의 풀업 트랜지스터(16)를 통해 흐르는 전류 특성이고, (d2)는 본 발명의 트랜스미션게이트(51)를 통해 흐르는 전류 특성이다.
여기서, 보여지듯이 종래의 경우보다 본 발명의 출력 버퍼는 최고치 전류의 기울기가 완만하고, 또한 최고치 전류의 크기가 감소되었음을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 출력 버퍼는, 풀업 트랜지스터 및 풀다운 트랜지스터를 보다 약하게 턴온시키므로써, 최고치 전류의 기울기를 감소시키며, 또한 최고치 전류의 크기를 감소시키므로써, 잡음을 감소시킬 수 있는 효과를 갖는다.

Claims (7)

  1. 출력 인에이블신호 및 데이터 입력신호에 응답하여 출력단을 풀업 및 풀다운시키는 풀업 및 풀다운 트랜지스터를 구비한 반도체 메모리 소자의 출력버퍼에 있어서,
    외부로부터 인가되는 인에이블신호에 의해 제어되어, 공급전원의 전압 레벨이 상대적으로 높은지 낮은지를 감지하여 이에 대응하는 제 1 제어신호를 출력하는 제어신호 발생수단; 및
    상기 제어신호 및 데이터 입력신호에 응답하여, 상기 풀업 및 풀다운 트랜지스터의 턴온 전압의 기울기를 감소시키기 위한 제어수단
    을 포함하는 반도체 메모리 소자의 출력 버퍼.
  2. 제 1 항에 있어서,
    상기 제어신호 발생수단은,
    공급전압과 접지 사이에 순차적으로 직렬 연결된, 게이트에 상기 인에이블신호가 인가되는 PMOS 트랜지스터, 제 1 다이오드용 PMOS 트랜지스터, 제 2 다이오드용 PMOS 트랜지스터, 출력단, 저항; 및
    상기 출력단을 통해 출력되는 상기 제어신호를 버퍼링하는 버퍼링부
    를 포함하는 반도체 메모리 소자의 출력 버퍼.
  3. 제 1 항에 있어서,
    상기 제어수단은,
    상기 제 1 제어신호 및 상기 데이터를 입력받아 제 2 제어신호를 제공하는 제 1 제어신호 발생부;
    상기 제 1 제어신호 및 데이터를 입력받아 제 3 제어신호를 제공하는 제 2 제어신호 발생부;
    상기 제 2 제어신호 및 데이터에 응답하여, 제 1 구동신호를 상기 풀업 트랜지스터의 게이트로 출력하는 제 1 구동신호 발생부; 및
    상기 제 3 제어신호 및 데이터에 응답하여, 제 2 구동신호를 상기 풀다운 트랜지스터의 게이트로 출력하는 제 2 구동신호 발생부
    를 구비한 반도체 메모리 소자의 출력 버퍼.
  4. 제 3 항에 있어서,
    상기 제 1 제어신호 발생부는,
    일입력단으로 입력된 상기 데이터와 타입력단으로 입력된 상기 제 1 제어신호를 부정 논리합하여 상기 제 2 제어신호를 출력하는 부정 논리합 게이트
    를 구비하는 반도체 메모리 소자의 출력 버퍼.
  5. 제 3 항에 있어서,
    상기 제 2 제어신호 발생부는,
    일입력단으로 입력된 상기 데이터와 타입력단으로 입력된 상기 제 1 제어신호를 부정 논리곱하여 상기 제 3 제어신호를 출력하는 부정 논리곱 게이트
    를 구비하는 반도체 메모리 소자의 출력 버퍼.
  6. 제 3 항에 있어서,
    상기 제 1 구동신호 발생부는,
    공급전압과 접지 사이에 직렬 연결되며, 게이트에 상기 데이터가 인가되는 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터와, 상기 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터의 공통 드레인과 접지 사이에 연결되며, 게이트에 상기 제 2 제어신호가 인가되는 제 2 NMOS 트랜지스터로 이루어진 인버터
    를 포함하는 반도체 메모리 소자의 출력 버퍼.
  7. 제 3 항에 있어서,
    상기 제 2 구동신호 발생부는,
    공급전압과 접지 사이에 직렬 연결되며, 게이트에 상기 데이터가 인가되는 제 1 PMOS 트랜지스터 및 NMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터 및 NMOS 트랜지스터의 공통 드레인과 공급전압 사이에 연결되며, 게이트에 상기 제 3 제어신호가 인가되는 제 2 PMOS 트랜지스터로 이루어진 인버터
    를 포함하는 반도체 메모리 소자의 출력 버퍼.
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