KR0143578B1 - 멀티비트 집적회로의 출력 버퍼 동작 제어 회로 - Google Patents
멀티비트 집적회로의 출력 버퍼 동작 제어 회로Info
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Abstract
본 발명은 고전압에서의 출력을 안정되게 하고 잡음을 감소시키는 기능을 갖는 출력 버퍼 동작 제어 회로에 관한 것으로 감지 증폭 출력 신호(
Description
제 1 도는 본 발명의 일실시예에 따른 멀티비트 집적회로의 출력버퍼 동작 제어회로의 상세 구성도.
제 2 도는 제 1 도의 각 노드 및 제어신호들에 대한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1, 8, 13 : 부정 논리합 게이트 2, 5, 7 : 부정 논리곱 게이트
6, 9, 10 : 지연기 11, 12 : 스위치
본 발명은 멀티비트 집적회로의 출력버퍼(output buffer)들에 의해 야기되는 피크(peak) 전류 및 시간에 대한 전류의 미분치를 억제시켜서 고 전원전압에서의 출력을 안정되게 하고 잡음을 감소시키는 기능을 갖는 출력버퍼 동작 제어회로에 관한 것이다.
종래의 기술에 있어서, n개의 출력버퍼를 구동시킬 때 제어신호인 출력인에이블신호(output enable signal)를 몇 개로 나누어 이용하는데, 이는 각 출력버퍼를 시간차를 두어 구동시킴으로서 피크 전류와 시간에 대한 전류의 미분치를 억제시켜서 노이즈(noise)를 줄이고자 하는 것이다.
그러나 전원전압(Vcc)이 높아지면 시간차를 두고 동작되던 출력인에이블신호들이 거의 동시에 인가되면서 모든 또는 다수의 출력버퍼가 동시에 온(on) 상태가 된다. 이 때 출력버퍼에 의해 야기되는 피크 전류 및 시간에 대한 전류의 미분치 증가로 고 전원전압에서의 동작이 저하되게 된다. 한편, 이러한 현상을 보완하기 위해 출력인에이블신호들 사이에 큰 시간차를 주어 고 전원전압에서도 출력버퍼들의 동작에 일정한 시간차를 유지시켜 주려면 집적회로(IC)의 억세스 시간을 늦추어야만 하므로 속도 지연이 생기게 된다.
또한, 감지증폭기(sense amplifier)의 출력과 출력인에이블신호들을 조합하여 출력버퍼를 제어함으로서 데이터를 출력하게 되는데, 이때 서로 타이밍이 맞지 않으면 (출력인에이블신호의 타이밍이 감지증폭기의 출력보다 빠를 때) 모든 출력버퍼가 동시에 온 상태가 되면서 전류가 증가하여(피크 전류 및 시간에 대한 전류의 미분치) 노이즈가 발생할 우려가 있다.
따라서, 본 발명은 상기 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 저 전원전압을 물론 고 전원전압에서도 출력인에이블신호들간에 일정한 시간차를 유지하도록 하여, 피크 전류와 시간에 대한 전류의 미분치를 억제시키는 출력버퍼 동작 제어회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 안출된 본 발명은, 다수의 출력버퍼부를 직렬로 순차 구동시키기 위한 멀티비트 집적회로의 출력버퍼 제어회로에 있어서, 상기 다수의 출력버퍼부중 제1 출력버퍼부를 제어하는 제1 출력인에이블신호와 외부로부터의 데이터감지증폭신호에 응답하여 펄스를 발생시켜주는 펄스발생수단; 인가되는 전원전압의 레벨을 감지하여, 상기 전원전압의 레벨이 원하는 레벨 이상인지의 여부에 해당하는 신호로서 제어신호를 출력하는 전원전압 레벨감지수단; 및 상기 제어신호 및 상기 펄스 발생수단에서 발생된 펄스에 응답하여, 상기 다수의 출력버퍼부중 제2 출력버퍼부를 제어하기 위한 제2 출력인에이블신호를 출력하되, 인가되는 전원전압의 레벨에 상관없이 상기 제2 출력인에이블신호가 상기 제1 출력인에이블신호와 일정한 시간차를 갖도록 상기 제2 출력인에이블신호를 출력하는 수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 설명하기로 한다.
제 1 도는 본 발명의 일실시예에 따른 멀티비트 집적회로의 출력버퍼 동작 제어회로의 상세 구성도이고, 제 2 도는 상기 제 1 도의 각 노드 및 제어신호들에 대한 타이밍도로서, 칩(chip)의 출력핀이 8개(즉, 출력버퍼가 8개)일 때 두 개의 출력인에이블신호로 출력을 제어하고자 하는 경우의 실시예를 나타낸다. 그리고, 도면부호 1, 8, 13은 각각 부정 논리합 게이트, 2, 5, 7은 각각 부정 논리곱 게이트, 6, 9, 10은 각각 지연기, 11,12는 각각 스위치 소자, 14는 고 전원전압 감지회로를 각각 나타낸다.
이제, 도면을 참조하여 본 실시예의 구성 및 상세 동작을 살펴본다.
펄스발생회로부(100)에서는 제1 출력인에이블신호와 감지증폭기로부터의 출력신호(SJ3, SJ3)에 응답하여 펄스를 발생시킨다. 제1 출력인에이블신호는 출력버퍼(50)의 인에이블 및 디스에이블을 제어하는 신호이다.
전원전압 레벨감지회로부(300)는 전원전압에 연결된 다수의 PMOS 게이트로 전원전압의 레벨을 감지하고, 그 감지결과 신호를 비반전 상태와 반전상태의 신호(S1, S2)로서 출력한다.
지연회로부(200)는 상기 펄스발생회로부(100)의 출력을 입력받아, 다른 출력버퍼를 상기 출력버퍼(50)와 직렬로 순차 동작시키기 위한 제2 출력인에이블신호를 출력하는데, 이 지연회로부는 상기 펄스발생회로부(100)의 출력에서 발생된 펄스가 인가받는 전원전압이 고 레벨일때와 저 레벨일때 서로 다른 지연경로를 거치도록 상기 전원전압 레벨감지회로부(300)로부터의 출력신호(S1, S2)에 제어받는다.
즉, 전원전압이 정상전압(저 전원전압)일 때는 상기 펄스발생회로부(100)의 출력신호와 이를 제2지연기(9)에 의해 1차 지연한 신호를 부정논리합 게이트(13)에서 부정 논리합 처리하여 제2 출력인에이블신호로서 출력하지만, 전원전압이 고전압으로 인가되는 경우에는 상기 펄스발생회로부(100)의 출력신호와 이를 제2 및 제3 지연기(9, 10)에 의해 2차 지연시킨 신호를 부정논리합 게이트(13)에서 부정논리합 처리하여 제2 출력인에이블신호로서 출력한다.
좀 더 구체적으로, 펄스발생회로부(100)는 도면에 도시된 바와 같이, 부정논리합 게이트(1)와 부정논리곱 게이트(2)를 구비하는데, 부정논리합 게이트(1)는 반전된 제1 출력인에이블신호와 감지증폭출력신호()를 입력받아 부정논리합 처리하여 노드 A에 출력한다. 부정논리곱 게이트(2)는 감지증폭출력신호(SJ3)와 제1 출력인에이블신호를 입력으로 받아 부정논리곱 처리하여 노드 B로 출력한다. 여기서, 상기 부정논리합 게이트(1)와 부정논리곱 게이트(2)는 기존의 멀티비트 집적회로 등에 내장되어 출력버퍼(50)를 제어하는 회로로서 기존에 출력단을 구성하는 소자들이다.
또한, 두 개의 부정논리곱 게이트(5, 7)와 제1 지연부(6) 및 부정논리합 게이트(8)를 구비하는데, 상기 부정논리곱 게이트(5)는 상기 노드 A의 반전된 신호와 상기 노드 B의 신호를 부정논리곱 처리하여 출력하고, 상기 제1 지연기(6)는 제1 출력인에이블신호를 입력받아 소정 시간만큼 지연시켜 출력하며, 상기 부정논리곱 게이트(7)는 상기 제1 출력인에이블신호와 제1 지연기(6)를 통한 신호를 부정논리곱 처리하여 출력한다. 그리고 상기 부정논리합 게이트(8)는 상기 부정논리곱 게이트(5)의 출력과 상기 부정논리곱 게이트(7)의 출력을 반전시킨 신호를 입력받아 부정 논리합 처리하므로서 제2 출력인에이블신호를 출력한다.
전원전압 레벨감지회로부(300)는 전원전압단에 고레벨의 전원전압이 입력되면 출력신호 S1, S2를 각각 '하이' 및 '로우'로서 출력하고, 저레벨의 전원전압이 입력되면 출력신호 S1, S2를 각각 '로우' 및 '하이'로서 출력하는 기능을 갖는 회로부로, 고 전원전압과 저 전원전압을 분별하는 기준전압은 전원전압단과 접지전압단 간에 직렬로 접속된 저항성 PMOS 트랜지스터의 개수 및 그 사이즈로서 조절이 가능하여 설계자가 원하는 레벨을 기준전압으로 설정할 수 있다.
이제, 지연회로부(200) 내에서의 동작을 살펴보면, 제2 지연기(9)는 상기 펄스발생회로부(100)에서 출력된 신호를 입력으로 받아 지연시켜 출력하고, 제3 지연기(10)는 상기 제2 지연기(9)에서 출력된 신호를 다시 한번 지연시켜 출력한다. 상기 제2 지연기(9)의 출력단과 제3 지연기(10)의 출력단에는 NMOS와 PMOS로 이루어진 패스 게이트로서 스위치(11, 12)가 각각 연결되고, 이 스위치들은 각각 전원전압 레벨감지회로부(300)의 출력 신호에 따라 스위칭 동작이 제어된다. 따라서 전원전압 레벨감지회로부(300)의 출력중 S1이 '하이'이면 스위치(12)가 온되어 제3 지연기(10)의 출력이 통과되고, S2가 '하이'이면 스위치(11)가 온되어 제2 지연기(9)의 출력이 통과된다. 다시 말하면, S1이 '하이'이면 상기-펄스발생회로부(100)의 출력 펄스가 갖는 펄스폭은 제2지연기(9) 및 제3지연기(10)의 지연값을 더한 값에 의해 결정되고, S2가 '하이'이면 상기 펄스발생회로부(100)의 출력 펄스가 갖는 펄스폭은 제2지연기(9)만의 지연값을 갖게된다. 한편, 전원전압 레벨이 높아질수록 어느한 지연기 자체가 갖는 지연값은 떨어지게 되기 때문에, 결국 저 전원전압 레벨일 때와 고 전원전압 레벨일 때 동일한 펄스폭을 유지할 수 있다.
상기 스위치(11, 12)를 통과한 신호는 스위치 출력단에 연결된 부정논리합 게이트(13)의 일입력이 연결되고, 상기 펄스발생회로부(100)의 출력 신호는 부정논리합 게이트(13)의 다른 입력에 연결되어 부정논리합 처리되어 출력됨으로 또 다른 출력버퍼의 제어신호인 제2 출력인에이블신호가 출력되는 것이다.
이와 같은 본 발명이, 종래의 기술과 다른 점은 제2 출력인에이블신호가 제1 출력인에이블신호와 같은 버퍼에서 만들어지는 것이 아니라 제1 출력인에이블신호와 감지증폭기 출력을 조합한 신호이므로 제1 출력인에이블신호와 제2 출력인에이블신호는 직렬 상태가 되어 칩(chip)이 입/출력핀이 8개인 경우, 입/출력 4, 5, 6, 7과 입/출력 0, 1, 2, 3은 같이 열리거나 닫히는 경우는 완전히 제거된다. 그리고 전원전압이 높아짐에 따라 전원전압 레벨감지회로부(300) 동작에 의해 제2 지연기(9)와 스위치(11)의 경로 또는 제2 지연기(9), 제3 지연기(10), 스위치(12)로의 경로가 결정된다. 제2 지연기와 제3 지연기는 출력인가 신호의 시간차를 일정하게 유지되도록 하는 역할을 한다. 이렇게 제1 출력인에이블신호와 제2 출력인에이블신호를 분리시켜 동작시킴으로써 출력버퍼들이 전압이 높아짐에 따라 겹쳐져 발생하는 피크 전류와 시간에 대한 전류의 미분치가 증가하는 것을 억제시켜 고전압에서도 보다 안전하게 동작시켜주는 효과와 노이즈를 감소시켜주는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Claims (3)
- 다수의 출력버퍼부를 직렬로 순차 구동시키기 위한 멀티비트 집적회로의 출력버퍼 제어회로에 있어서, 상기 다수의 출력버퍼부중 제1 출력버퍼부를 제어하는 제1 출력인에이블신호와 외부로부터의 데이터감지증폭신호에 응답하여 펄스를 발생시켜주는 펄스발생수단; 인가되는 전원전압의 레벨을 감지하여, 상기 전원전압의 레벨이 원하는 레벨 이상인지의 여부에 해당하는 신호로서 제어신호를 출력하는 전원전압 레벨감지수단; 및 상기 제어신호 및 상기 펄스발생수단에서 발생된 펄스에 응답하여, 상기 다수의 출력버퍼부중 제2 출력버퍼부를 제어하기 위한 제2 출력인에이블신호를 출력하되, 인가되는 전원전압의 레벨에 상관없이 상기 제2 출력인에이블신호가 상기 제1 출력인에이블신호와 일정한 시간차를 갖도록 상기 제2 출력인에이블신호를 출력하는 수단을 포함하여 이루어진 멀티비트 집적회로의 출력버퍼 동작 제어회로.
- 제 1 항에 있어서, 상기 제1 및 제2 출력버퍼부는 각각 다수의 출력버퍼로 이루어진 멀티비트 집적회로의 출력버퍼 동작 제어회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 제2 출력인에이블신호를 출력하는 수단은, 상기 펄스발생수단에서 출력된 신호를 입력으로 받아 지연시켜 출력하는 제1 지연기; 상기 제1 지연기에 의해 지연된 신호를 다시 한 번 지연시켜 출력하는 제2 지연기; 상기 제어신호에 따라 스위칭 동작이 제어되어, 상기 제1 지연기에서 출력된 신호 또는 상기 제2 지연기에서 출력된 신호를 출력하는 스위칭 수단; 및 상기 펄스발생수단에서 출력된 신호와 상기 스위칭 수단에서 출력된 신호를 입력받아 부정논리합 처리를 하여 상기 제2 출력인에이블신호를 출력하는 부정논리합 게이트를 포함하여 이루어진 멀티비트 집적회로의 출력버퍼 동작 제어회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013042A KR0143578B1 (ko) | 1995-05-24 | 1995-05-24 | 멀티비트 집적회로의 출력 버퍼 동작 제어 회로 |
| US08/653,564 US5754058A (en) | 1995-05-24 | 1996-05-24 | Output buffer controlling circuit of a multibit integrated circuit |
| GB9610998A GB2301244B (en) | 1995-05-24 | 1996-05-24 | An output buffer controlling circuit of a multibit integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013042A KR0143578B1 (ko) | 1995-05-24 | 1995-05-24 | 멀티비트 집적회로의 출력 버퍼 동작 제어 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043521A KR960043521A (ko) | 1996-12-23 |
| KR0143578B1 true KR0143578B1 (ko) | 1998-08-17 |
Family
ID=19415248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950013042A KR0143578B1 (ko) | 1995-05-24 | 1995-05-24 | 멀티비트 집적회로의 출력 버퍼 동작 제어 회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5754058A (ko) |
| KR (1) | KR0143578B1 (ko) |
| GB (1) | GB2301244B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097218A (en) * | 1996-12-20 | 2000-08-01 | Lsi Logic Corporation | Method and device for isolating noise sensitive circuitry from switching current noise on semiconductor substrate |
| KR100502677B1 (ko) * | 1997-12-11 | 2005-10-21 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 출력 버퍼 |
| KR100411023B1 (ko) * | 2001-06-27 | 2003-12-12 | 주식회사 하이닉스반도체 | 출력 회로 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212027A (ja) * | 1983-05-18 | 1984-11-30 | Toshiba Corp | 半導体集積回路の出力回路 |
| US4857765A (en) * | 1987-11-17 | 1989-08-15 | International Business Machines Corporation | Noise control in an integrated circuit chip |
| US4958086A (en) * | 1989-05-08 | 1990-09-18 | Motorola, Inc. | Low di/dt output buffer with improved speed |
| JP2639207B2 (ja) * | 1989-12-08 | 1997-08-06 | 日本電気株式会社 | 出力回路 |
| JPH04219016A (ja) * | 1990-06-29 | 1992-08-10 | Nec Corp | 出力端子回路 |
| US5362996A (en) * | 1992-06-10 | 1994-11-08 | Intel Corporation | Staggered output circuit for noise reduction |
| US5572145A (en) * | 1995-09-06 | 1996-11-05 | Sony Corporation | Method for minimizing ground bounce in digital circuits via time domain shifts |
| US5646543A (en) * | 1995-10-12 | 1997-07-08 | Lucent Technologies Inc. | Integrated circuit having reduced inductive noise |
-
1995
- 1995-05-24 KR KR1019950013042A patent/KR0143578B1/ko not_active IP Right Cessation
-
1996
- 1996-05-24 GB GB9610998A patent/GB2301244B/en not_active Expired - Fee Related
- 1996-05-24 US US08/653,564 patent/US5754058A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5754058A (en) | 1998-05-19 |
| GB2301244B (en) | 1999-11-24 |
| KR960043521A (ko) | 1996-12-23 |
| GB9610998D0 (en) | 1996-07-31 |
| GB2301244A (en) | 1996-11-27 |
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| E902 | Notification of reason for refusal | ||
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